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TW202447974A - 包含用於漂移區擴散之超晶格及場板之dmos元件及相關方法 - Google Patents

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TW202447974A
TW202447974A TW113116996A TW113116996A TW202447974A TW 202447974 A TW202447974 A TW 202447974A TW 113116996 A TW113116996 A TW 113116996A TW 113116996 A TW113116996 A TW 113116996A TW 202447974 A TW202447974 A TW 202447974A
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理查 柏頓
書宜 李
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美商安托梅拉公司
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Abstract

一種雙擴散MOS(DMOS)元件，可包含具有一第一導電類型之一半導體層、該半導體底材中具一第二導電類型之一漂移區、該半導體層中隔開的源極區及汲極區，以及該半導體層上之一第一超晶格。該第一超晶格可包含堆疊之層群組，其中各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。該半導體元件亦可包含在該第一超晶格上方之一閘極，以及與該漂移區相鄰之一場板層，其被組構成使該漂移區空乏。

Description

包含用於漂移區擴散之超晶格及場板之DMOS元件及相關方法
本發明一般而言涉及半導體元件，更明確而言，本發明涉及雙擴散金屬氧化物半導體(double-diffused metal oxide semiconductor，DMOS)元件及相關方法。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與／或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部份(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,934號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交替之SiO2／Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上出版的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing) pp. 391 – 402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice, SAS)。此矽／氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電致發光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸如氧原子等被吸附物種(adsorbed species) 及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1 nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol. 89, No. 7 (2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
授予Wang等人之美國專利第7,105,895號揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層／阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙 (aperiodic photonic band-gap, APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積於該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，但為了實現半導體元件效能的改進，進一步強化先進半導體材料及處理技術的使用，是吾人所期望的。
一種雙擴散MOS(DMOS)元件，可包含一半導體層，其具有一第一導電類型、該半導體底材中具一第二導電類型之一漂移區、該半導體層中隔開的源極區及汲極區，以及該半導體層上之一第一超晶格。該第一超晶格可包含複數個堆疊之層群組，其中各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。該DMOS元件亦可包含在該第一超晶格上方之一閘極，以及與該漂移區相鄰之一場板層，其被組構成使該漂移區空乏。
在一示例性實施例中，該DMOS元件可更包含該半導體層中位於該漂移區下方之一第二超晶格，該第二超晶格包含複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。此外，該DMOS可更包含該底材中位於該第二超晶格下方之至少一降低表面電場(RESURF)區。在一示例性實作方式中，該至少一RESURF區包括一下部RESURF區，以及位於該下部RESURF區與該第二超晶格之間的一上部RESURF區。另外，該DMOS元件亦包含該第一超晶格上之一半導體頂蓋層，其界定出該源極區與該汲極區之間的一通道。
在一示例性實施方式中，該場板層與該源極區電氣耦合。在一些實施例中，DMOS更包含在該半導體層中與該源極區相鄰之一主體植入物。在一示例性實施例中，該閘極可包含在該半導體層上之一閘極介電層以及在該閘極介電層上之一閘電極層，且該閘極介電層可具有第一及第二部分，該第二部分比該第一部分更厚。作爲示例，該些基底半導體單層可包含矽，且該些非半導體單層可包含氧。
一種用於製造DMOS元件的方法，可包含形成一半導體層使其具有一第一導電類型，在該半導體層中形成具一第二導電類型之一漂移區，在該半導體層中形成隔開的源極區及汲極區，以及在該半導體層上形成一第一超晶格。該第一超晶格可包含複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。此方法亦可包含在該第一超晶格上方形成一閘極，以及形成與該漂移區相鄰之一場板層，該場板層被組構成使該漂移區空乏。
在一示例性實施例中，此方法可更包含在該半導體層中形成位於該漂移區下方之一第二超晶格。該第二超晶格可包含複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。此外，該方法亦可包含在該底材中形成位於該第二超晶格下方之至少一RESURF區。在一示例性實作方式中，該至少一RESURF區可包括一下部RESURF區，以及位於該下部RESURF區與該第二超晶格之間的一上部RESURF區。另外，此方法可更包含在該第一超晶格上形成一半導體頂蓋層，該半導體頂蓋層界定出該源極區與該汲極區之間的一通道。
在一示例性實施方式中，該場板層與該源極區電氣耦合。在一些實施例中，該方法可更包含在該半導體層中形成與該源極區相鄰之一主體植入物。在一示例性實施例中，該閘極可包括在該半導體層上之一閘極介電層以及在該閘極介電層上之一閘電極層，且該閘極介電層可具有第一及第二部分，該第二部分比該第一部分更厚。作爲示例，該些基底半導體單層可包括矽，且該些非半導體單層可包括氧。
茲參考說明書所附圖式詳細說明示例性實施例，圖式中所示者為示例性實施例。不過，實施例可以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定示例。相反的，這些實施例之提供，僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(‘)則用以標示不同實施方式中之類似元件。
一般而言，本揭示內容係有關於內部有一增強型半導體超晶格(enhanced semiconductor superlattice)以提供更佳效能之半導體元件。在本揭示內容中，增強型半導體超晶格亦可稱為MST層，或「MST技術」。
詳言之，MST技術涉及進階的半導體材料，例如下文將進一步說明之超晶格25。在先前文獻中，申請人推論本說明書所述之超晶格結構可減少電荷載子之有效質量，從而提高電荷載子遷移率。舉例而言，請參閱美國專利第6,897,472號，其全部內容在此併入成為本說明書之一部。
申請人的進一步開發證實，MST層的存在可有利地改進半導體材料中自由載子之遷移率，例如在矽與絕緣體(如SiO 2或HfO 2)之間的交界面。申請人之理論認為(但申請人並不欲受此理論所束縛)，這可能因各種機制而發生。其中一種機制為降低界面附近帶電雜質的濃度，減少這些雜質的擴散及/或捕捉雜質使其無法到達界面附近。帶電雜質會導致庫侖散射(Coulomb scattering)，進而降低遷移率。另一機制為改進界面品質。例如，從MST薄膜釋放的氧可向Si-SiO 2界面提供氧，從而減少次化學計量(sub-stoichiometric)SiO x的存在。或者，MST層對間隙子(interstitials)的捕捉可降低Si-SiO 2界面附近的間隙矽濃度，從而降低形成次化學計量SiO x之趨勢。已知在Si-SiO 2界面處之次化學計量SiO x相對於化學計量SiO 2表現出較差之絕緣特性。減少界面處之次化學計量SiO x的量，可更有效侷限矽當中的自由載子(電子或電洞)，從而在平行於界面之電場作用下提高這些載子的遷移率，這是場效應電晶體(field-effect-transistor，「FET」)結構之標準作法。由於界面之直接影響而產生的散射稱為「表面粗糙度散射(surface-roughness scattering)」，其可經由在回火之後或在熱氧化期間因鄰近的MST層而有利地減少。
這些MST結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及／或鐵電特性，下文將進一步討論。
參考圖1及圖2，所述材料或結構是超晶格25的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a-45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a-45n包含複數個堆疊之基底半導體單層46(其界定出各別之基底半導體部份46a-46n)以及其上之非半導體單層50。為清楚呈現起見，非半導體單層50於圖1中以雜點表示。
如圖所示，非半導體單層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一詞，係指來自相對之基底半導體部份46a-46n之至少一些半導體原子，透過該些相對基底半導體部份間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部份46a-46n上面之非半導體材料之量而成為可能，這樣一來，可用之半導體鍵結位點(bonding sites)便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論。因此，當更多半導體材料單層46被沉積在一非半導體單層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位點。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成爲塊狀，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成爲塊狀或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，非半導體單層50與相鄰之基底半導體部份46a-46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。非半導體單層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及／或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進元件遷移率(device mobility)，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中，因為這些實施方式而實現之能帶工程，超晶格25可進一步具有實質上直接的能帶間隙，此對諸如光電元件等尤其有利。
如圖所示，超晶格25亦可在一上部層群組45n上方包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。頂蓋層52可包含基底半導體的2至100個之間的單層，較佳者為10至50個之間的單層。
每一基底半導體部份46a-46n可包含由 IV 族半導體、 III-V 族半導體及 II-VI 族半導體所組成之群組中選定之一基底半導體。當然， IV 族半導體亦包含 IV-IV 族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一非半導體單層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之非半導體單層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖2之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4／1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及／或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。因此，結合有此處實施方式之超晶格25之半導體元件，可很容易地加以採用並實施，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3／1／5／1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一非半導體單層50’可包含一單一單層。就包含矽／氧之此種超晶格25’ 而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目單層之厚度。
請參考圖4，茲說明結合上述MST技術的示例性DMOS元件100。DMOS 100如圖所示包含一底材101，當中分別形成淺P區102和淺N區103，以及源極植入物104和汲極植入物105。MST薄膜125與頂蓋層152一起形成在底材101的上表面上，該頂蓋層152可在閘極106下方界定出元件的通道。在一些實施例中，該通道亦可延伸到MST薄膜125中。例如，頂蓋層152可具有5 nm至100 nm範圍內的厚度，且該淺N區103可具有100 nm至1000 nm範圍內的厚度，但在不同實施​​例中可使用其他尺寸。
如前所述，上述MST薄膜可經由能帶修改(band-modifying)效應而有利地在某些組構中提供本質遷移率(intrinsic mobility)。然而，在本申請案中，由於MST薄膜125的存在而可實現經修飾的摻雜分佈，從而實現DMOS元件100的效能改善。由於表面粗糙度散射較低、庫倫散射較低，以及近表面區 117的導電性增加，因此導致遷移率增加。換言之，無論 MST薄膜的能帶修改能力如何，這項技術優勢都可以實現，而且不需依賴 MST薄膜的能帶修改能力。
請參考圖5，在DMOS元件100’的另一實施例中，MST層125’係埋入底材101’中，這與上述MST層在DMOS元件100中位於底材的表面上相反。在圖6所示的DMOS元件100’’另一示例性實施例則提供雙層MST組構，其包含埋置的(下部)MST層125a’’和表面(上部)MST層125b’’。
請參考圖7，另一雙層MST的DMOS元件100’’’包含雙重的N型RESURF 區107’’’和P型RESURF 區108’’’。此組構提供藉由雙重RESURF和雙重MST層125a’’’、125b’’’組構，實現更薄的漂移。此外，熟習本發明所屬技術領域者當能理解，MST層125a’’’有利地降低RESURF摻雜對漂移區的補償。在一些實施例中，N型RESURF植入物107’’’和P型RESURF植入物108’’’可使用與漂移光罩相同的光罩來實現，以有利地降低成本。N型RESURF 區107’’’可連接到汲極區105’’’。
請參考圖8的製程流程圖800，其描述用於製造上述DMOS元件100-100’’’的示例性方法。該批次從雷射加工模組801開始。如果要形成雙MST層DMOS元件100’’或100’’’當中任一者，則執行低溫(LT)淺溝槽隔離(STI)模組802。否則，該製程便執行襯墊氧化模組803，隨後是氮化物硬光罩模組804和主動區光罩模組805。之後執行淺溝槽隔離(STI)模組806。
如果要製造DMOS元件100’、100’’或100’’’其中一者，則在STI模組806之後執行埋置MST磊晶模組807。否則，製程會分別進行到淺P型光罩/植入模組808和淺N型光罩/植入模組809，以及井快速熱回火(RTA)模組810。如果要製造DMOS元件100、100’’或100’’’其中一者，則在井RTA模組810之後執行表面MST磊晶模組811。該製程繼續執行RTA氧化模組812、厚化學氣相沉積(CVD)氧化物模組813，以及厚氧化物光罩/蝕刻模組814。閘極形成包含閘極氧化模組815、閘極多晶矽沉積模組816、多晶矽光罩/蝕刻模組817，以及多晶矽再氧化模組818。如圖所示，此方法進一步包含輕摻雜汲極(lightly doped drain，LDD)/環形光罩(halo mask)/植入模組819、LDD RTA模組820、氮化物間隔件(nitride spacer)模組821，及/或其他LDD RTA模組822、間隔件形成模組823、N+/P+光罩/植入模組824，以及源極/汲極RTA模組825。
在上述具有表面MST層的DMOS元件中，MST表面層能夠在底材表面附近實現逆行輪廓(retrograde profile)，從而獲得更高遷移率(更低的庫倫散射)。此外，由於表面粗糙度散射(Surface Roughness Scattering，SRS)較低，MST表面層可提高閘極氧化物界面下方/附近的遷移率。本發明的另一技術優勢為MST層能夠量身打造摻雜分佈，以在高界面電荷的情況下引導電流遠離漂移區界面。此外，本發明之MST層能夠有利地防止以RESURF區摻雜對漂移區進行補償，從而獲得更高的塊材遷移率(bulk mobility)。與習知元件相較，本發明可允許更薄的漂移區。
請參考圖9A，描述另一示例DMOS元件200。DMOS 200類似DMOS元件100，且如圖所示包含底材201，底材中分別形成淺P(主體)區202和淺N(漂移)區203，以及源極植入物204和汲極植入物205。MST薄膜225與頂蓋層252形成在底材201的上表面，頂蓋層252可在閘極206下方界定出元件的通道。在此例中，該閘極具有階梯式(stepped)閘極氧化物層230(其具有較薄的第一部分和較厚的第二部分)，以及位於該階梯式閘極氧化物層上的閘電極層231。如上所述，在一些實施例中，該通道也可以延伸到MST薄膜225中。頂蓋層252和漂移區203可具有與前文所述類似的尺寸。
這種組構提供許多技術優勢。詳言之，與不具這種MST層的類似元件相較，MST薄膜225的摻雜保留(dopant retention)特性可使得更陡峭的摻雜分佈集中在漂移區，如圖9A圖表235中曲線236和237所示。由此而獲得的摻雜分佈有利於提供相對較低漂移電阻路徑，熟習本發明所屬技術領域者當能理解。
如圖所示，DMOS元件200也包含閘極206上方與漂移區203相鄰的導電場板240(例如，鎢插塞場板)。這提供了另一個重要技術優勢，因為它允許汲極源極崩潰電壓BVdss保持不受影響。這是因為漂移區域被場板240從頂部完全耗盡(空乏)，而場板與源極區204和主體植入物區202一起接地。此外，漂移區也可被P-RESURF植入物從底部耗盡。
請參考圖10，在DMOS元件200'的另一實施例中提供一種雙層MST組構，其包含埋置的(下部)MST層225a’和表面(上部)MST層225b’，類似於上文參考圖6所述者。本實施例亦提供降低導通電阻Ron的技術優勢，因為下部MST層225a’有助於防止N-漂移和P-RESURF的摻雜物相互混合。在一些實施例中，可以只有埋置MST層225a’存在(類似於上文參考圖7所描述的實施例)。
請參考圖11，另一雙層MST的DMOS元件200’’包含雙重的N型RESURF區207’’和P型RESURF區208’’。如上圖7所討論，這提供了由雙重RESURF和雙重MST層225a’’、225b’’組構實現的更薄漂移區203’’。此外，熟習本發明所屬技術領域者當能理解，MST層225a’’有利地降低RESURF摻雜對漂移區的補償。同理，在一些實施例中，N型RESURF植入物207’’和P型RESURF植入物208’’可使用與漂移光罩相同的光罩來實施，從而有利地降低成本，且N型RESURF區207’’可連接到汲極區205’’。此組構亦顯著改進導通電阻Ron 和汲極源極崩潰電壓BVdss。亦即，由於摻雜物相互混合的減少，使用MST之P-N超接面RESURF組構可允許更低的導通電阻Ron和更高的崩潰電壓BV，以及更大的垂直空乏區，熟習本發明所屬技術領域者當能理解。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式，從而構思出各種修改例及其他實施方式。因此，應了解的是，本發明不限於本說明書所述特定實施方式，相關修改例及實施方式亦落入本案申請專利範圍所界定之範疇。
21, 21’:底材 25, 25’:超晶格 45a~45n, 45a’~45n-1’, 45n’:層群組 46, 46’:基底半導體單層 46a~46n, 46a’~46n-1’, 46n’:基底半導體部份 50, 50’:能帶修改層/ 非半導體單層 52, 52’, 152, 252:頂蓋層 100, 100’, 100’’, 100’’’, 200, 200’, 200’’:DMOS元件 101, 101’, 101’’, 201:底材 102, 202:淺P區 103, 203:淺N區 104, 204:源極植入物 105, 205:汲極植入物 105’’’, 205’’:汲極區 106, 206:閘極 107’’’, 207’’:N型RESURF區/ N型RESURF植入物 108’’’, 208’’:P型RESURF區/ P型RESURF植入物 117:近表面區 125, 125’, 225:MST層/ MST薄膜 125a’’, 125a’’’, 225a’, 225a’’:下部MST層 125b’’, 125b’’, 225b’, 225b’’:上部MST層 203, 203’’:漂移區 230:閘極氧化物層 231:閘電極層 235:圖表 236, 237:曲線 240:導電場板 800:流程圖
圖1為依照一示例性實施例之半導體元件用超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部份之透視示意原子圖。
圖3為依照另一示例性實施例之超晶格放大概要剖視圖。
圖4至7為不同示例性實施例中包含一或多個超晶格層的各種DMOS元件的概要剖視圖。
圖8為圖5至7的DMOS元件之製造相關方法態樣的製程流程圖。
圖9A為圖4之DMOS元件另一實施例的概要剖視圖，其包含用於使漂移區空乏的場板。
圖9B爲繪示圖9A之DMOS元件示例性實施方式的摻雜物濃度與深度的摻雜分佈圖，以及沒有超晶格層的類似元件的摻雜分佈圖。
圖10為圖6的DMOS元件另一實施例的概要剖視圖，其包含用於使漂移區空乏的場板。
圖11為圖7的DMOS元件另一實施例的概要剖視圖，其包含用於使漂移區空乏的場板。
200:DMOS元件
201:底材
202:淺P區
203:淺N區
204:源極植入物
205:汲極植入物
206:閘極
225:MST薄膜
230:閘極氧化物層
231:閘電極層
240:導電場板
252:頂蓋層

Claims (20)

  1. 一種雙擴散MOS(DMOS)元件，其包括： 一半導體層，其具有一第一導電類型； 該半導體層中具一第二導電類型之一漂移區； 該半導體層中隔開的源極區及汲極區； 該半導體層上之一第一超晶格，該第一超晶格包括複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層； 該第一超晶格上方之一閘極；以及 與該漂移區相鄰之一場板層，其被組構成使該漂移區空乏。
  2. 如請求項1之DMOS元件，其更包括該半導體層中位於該漂移區下方之一第二超晶格，該第二超晶格包括複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。
  3. 如請求項2之DMOS元件，其更包括該底材中位於該第二超晶格下方之至少一降低表面電場(RESURF)區。
  4. 如請求項3之DMOS元件，其中該至少一RESURF區包括一下部RESURF區，以及位於該下部RESURF區與該第二超晶格之間的一上部RESURF區。
  5. 如請求項1之DMOS元件，其更包括該第一超晶格上之一半導體頂蓋層，其界定出該源極區與該汲極區之間的一通道。
  6. 如請求項1之DMOS元件，其中該場板層與該源極區電氣耦合。
  7. 如請求項1之DMOS元件，其更包括該半導體層中與該源極區相鄰之一主體植入物。
  8. 如請求項1之DMOS元件，其中該閘極包括該半導體層上之一閘極介電層以及該閘極介電層上之一閘電極層；且其中該閘極介電層具有第一及第二部分，該第二部分比該第一部分更厚。
  9. 如請求項1之DMOS元件，其中該些基底半導體單層包括矽。
  10. 如請求項1之DMOS元件，其中該些非半導體單層包括氧。
  11. 一種用於製造一雙擴散MOS(DMOS)元件之方法，該方法包括： 形成一半導體層使其具有一第一導電類型； 在該半導體層中形成具一第二導電類型之一漂移區； 該半導體層中形成隔開的源極區及汲極區； 在該半導體層上形成一第一超晶格，該第一超晶格包括複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層； 在該第一超晶格上方形成一閘極；以及 形成與該漂移區相鄰之一場板層，該場板層被組構成使該漂移區空乏。
  12. 如請求項11之方法，其更包括在該半導體層中形成位於該漂移區下方之一第二超晶格，該第二超晶格包括複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。
  13. 如請求項12之方法，其更包括在該底材中形成位於該第二超晶格下方之至少一RESURF區。
  14. 如請求項13之方法，其中該至少一RESURF區包括一下部RESURF區，以及位於該下部RESURF區與該第二超晶格之間的一上部RESURF區。
  15. 如請求項11之方法，其更包括在該第一超晶格上形成一半導體頂蓋層，該半導體頂蓋層界定出該源極區與該汲極區之間的一通道。
  16. 如請求項11之方法，其中該場板層與該源極區電氣耦合。
  17. 如請求項11之方法，其更包括在該半導體層中形成與該源極區相鄰之一主體植入物。
  18. 如請求項11之方法，其中形成該閘極包括在該半導體層上形成一閘極介電層以及在該閘極介電層上形成一閘電極層；且其中該閘極介電層具有第一及第二部分，該第二部分比該第一部分更厚。
  19. 如請求項11之方法，其中該些基底半導體單層包括矽。
  20. 如請求項11之方法，其中該些非半導體單層包括氧。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61210679A (ja) 1985-03-15 1986-09-18 Sony Corp 半導体装置
US5216262A (en) 1992-03-02 1993-06-01 Raphael Tsu Quantum well structures useful for semiconductor devices
US5357119A (en) 1993-02-19 1994-10-18 Board Of Regents Of The University Of California Field effect devices having short period superlattice structures using Si and Ge
US5561302A (en) 1994-09-26 1996-10-01 Motorola, Inc. Enhanced mobility MOSFET device and method
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
JP3443343B2 (ja) 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
GB9905196D0 (en) 1999-03-05 1999-04-28 Fujitsu Telecommunications Eur Aperiodic gratings
US20020100942A1 (en) 2000-12-04 2002-08-01 Fitzgerald Eugene A. CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs
JP2005504436A (ja) 2001-09-21 2005-02-10 アンバーウェーブ システムズ コーポレイション 画定された不純物勾配を有するひずみ材料層を使用する半導体構造、およびその構造を製作するための方法。
US6958486B2 (en) 2003-06-26 2005-10-25 Rj Mears, Llc Semiconductor device including band-engineered superlattice
US7649224B2 (en) * 2007-12-13 2010-01-19 Sanyo Electric Co., Ltd. DMOS with high source-drain breakdown voltage, small on- resistance, and high current driving capacity
WO2015077580A1 (en) * 2013-11-22 2015-05-28 Mears Technologies, Inc. Semiconductor devices including superlattice depletion layer stack and related methods
CN108807543B (zh) * 2018-05-25 2023-12-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件及其制造方法
US11329154B2 (en) * 2019-04-23 2022-05-10 Atomera Incorporated Semiconductor device including a superlattice and an asymmetric channel and related methods
US10861946B1 (en) * 2019-05-21 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Field plate structure for high voltage device
US20240047529A1 (en) * 2022-08-08 2024-02-08 Texas Instruments Incorporated Gan devices with modified heterojunction structure and methods of making thereof

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