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TW202512885A - 包含具超晶格之空乏層之非揮發性記憶體及相關方法 - Google Patents

包含具超晶格之空乏層之非揮發性記憶體及相關方法 Download PDF

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TW202512885A
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memory cell
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TW113132815A
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竹內秀樹
奈爾斯溫 柯迪
阿比謝克 拉歐
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美商安托梅拉公司
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Abstract

一種記憶體元件可包括一半導體底材上之記憶單元陣列。每個記憶單元可包括該半導體底材上具有一第一導電類型之一第一井，鄰接該第一井之一第二井，其具有一第二導電類型並與該第一井界定出一空乏層，以及該空乏層內部之一超晶格。該超晶格可包括多個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之一非半導體單層。陷阱源原子(trap source atoms)亦位於該些堆疊層群組內部。每個記憶單元可更包括鄰接該第二井的隔開的源極區及汲極區，兩者之間定義出一條通道，以及覆蓋該通道之一閘極。

Description

包含具超晶格之空乏層之非揮發性記憶體及相關方法
本揭示一般而言涉及半導體元件，更具體而言，涉及半導體記憶元件及相關方法。
利用諸如增強電荷載子之遷移率(mobility)增進半導體元件效能之相關結構及技術，已多有人提出。例如，Currie等人之美國專利申請案第2003/0057416號揭示了矽、矽-鍺及鬆弛矽之應變材料層，其亦包含原本會在其他方面導致效能劣退的無雜質區(impurity-free zones)。此等應變材料層在上部矽層中所造成的雙軸向應變(biaxial strain)會改變載子的遷移率，從而得以製作較高速與／或較低功率的元件。Fitzgerald等人的美國專利申請公告案第2003/0034529號則揭示了同樣以類似的應變矽技術為基礎的CMOS反向器。
授予Takagi的美國專利第6,472,685 B2號揭示了一半導體元件，其包含夾在矽層間的一層矽與碳層，以使其第二矽層的導帶及價帶承受伸張應變(tensile strain)。這樣，具有較小有效質量(effective mass)且已由施加於閘極上的電場所誘發的電子，便會被侷限在其第二矽層內，因此，即可認定其N型通道MOSFET具有較高的遷移率。
授予Ishibashi等人的美國專利第4,937,204號揭示了一超晶格，其中包含一複數層，該複數層少於八個單層(monolayer)且含有一部份(fractional)或雙元(binary)半導體層或一雙元化合物半導體層，該複數層係交替地以磊晶成長方式生長而成。其中的主電流方向係垂直於該超晶格之各層。
授予Wang等人的美國專利第5,357,119號揭示了一矽-鍺短週期超晶格，其經由減少超晶格中的合金散射(alloy scattering)而達成較高遷移率。依據類似的原理，授予Candelaria的美國專利第5,683,934號揭示了具較佳遷移率之MOSFET，其包含一通道層，該通道層包括矽與一第二材料之一合金，該第二材料以使該通道層處於伸張應力下的百分比替代性地存在於矽晶格中。
授予Tsu的美國專利第5,216,262號揭示了一量子井結構，其包括兩個阻障區(barrier region)及夾於其間的一磊晶生長半導體薄層。每一阻障區各係由厚度範圍大致在二至六個交替之SiO2／Si單層所構成。阻障區間則另夾有厚得多之一矽區段。
在2000年9月6日線上出版的應用物理及材料科學及製程(Applied Physics and Materials Science & Processing) pp. 391 – 402中，Tsu於一篇題為「矽質奈米結構元件中之現象」(Phenomena in silicon nanostructure devices)的文章中揭示了矽及氧之半導體-原子超晶格(semiconductor-atomic superlattice, SAS)。此矽／氧超晶格結構被揭露為對矽量子及發光元件有用。其中特別揭示如何製作並測試一綠色電致發光二極體(electroluminescence diode)結構。該二極體結構中的電流流動方向是垂直的，亦即，垂直於SAS之層。該文所揭示的SAS可包含由諸如氧原子等被吸附物種(adsorbed species) 及CO分子所分開的半導體層。在被吸附之氧單層以外所生長的矽，被描述為具有相當低缺陷密度之磊晶層。其中的一種SAS結構包含1.1 nm厚之一矽質部份，其約為八個原子層的矽，而另一結構的矽質部份厚度則有此厚度的兩倍。在物理評論通訊(Physics Review Letters)，Vol. 89, No. 7 (2002年8月12日)中，Luo等人所發表的一篇題為「直接間隙發光矽之化學設計」(Chemical Design of Direct-Gap Light-Emitting Silicon)的文章，更進一步地討論了Tsu的發光SAS結構。
授予Wang等人之美國專利第7,105,895號揭示了薄的矽與氧、碳、氮、磷、銻、砷或氫的一阻障建構區塊，其可以將垂直流經晶格的電流減小超過四個十之次方冪次尺度(four orders of magnitude)。其絕緣層／阻障層容許低缺陷磊晶矽挨著絕緣層而沉積。
已公開之Mears等人的英國專利申請案第2,347,520號揭示，非週期性光子能帶間隙 (aperiodic photonic band-gap, APBG)結構可應用於電子能帶間隙工程(electronic bandgap engineering)中。詳細而言，該申請案揭示，材料參數(material parameters)，例如能帶最小值的位置、有效質量等等，皆可加以調節，以獲致具有所要能帶結構特性之新非週期性材料。其他參數，諸如導電性、熱傳導性及介電係數(dielectric permittivity)或導磁係數(magnetic permeability)，則被揭露亦有可能被設計於材料之中。
除此之外，授予Wang等人的美國專利第6,376,337號揭示一種用於製作半導體元件絕緣或阻障層之方法，其包括在矽底材上沉積一層矽及至少一另外元素，使該沉積層實質上沒有缺陷，如此實質上無缺陷的磊晶矽便能沉積於該沉積層上。作為替代方案，一或多個元素構成之一單層，較佳者為包括氧元素，在矽底材上被吸收。夾在磊晶矽之間的複數絕緣層，形成阻障複合體。
儘管已有上述方法存在，但為了實現半導體元件效能的改進，進一步強化先進半導體材料及處理技術的使用，是吾人所期望的。
一種記憶體元件，其可包括一半導體底材及該半導體底材上之記憶單元陣列。每個記憶單元可包括在該半導體底材上具有一第一導電類型之一第一井，鄰接該第一井之一第二井，其具有一第二導電類型並與該第一井界定出一空乏層，以及該空乏層內部之一超晶格。該超晶格可包括複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層。複數個陷阱源原子(trap source atoms)亦可位於該些堆疊層群組內部，該些陷阱源原子不同於該些基底半導體單層之半導體原子及該至少一非半導體單層之非半導體原子。每個記憶單元可更包括隔開的源極區及汲極區，源極區及汲極區鄰接該第二井並在兩者之間定義出一條通道，以及覆蓋該通道之一閘極。
在一實施例中，每個記憶單元可更包括與該第一井耦合之一基體接觸區(body contact region)。在示例實施例中，該至少一非半導體單層可包括氧，且該些基底半導體層可包括矽。在一實施例中，該些記憶單元可包括非揮發記憶單元。該記憶體元件可更包括鄰接該源極區和該汲極區並延伸至該第一井內之相應的淺溝槽隔離(STI)區。此外，該些陷阱源原子可包括氟、硫、硒當中至少一者。該記憶體元件亦可包括連接該些記憶單元之複數個字元線(word lines)及位元線(bit lines)。
一種用於製造一記憶體元件之方法，其可包括在一半導體底材上形成記憶單元陣列。每個記憶單元可包括該半導體底材上具有一第一導電類型之一第一井，鄰接該第一井之一第二井，其具有一第二導電類型並與該第一井界定出一空乏層，以及該空乏層內部之一超晶格。該超晶格可包括複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層，及該複數個堆疊層群組內部之複數個陷阱源原子，該些陷阱源原子不同於該些基底半導體單層之半導體原子及該至少一非半導體單層之非半導體原子。每個記憶單元亦可包括鄰接該第二井之隔開的源極區及汲極區，兩者之間定義出一條通道，以及覆蓋該通道之一閘極。
在一些實施例中，該方法可更包括形成與每個記憶單元之第一井耦合之一相應基體接觸區。在示例實施例中，該至少一非半導體單層可包括氧，且其中該些基底半導體層可包括矽。
在一實施例中，該些記憶單元可包括非揮發記憶單元。該方法亦可包括形成鄰接每個記憶單元之源極區和汲極區並延伸至該第一井內之相應的淺溝槽隔離(STI)區。此外，該些陷阱源原子可包括氟、硫、硒當中至少一者。該方法可更包括形成連接該記憶單元陣列之複數個字元線及位元線。
茲參考說明書所附圖式詳細說明示例實施例，圖式中所示者為示例實施例。不過，實施例可以許多不同形式實施，且不應解釋為僅限於本說明書所提供之特定示例。相反的，這些實施例之提供，僅是為了使本發明所揭示之發明內容更為完整詳盡。在本說明書及圖式各處，相同圖式符號係指相同元件，而撇號(‘)則用以標示不同實施方式中之類似元件。
一般而言，本揭示內容係有關於內部有一增強型半導體超晶格(enhanced semiconductor superlattice)以提供更佳效能之半導體元件。在本揭示內容中，增強型半導體超晶格亦可稱為MST層，或「MST技術」。
詳言之，MST技術涉及進階的半導體材料，例如下文將進一步說明之超晶格25。在先前文獻中，申請人推論本說明書所述之超晶格結構可減少電荷載子之有效質量，從而提高電荷載子遷移率。舉例而言，請參閱美國專利第6,897,472號，其全部內容在此併入成為本說明書之一部。
申請人的進一步開發證實，MST層的存在可有利地改進半導體材料中自由載子之遷移率，例如在矽與絕緣體(如SiO 2或HfO 2)之間的交界面。申請人之理論認為(但申請人並不欲受此理論所束縛)，這可能因各種機制而發生。其中一種機制為降低界面附近帶電雜質的濃度，減少這些雜質的擴散及/或捕捉雜質使其無法到達界面附近。帶電雜質會導致庫侖散射(Coulomb scattering)，進而降低遷移率。另一機制為改進界面品質。例如，從MST薄膜釋放的氧可向Si-SiO 2界面提供氧，從而減少次化學計量(sub-stoichiometric)SiO x的存在。或者，MST層對間隙子(interstitials)的捕捉可降低Si-SiO 2界面附近的間隙矽濃度，從而降低形成次化學計量SiO x之趨勢。已知在Si-SiO 2界面處之次化學計量SiO x相對於化學計量SiO 2表現出較差之絕緣特性。減少界面處之次化學計量SiO x的量，可更有效侷限矽當中的自由載子(電子或電洞)，從而在平行於界面之電場作用下提高這些載子的遷移率，這是場效應電晶體(field-effect-transistor，「FET」)結構之標準作法。由於界面之直接影響而產生的散射稱為「表面粗糙度散射(surface-roughness scattering)」，其可經由在回火之後或在熱氧化期間因鄰近的MST層而有利地減少。
這些MST結構除了有較佳遷移率之特點外，其形成或使用之方式，亦使其得以提供有利於各種不同元件類型應用之壓電、焦電及／或鐵電特性，下文將進一步討論。
參考圖1及圖2，所述材料或結構是超晶格25的形式，其結構在原子或分子等級上受到控制，且可應用原子或分子層沉積之已知技術加以形成。超晶格25包含複數個堆疊排列之層群組45a-45n，如圖1之概要剖視圖所示。
如圖所示，超晶格25之每一層群組45a-45n包含複數個堆疊之基底半導體單層46(其界定出各別之基底半導體部份46a-46n)以及其上之非半導體單層50。為清楚呈現起見，非半導體單層50於圖1中以雜點表示。
如圖所示，非半導體單層50包含一非半導體單層，其係被拘束在相鄰之基底半導體部份之一晶格內。「被拘束在相鄰之基底半導體部份之一晶格內」一詞，係指來自相對之基底半導體部份46a-46n之至少一些半導體原子，透過該些相對基底半導體部份間之非半導體單層50，以化學方式鍵結在一起，如圖2所示。一般而言，此一組構可經由控制以原子層沉積技術沉積在半導體部份46a-46n上面之非半導體材料之量而成為可能，這樣一來，可用之半導體鍵結位點(bonding sites)便不會全部(亦即非完全或低於100%之涵蓋範圍)被連結至非半導體原子之鍵結佔滿，下文將進一步討論。因此，當更多半導體材料單層46被沉積在一非半導體單層50上面或上方時，新沉積之半導體原子便可填入該非半導體單層下方其餘未被佔用之半導體原子鍵結位點。
在其他實施方式中，使用超過一個此種非半導體單層是可能的。應注意的是，本說明書提及非半導體單層或半導體單層時，係指該單層所用材料若形成爲塊狀，會是非半導體或半導體。亦即，一種材料(例如矽)之單一單層所顯現之特性，並不必然與形成爲塊狀或相對較厚層時所顯現之特性相同，熟習本發明所屬技術領域者當可理解。
申請人之理論認為(但申請人並不欲受此理論所束縛)，非半導體單層50與相鄰之基底半導體部份46a-46n，可使超晶格25在平行層之方向上，具有較原本為低之電荷載子適當導電性有效質量。換一種方向思考，此平行方向即正交於堆疊方向。非半導體單層50亦可使超晶格25具有一般之能帶結構，同時有利地發揮作為該超晶格垂直上下方之多個層或區域間之絕緣體之作用。
再者，此超晶格結構亦可有利地作為超晶格25垂直上下方多個層之間之摻雜物及／或材料擴散之阻擋。因此，這些特性可有利地允許超晶格25為高K值介電質提供一界面，其不僅可減少高K值材料擴散進入通道區，還可有利地減少不需要之散射效應，並改進元件遷移率(device mobility)，熟習本發明所屬技術領域者當可理解。
本發明之理論亦認為，包含超晶格25之半導體元件可因為較原本為低之導電性有效質量，而享有較高之電荷載子遷移率。在某些實施方式中，因為這些實施方式而實現之能帶工程，超晶格25可進一步具有實質上直接的能帶間隙，此對諸如光電元件等尤其有利。
如圖所示，超晶格25亦可在一上部層群組45n上方包含一頂蓋層52。該頂蓋層52可包含複數個基底半導體單層46。頂蓋層52可包含基底半導體的2至100個之間的單層，較佳者為10至50個之間的單層。
每一基底半導體部份46a-46n可包含由 IV 族半導體、 III-V 族半導體及 II-VI 族半導體所組成之群組中選定之一基底半導體。當然， IV 族半導體亦包含 IV-IV 族半導體，熟習本發明所屬技術領域者當可理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
每一非半導體單層50可包含由，舉例而言，氧、氮、氟、碳及碳-氧所組成之群組中選定之一非半導體。該非半導體亦最好具有在沈積下一層期間保持熱穩定之特性，以從而有利於製作。在其他實施方式中，該非半導體可為相容於給定半導體製程之另一種無機或有機元素或化合物，熟習本發明所屬技術領域者當能理解。更詳細而言，該基底半導體可包含，舉例而言，矽及鍺當中至少一者。
應注意的是，「單層(monolayer)」一詞在此係指包含一單一原子層，亦指包含一單一分子層。亦應注意的是，經由單一單層所提供之非半導體單層50，亦應包含層中所有可能位置未完全被佔據之單層(亦即非完全或低於100%之涵蓋範圍)。舉例來說，參照圖2之原子圖，其呈現以矽作為基底半導體材料並以氧作為能帶修改材料之一4／1重複結構。氧原子之可能位置僅有一半被佔據。
在其他實施方式及／或使用不同材料的情況中，則不必然是二分之一的佔據情形，熟習本發明所屬技術領域者當能理解。事實上，熟習原子沈積技術領域者當能理解，即便在此示意圖中亦可看出，在一給定單層中，個別的氧原子並非精確地沿著一平坦平面排列。舉例來說，較佳之佔據範圍是氧的可能位置有八分之一至二分之一被填滿，但在特定實施方式中其他佔據範圍亦可使用。
由於矽及氧目前廣泛應用於一般半導體製程中，故製造商將能夠立即應用本說明書所述之材質。原子沉積或單層沉積亦是目前廣泛使用之技術。因此，結合有此處實施方式之超晶格25之半導體元件，可很容易地加以採用並實施，熟習本發明所屬技術領域者當能理解。
茲另參考圖3說明依照本發明之具有不同特性之超晶格25’之另一實施方式。在此實施方式中，其重複模式為3／1／5／1。更詳細而言，最底下的基底半導體部份46a’有三個單層，第二底下的基底半導體部份46b’則有五個單層。此模式在整個超晶格25’重複。每一非半導體單層50’可包含一單一單層。就包含矽／氧之此種超晶格25’ 而言，其電荷載子遷移率之增進，係獨立於該些層之平面之定向。圖3中其他元件在此未提及者，係與前文參考圖1所討論者類似，故不再重複討論。
在某些元件實施方式中，其超晶格之每一基底半導體部份可為相同數目單層之厚度。在其他實施方式中，其超晶格之至少某些基底半導體部份可為相異數目單層之厚度。在另外的實施方式中，其超晶格之每一基底半導體部份可為相異數目單層之厚度。
現在參考圖4和圖5A，首先描述示例性非揮發性隨機存取記憶體(nonvolatile random access memory, NVRAM)單元100及相關聯的NVRAM元件101。一般而言，在記憶單元100中，NWELL/PWELL被封裝並隔離在PWELL/NWELL內部，兩個井之間的交界處具有一空乏層，其利用MST膜實現電荷捕捉。更具體而言，在記憶體元件101中，複數個記憶單元100形成於半導體底材102上，並與字元線103和位元線104電性耦合成一陣列。每個記憶單元100如圖所示包括位於半導體底材102上之第一井105，其具有第一導電性類型，在圖4範例中為n型，其界定出NWELL(但在其他實施例中可為PWELL)。
第二井106鄰接第一井105(此處在第一井上方)，並具有第二導電類型(此處為p型，界定出PWELL，但在其他實施例中可為NWELL)。更具體而言，在繪示的組構中，第二井106被第一井105圍住。此外，第二井106與第一井105界定出一空乏層107。上文所述的超晶格125位於空乏層107內。更具體而言，陷阱源原子(例如，氟、硫或硒)亦位於超晶格125的堆疊層群組內。每個記憶單元100更如圖所示包括與第二井106鄰接(此處在其內)的隔開的源極區及汲極區108、109，兩者之間界定出一通道110。閘極111(其可包括未繪出的閘極介電質和閘電極)覆蓋在PWELL 106上的通道110上。記憶體元件100亦如圖所示包括與第一井105耦合的基體接觸區112，以及鄰接源極區、汲極區和基體區108、109、112並延伸至超晶格125下方的第一井內之淺溝槽隔離(STI)區113。
MST超晶格薄膜125提供了技術優勢，允許空乏層107中的埋置陷阱捕捉電子/電洞，以利於讀取和清除的操作。空乏層107設計成位於STI區113底部的上方，這樣可提供進一步技術優勢，防止在編程和清除的操作期間，對其他記憶單元100造成寫入和清除干擾。
現在參考圖5B-5D描述記憶體元件101內一給定記憶單元的編程。被編程的單元100如圖5B所示，圖5C繪示與被編程單元位於同一欄的未編程單元，圖5D繪示與被編程單元位於不同欄的未編程單元。施加到源極108、汲極109、閘極111和基體112的接點以執行這些操作中的每一對應電壓位準，繪示在圖5A-5D中。一般而言，藉由將源極108、汲極109和閘極111的接點耦合至接地GND，並將基體112的接點耦合至一寫入電壓(+V WRITE)而施加高反向基體偏壓(high reverse body bias)。這會引起空乏區107(即PWELL/NWELL接面)的突崩潰(avalanche breakdown)，如圖5B所示。更具體而言，這造成空乏層107中的埋置陷阱去捕捉產生的電子，從而對該給定單元100進行編程。
為了避免干擾同一欄和不同欄中其他單元100的編程，故向其他單元的源極108和汲極109的接點施加偏移電壓(offset voltage)(+V OS1)。其他記憶單元100的閘極111和基體112接點被耦合至接地GND，但與被編程單元同一欄的基體接點亦被耦合至寫入電壓V WRITE。請額外參考圖6的曲線圖120，V WRITE和V OS1可由二極體的I-V族特性決定，並可設定為，舉例而言，V WRITE=5V且V OS1=0.5V，但在不同實施​​例中可使用其他合適的值。
圖7A-7D描述同一給定記憶單元的清除。清除係透過施加順向基體偏壓(forward body bias)將電洞注入空乏區107(捕捉層)，藉由施加V ERASE至基體接點112而達成，如圖7B所示。注入的電洞與陷阱電子(trap electrons)重新結合以清除先前的編程狀態。爲避免干擾其他單元100中的編程值，在向基體接點112施加V ERASE(參見圖7C)時，可向同一欄的單元的源極108和汲極109接點施加適當偏移電壓(V OS2)，並向其他欄的單元的源極108、汲極109和基體112的接點施加V OS2。請額外參考圖8曲線圖130，V ERASE和V OS2亦可由二極體的I-V族特性曲線決定，並可設定為，舉例而言，V ERASE=1V和V OS2=0.8V，但在不同實施​​例中可使用其他合適的值。
圖9繪示記憶單元100之一示例性讀取操作。由於基板效應(body effect)，被捕捉的電子會增加MOSFET V T。當前的編程狀態可透過常規MOSFET操作來讀取，即，透過對該單元電晶體施加閘極和汲極偏壓，如圖所示。在本例中，源極108接點連至接地GND、閘極111接點連至讀取電壓V READ、汲極109接點連至V DD，且基底接點112亦連接至接地GND。
圖10A-10C描述用於製造記憶單元100之一示例性方法。在該示例中，MST-O (Si/O)薄膜125形成在底材102(例如矽底材)上。在本實施例中，MST-O層125在STI模組之前經由地毯式磊晶生長而沉積在整個底材102上。相對厚的頂蓋層152可磊晶形成在MST-O膜125上，接着進行STI模組以界定出STI區113。之後可依序引入NWELL、陷阱源原子(本例中為氟)和PWELL摻雜物，以將原子氟拘束在空乏區107中(圖10C)。舉例而言，可使用離子植入法植入氟。用於製造記憶單元100的類似製程係於圖11A-11C描繪，但此處的MST-O膜125是透過在STI模組之後在矽凹槽中進行選擇性磊晶生長而製造，如圖所示。NWELL、氟和PWELL的植入可以上述相同方式進行(圖11C)。
請額外參考圖12A-12D的曲線圖160-163，現在描述用於180 nm基線的示例性井摻雜(well doping)製程設計考量。本實施例使用以下示例性的井加工序列： MST矽頂蓋300nm (原生(as-grown)) STI模組 磷 400keV 3E13/cm2 氟 140keV 2E14/cm2 1050C 5秒RTA 硼 35keV 7E12/cm2 硼 60keV 1.6E13/cm2 1050C 5秒RTA 磷 19keV 2E15/cm2 1050C 5秒RTA 曲線圖160繪示通道110下方所得的摻雜分佈，曲線圖161繪示源極區/汲極區108、109下方的摻雜分佈。曲線圖160、161說明MST-O薄膜如何有利地將氟原子拘束/集中於井內部的期望位置處，即空乏層107中。此外，曲線圖162描繪示例性的汲極洩漏特性，而汲極崩潰電壓(BV)與NWELL及PWELL劑量如曲線圖163所示。圖13提供記憶單元100的TEM影像164，其具有示例性尺寸，但在不同實施​​例中可使用其他尺寸。
如上所述，記憶單元100包括PWELL/NWELL空乏區107中的MST-O層125，其中原子氟(或其他陷阱源摻雜物)被侷限在MST-O層。現在參考圖14A-14D描述利用MST層225(請參見圖16)在NWELL/PWELL空乏區207內製造奈米晶體，以類似地提供電子/電洞捕捉的另一方法。更具體而言，此方法利用MST膜225製程在PWELL/NWELL空乏層207內部形成SiC奈米晶體228。
該方法起始於在底材202上形成MST-C (Si/C)膜225，接着形成厚磊晶頂蓋層252，類似於上文參考圖10A所描述者。然而，在此時進行相對高溫的快速熱退火(RTA)，例如1100ºC，其導致形成SiC奈米晶體228來取代該MST膜225(圖14A)。之後可進行上述在被NWELL包圍的淺PWELL中(或反之)製造NFET的後續步驟。更具體而言，可進行STI模組以形成STI區213(圖14B)，接着進行N​​WELL 205、氟和PWELL 206植入(圖14C)。之後可形成閘極211、源極208、汲極209、基體212，以及相關接點(未繪出)，以完成非揮發性記憶單元200(圖14D)。
圖15的曲線圖260繪示可用於形成SiC奈米晶體之MST-C薄膜組構的示例性碳劑量時間和濃度。將劑量時間從1秒增加到3秒，會使碳含量(carbon incorporation)增加到2.15E15 at/cm 2。這也會將碳含量的值增加到0.005%(以X射線測量)，此為在相同碳位準下於725°C劑量1秒之含量(以SIMS測量)的大約2倍。
圖16和17的TEM影像265和270繪示在1100ºC進行兩分鐘退火來形成SiC奈米晶體的示例性MST-C方法，以及所得到的SiC奈米晶體228。但應注意亦可在不同實施​​例中使用其他退火時間和溫度。例如，在不同實施​​例中，退火時間通常可在約2至5分鐘的範圍內，溫度可在約945ºC至1100ºC的範圍內。一般而言，隨著退火溫度升高，800 cm -1附近的橫向光學SiC峰變得更加明顯。
由於起始超晶格225爲堆疊層結構(圖16)，所得到的奈米晶體228同樣被拘束在相鄰半導體部分的晶格內，就像上文討論的原始超晶格一樣。此外，由於碳原子的原子層形成，奈米晶體傾向於形成彼此橫向相隔的垂直列，如圖17所示。
總言之，上述NVRAM單元100、200的編程和清除，可有利地經由NWELL基體偏壓注入電子和電洞來控制。更具體而言，可藉由向NWELL接點施加正反向偏壓(positive reverse bias)以引發PWELL/NWELL接面的突崩潰，來達成寫入操作。因突崩潰產生的電子或電洞被空乏層107或207中的電子或電洞陷阱捕捉。清除操作可藉由向基體接點112、212施加負順向偏壓(negative forward bias)注入電洞或電子，以中和捕捉到的電子或電洞而達成。讀取操作則可藉由對單元電晶體施加閘極111、211和汲極109、209偏壓而達成。
熟習本發明所屬技術領域者將受益於本說明書揭示之內容及所附圖式，從而構思出各種修改例及其他實施方式。因此，應了解的是，本揭示之內容不限於本說明書所述特定實施方式，相關修改例及實施例亦落入所附申請專利範圍之內。
21, 21’:底材 25, 25’, 225:超晶格/ MST層 45a~45n, 45a’~45n-1’, 45n’:層群組 46, 46’:基底半導體單層 46a~46n, 46a’~46n-1’, 46n’:基底半導體部份 50, 50’:能帶修改層/ 非半導體單層 52, 52’, 152, 252:頂蓋層 100, 200:非揮發記憶單元 101:記憶體元件 102, 202:半導體底材 103:字元線 104:位元線 105:第一井 106:第二井 107, 207:空乏層/ 空乏區 108, 208:源極區 109, 209:汲極區 110:通道 111, 211:閘極 112:基體接觸區 113, 213:STI區 125:超晶格/ MST超晶格薄膜/ MST-O層 205:N​​WELL 206:PWELL 212:基體 228:SiC奈米晶體
圖1為依照一示例實施例之半導體元件用超晶格之放大概要剖視圖。
圖2為圖1所示超晶格之一部份之透視示意原子圖。
圖3為依照另一示例實施例之超晶格放大概要剖視圖。
圖4為包含能捕捉電荷的超晶格之非揮發性記憶單元示例實施例之概要剖視圖。
圖5A為整合有圖4記憶單元之非揮發性記憶體元件在編程期間的俯視平面圖，圖5B-5D為圖5A記憶體元件內的不同記憶單元在圖5B記憶單元編程期間的概要剖視圖。
圖6為圖5B記憶單元示例性編程操作之電流與電壓關係圖。
圖7A為圖5A非揮發性記憶體元件在清除(erasing)過程中的俯視平面圖，圖7B-7D為圖5A記憶體元件內的不同記憶單元在圖5B記憶單元清除期間的概要剖視圖。
圖8為圖5B記憶單元示例性清除操作之電流與電壓關係圖。
圖9繪示圖5B記憶單元在示例實施例的讀取期間的概要剖視圖。
圖10A-10C為一系列概要剖視圖，繪示依照一示例實施例製造圖4記憶單元的方法。
圖11A-11C為一系列概要剖視圖，繪示依照另一示例實施例製造圖4記憶單元的方法。
圖12A為繪示圖4記憶單元之通道下方的示例性摻雜分佈(doping profile)圖。
圖12B為繪示圖4記憶單元之源極/汲極區下方的示例性摻雜分佈圖。
圖12C描繪一示例實施例中圖4記憶單元的汲極洩漏(drain leakage)特性圖。
圖12D描繪一示例實施例中圖4記憶單元的汲極崩潰電壓與NWEL和PWELL劑量(dosage)的關係圖。
圖13為圖4記憶單元空乏層的示例實施例之穿透式電子顯微鏡(TEM)影像，其具有代表性尺寸。
圖14A-14D為一系列概要剖視圖，繪示在一示例實施例中包括具有陷阱(trap)的空乏層的另一記憶單元，以及相關製造步驟。
圖15為可用於製造圖14D記憶單元之MST-C超晶格的原子濃度與深度關係圖。
圖16為可用於製造圖14D記憶單元之MST-C超晶格的TEM圖。
圖17為圖16碳化矽超晶格在退火後形成奈米晶體的TEM影像。
100:記憶單元
102:半導體底材
105:第一井
106:第二井
107:空乏層
108:源極區
109:汲極區
110:通道
111:閘極
112:基體接觸區
113:STI區
125:超晶格/MST超晶格薄膜

Claims (16)

  1. 一種記憶體元件，其包括： 一半導體底材上之記憶單元陣列，每個記憶單元包括 該半導體底材上之一第一井，其具有一第一導電類型； 鄰接該第一井之一第二井，其具有一第二導電類型並與該第一井界定出一空乏層； 該空乏層內部之一超晶格，其包括 複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層，及 該複數個堆疊層群組內部之複數個陷阱源原子(trap source atoms)，該些陷阱源原子不同於該些基底半導體單層之半導體原子及該至少一非半導體單層之非半導體原子； 鄰接該第二井之隔開的源極區及汲極區，兩者之間定義出一條通道；以及 覆蓋該通道之一閘極。
  2. 如請求項1之記憶體元件，其中每個記憶單元更包括與該第一井耦合之一基體接觸區。
  3. 如請求項1之記憶體元件，其中該至少一非半導體單層包括氧。
  4. 如請求項1之記憶體元件，其中該些基底半導體層包括矽。
  5. 如請求項1之記憶體元件，其中該些記憶單元包括非揮發記憶單元。
  6. 如請求項1之記憶體元件，其包括鄰接該源極區和該汲極區並延伸至該第一井內之相應的淺溝槽隔離(STI)區。
  7. 如請求項1之記憶體元件，其中該些陷阱源原子包括氟、硫、硒當中至少一者。
  8. 如請求項1之記憶體元件，其包括連接該記憶單元陣列之複數個字元線及位元線。
  9. 一種用於製造一記憶體元件之方法，其包括： 在一半導體底材上形成以陣列方式電性連接之複數個記憶單元，每個記憶單元包括 該半導體底材上之一第一井，其具有一第一導電類型； 鄰接該第一井之一第二井，其具有一第二導電類型並與該第一井界定出一空乏層； 該空乏層內部之一超晶格，其包括 複數個堆疊之層群組，各層群組包含界定出一基底半導體部分之複數個堆疊之基底半導體單層，以及被拘束在相鄰的基底半導體部分之一晶格內之至少一非半導體單層，及 該複數個堆疊層群組內部之複數個陷阱源原子(trap source atoms)，該些陷阱源原子不同於該些基底半導體單層之半導體原子及該至少一非半導體單層之非半導體原子； 鄰接該第二井之隔開的源極區及汲極區，兩者之間定義出一條通道；以及 覆蓋該通道之一閘極。
  10. 如請求項9之方法，其包括形成與每個記憶單元之第一井耦合之一相應基體接觸區。
  11. 如請求項9之方法，其中該至少一非半導體單層包括氧。
  12. 如請求項9之方法，其中該些基底半導體層包括矽。
  13. 如請求項9之方法，其中該些記憶單元包括非揮發記憶單元。
  14. 如請求項9之方法，其包括形成鄰接每個記憶單元之源極區和汲極區並延伸至該第一井內之相應的淺溝槽隔離(STI)區。
  15. 如請求項9之方法，其中該些陷阱源原子包括氟、硫、硒當中至少一者。
  16. 如請求項9之方法，其包括形成連接該記憶單元陣列之複數個字元線及位元線。
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