[go: up one dir, main page]

CN1162845A - 半导体集成电路装置及其制造方法 - Google Patents

半导体集成电路装置及其制造方法 Download PDF

Info

Publication number
CN1162845A
CN1162845A CN97102023A CN97102023A CN1162845A CN 1162845 A CN1162845 A CN 1162845A CN 97102023 A CN97102023 A CN 97102023A CN 97102023 A CN97102023 A CN 97102023A CN 1162845 A CN1162845 A CN 1162845A
Authority
CN
China
Prior art keywords
interconnection
connecting hole
layer
misfet
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97102023A
Other languages
English (en)
Other versions
CN1307721C (zh
Inventor
成井诚司
宇田川哲
梶谷一彦
吉田诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=11563307&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1162845(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1162845A publication Critical patent/CN1162845A/zh
Application granted granted Critical
Publication of CN1307721C publication Critical patent/CN1307721C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

DRAM的存储器单元选择MISFET Qt的栅电极8A(字线)的薄层电阻和位线BL1、BL2的薄层电阻分别等于或小于2Ω/□。在形成栅电极8A(字线)或位线BL1、BL2的步骤期间形成周边电路的互连，由此可减少制造DRAM的步骤的数目。

Description

半导体集成电路装置及其制造方法
本发明涉及半导体集成电路装置及其制造方法。更详细地说，本发明涉及一种适用于半导体集成电路装置的技术，该装置包含设有存储器单元的DRAM(动态随机存取存储器)，该存储器单元具有叠层电容结构，其中将一个信息存储电容器配置在用于存储器单元选择的MISFET的上面。
近来的带有大的电容的DRAM通常具有叠层电容结构，其中将一个信息存储电容器配置在存储器单元选择MISFET的上面，以便补偿将由存储器单元的小型化引起的信息存储电容器的存储电荷的减少。
该具有叠层电容器结构的信息存储电容器是通过依次叠加存储电极(下电极)、电容绝缘膜(介质膜)和平板电极(上电极)来形成的。将信息存储电容器的存储电极与n沟型存储器选择MISFET的半导体区域(源区，漏区)中的一个相连接。将平板电极构成为多个存储器单元的公共电极，并将一个给定的固定电位(平板电位)加于其上。
将存储器单元选择MISFET的另一个半导体区域(源区，漏区)顺序地连接到位线以容许数据写入和读出。该位线设置于用于存储器单元选择的MISFET和信息存储电容器之间或设置在信息存储电容器之上。将信息存储电容器设置在位线之上的结构称之为“在位线上的电容器”(COB)结构。
例如，在日本公开专利申请第7-122654号(对应于授予日立公司的美国专利申请系列第08/297,039号)和日本公开专利申请第7-106437号中提出具有这种COB结构的DRAM。
在日本公开专利申请第7-122654号中公开的DRAM包括由在用于存储器单元选择的MISFET上形成的多晶硅膜(或多晶化物膜polycide film)构成的位线，其中栅电极(字线)由多晶硅膜和硅化钨(WSix)膜的组合膜(多晶化物膜)形成。在位线上设置包含由多晶硅形成的存储电极、由硅氧化物膜和氮化硅膜的组合膜构成的电容绝缘膜以及多晶硅膜形成的平板电极的信息存储电容器。此外，在信息存储电容器上形成由Al(铝)膜构成的第一层形成的公共源线和用于分路的字线。
在日本公开专利申请第7-106437号中提出的DRAM包括由多晶硅化物膜构成的和在其栅电极(字线)由多晶硅膜构成的用于存储器单元选择的MISFET上形成的位线。配置在位线上的信息存储电容器的存储电极或平板电极以及周边电路的第一互连层都由金属材料(例如，Pt)形成。这样，可共同进行形成信息存储电容器的电极的步骤和形成周边电路的金属互连的步骤以简化制造工艺过程。
具有COB结构的DRAM包含由其电阻大于诸如Al或W的金属材料的多晶硅或多晶化物形成的栅电极(字线)，故在信息存储电容器上形成用于支承栅电极的金属互连(用于分路的字线)，依次来减少栅极延迟。由于位线由不能同时连接n型和p型半导体区域的多晶化物构成，故不能使用对于位线和周边电路的公共互连。为了避免这一点，对于存储器阵列和周边电路两者的互连层的数目就增加了，这样就出现增加制造步骤的数目的问题。
共同使用对于位线和周边电路的互连是不可能的，使得周边电路的第一互连层必须作为相对于位线的上层来形成。这就引起用于连接第一互连层和周边电路的MISFET的连接孔的大的纵横比(直径/深度)，并存在连接孔的形成变得困难和在连接孔内埋置或充填互连材料也变得困难的附带问题。
在栅电极(字线)由高阻的多晶硅或多晶化物形成时，增加能与一个字驱动器或读出放大器连接的存储器单元的数目是不可能的。更详细地说，为了减少栅极的延迟，对于连接到一个给定数目的存储器单元增加字驱动器或读出放大器的数目是必要的，这就产生芯片尺寸必须增加的问题，导致集成度的降低。
本发明的一个目的是提供一种能简化制造具有COB结构的DRAM的工艺的技术。
本发明的另一个目的是提供一种用于得到具有COB结构的高速DRAM的技术。
本发明的又一个目的是提供一种用于得到具有COB结构的高性能DRAM的技术。
本发明的又一个目的是提供一种用于得到具有COB结构的高集成度DRAM的技术。
通过参照附图的描述，本发明的上述和其他目的以及特征将变得更明显。
在本申请中的典型发明被总结如下。
按照本发明的一个方面的半导体集成电路装置包括DRAM，该DRAM包含由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元，其中用于存储器单元选择的MISFET的栅电极和连接于其上的字线的薄层电阻和连接到用于存储器单元选择的MISFET的源区和漏区的一个上的位线的薄层电阻分别等于或小于2Ω/□。
在本发明的上述一个方面中，用于存储器单元选择的MISFET的栅电极和连接于其上的字线的薄层电阻和连接到用于存储器单元选择的MISFET的源区和漏区的一个上的位线的薄层电阻分别等于或小于1Ω/□是较佳的。
MISFET的栅电极和连接于其上的字线分别由至少包括多晶硅膜和金属膜或在该多晶硅膜上形成的金属硅化膜的组合膜构成也是较佳的。
最好将位线配置在用于存储器单元选择的MISFET上和最好将信息存储电容器配置在位线上。
该位线最好应由至少包括多晶硅膜和金属膜或在该多晶硅膜上形成的金属硅化膜的组合膜构成。
在信息存储电容器上形成的互连的薄层电阻最好应等于或小于位线的薄层电阻。
在本发明的半导体集成电路装置中的DRAM的周边电路的给定的互连层最好应该包括在与用于存储器单元选择的MISFET的栅电极和连接到其上的字线相同的制造步骤中形成的互连。
在本发明的半导体集成电路装置中的DRAM的周边电路的给定的互连层最好应该包括在与位线相同的制造步骤中形成的互连。
DRAM的周边电路最好设有在与位线相同的制造步骤中形成的电阻器。
按照本发明的又一个方面，也提供一种包括DRAM的半导体集成电路装置，该DRAM具有由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元，其中信息存储电容器具有其薄层电阻等于或小于2Ω/□的存储电极。
在该又一个方面中，在与信息存储电容器的存储电极相同的制造步骤中形成的互连在该DRAM的周边电路给定的互连层内形成是较佳的。
该DRAM的周边电路设有在与信息存储电容器的存储电极相同的制造步骤中形成的电阻器也是较佳的。
按照本发明的又一个方面，提供一种包括DRAM的半导体集成电路装置，该DRAM具有包括用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器的存储器单元，其中信息存储电容器具有其薄层电阻等于或小于2Ω/□的平板电极。
在该又一个方面中，在与信息存储电容器的平板电极相同的制造步骤中形成的互连在该DRAM的周边电路给定的互连层内形成是较佳的。
该DRAM的周边电路最好设有在与信息存储电容器的平板电极相同的制造步骤中形成的电阻器。
按照本发明的又一个方面，提供一种制造包括DRAM的半导体集成电路装置的方法，该DRAM包括由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元，该方法包括下述步骤：
(a)形成连接到在半导体衬底上的用于存储器单元选择的MISFET的栅电极的字线，其中该字线具有等于或小于2Ω/□的薄层电阻；以及
(b)在用于存储器单元选择的MISFET的栅电极和连接到其上的字线上形成连接到用于存储器单元选择的MISFET的源区和漏区的一个的位线，该位线具有等于或小于2Ω/□的薄层电阻。
该方法最好还包括在该位线上形成信息存储电容器的步骤，其中该电容器的存储电极和平板电极的至少一个具有等于或小于2Ω/□的薄层电阻。
该方法还包括在该电容器上形成其薄层电阻等于和小于该位线的薄层电阻的互连的步骤也是较佳的。
在按照本发明的上述方面的方法中，周边电路的第一互连层在步骤(a)或(b)中形成。
此外，在形成信息存储电容器的存储电极或平板电极的步骤中，形成周边电路的第二互连层是较佳的。
周边电路的第三互连层最好在形成互连和Y选择线的步骤中在该电容器上形成，上述互连和Y选择线形成于该信息存储电容器的平板电极上。
本发明的方法最好还包括在连接第三互连层和第二互连层的第一连接孔、连接第三互连层和第一互连层的第二连接孔、连接第二互连层和第一互连层的第三连接孔和连接第三互连层、第二互连层和第一互连层的第四连接孔中同时形成至少两个连接孔的步骤，其中该至少两个连接孔在用于将第三互连层和第二互连层互相绝缘的一层绝缘膜中形成。
一个虚设互连在与第一互连层相同的步骤中在连接第三互连层和第二互连层的第一连接孔之下形成也是较佳的。
此外，一个虚设互连最好在与第二互连层相同的步骤中在连接第三互连层和第一互连层的第二连接孔的通路上形成。
一个虚设互连最好在与第三互连层相同的步骤中在连接第二互连层和第一互连层的第三连接孔之上形成。
一种用于制造按照本发明的又一个方面的半导体集成电路装置的方法，该方法中在半导体衬底的同一平面上形成具有由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元的DRAM和逻辑LSI，其中该MISFET的栅电极和连接于其上的字线的薄层电阻和位线的薄层电阻分别等于或小于2Ω/□，而且在与该MISFET的栅电极和连接于其上的字线或位线相同的步骤中形成逻辑LSI的给定的互连。
上述方法最好还包括在该位线上形成具有存储电极和平板电极的信息存储电容器，上述存储电极和平板电极的至少一个具有等于或小于2Ω/□的薄层电阻，以及在形成存储电极或平板电极的步骤中同时形成逻辑LSI的给定的互连。
按照本发明的又一个方面，提供一种制造半导体集成电路装置的方法，该方法包括以下步骤：
提供在其主表面上具有第一和第二部分的半导体衬底；
在第一和第二部分上淀积第一导体层，对第一导体层刻蚀图形以在第一部分上形成第一互连和在第二部分上形成第二互连；
在半导体衬底上形成第一绝缘膜以覆盖第一和第二互连；
在第一和第二部分上淀积第二导体层，对第二导体层刻蚀图形以便经由第一部分上的第一绝缘膜形成叠加在第一互连上的第三互连和经由第二部分上的第一绝缘膜形成叠加在第二互连上的第四互连；
在半导体衬底上形成第二绝缘膜以覆盖第三和第四互连；
在第一和第三互连叠加的第一部分内形成第一连接孔使得第一互连经由第二绝缘膜、第三互连和第一绝缘膜在其表面上露出，也在第二和第四互连叠加的第二部分内形成第二连接孔使得第二互连经由第二绝缘膜、第四互连和第一绝缘膜在其表面上露出；
充填第三导体层于第一和第二连接孔内；以及
在第一和第二部分上淀积第四导体层，对第四导体层刻蚀图形以形成第一部分内覆盖第一连接孔的第五互连和第二部分内覆盖第二连接孔的第六互连，其中在第一连接孔中的第三导体层电连接第一、第三和第五互连和在第二连接孔中的第三导体层电连接第二第四互连，其中第六互连在刻蚀第四导体层的图形时保护第二连接孔内的第三导体层。
按照本发明的又一个方面，提供一种制造半导体集成电路装置的方法，该方法包括以下步骤：
提供在其主表面上具有第一和第二部分的半导体衬底；
在第一和第二部分上淀积第一导体层，对第一导体层刻蚀图形以在第一部分上形成第一互连和在第二部分上形成第二互连；
在半导体衬底上形成第一绝缘膜以覆盖第一和第二互连；
在第一和第二部分上淀积第二导体层，对第二导体层刻蚀图形以便经由第一部分上的第一绝缘膜形成叠加在第一互连上的第三互连和经由第二部分上的第一绝缘膜形成叠加在第二互连上的第四互连；
在半导体衬底上形成第二绝缘膜以覆盖第三和第四互连；
在第一和第三互连叠加的第一部分内形成第一连接孔，使得第一互连经由第二绝缘膜、第三互连和第一绝缘膜在其表面上露出，也在第二和第四互连叠加的第二部分内形成第二连接孔，使得第二互连经由第二绝缘膜、第四互连和第一绝缘膜在其表面上露出；
充填第三导体层于第一和第二连接孔内；以及
在第一和第二部分上淀积第四导体层，对第四导体层刻蚀图形以形成第一部分内覆盖第一连接孔的第五互连和第二部分内覆盖第二连接孔的第六互连，其中在第一连接孔中的第三导体层电连接第一、第三和第五互连和在第二连接孔中的第三导体层电连接第二和第四互连。
按照本发明的又一个方面，提供一种制造半导体集成电路装置的方法，该方法包括以下步骤：
提供在其主表面上具有第一和第二部分的半导体衬底；
在第一和第二部分上淀积第一导体层，对第一导体层刻蚀图形以在第一部分上形成第一互连和在第二部分上形成第二互连；
在半导体衬底上形成第一绝缘膜以覆盖第一和第二互连；
在第一和第二部分上淀积第二导体层，对第二导体层刻蚀图形以便形成叠加在第一部分上的第一互连上的第三互连；
在半导体衬底上形成第二绝缘膜以覆盖第三互连；
在第一部分内形成第一连接孔，使得第二互连在其表面上露出，也在第二部分内形成第二连接孔，使得第二互连在其表面上露出；
在第一和第二部分上淀积第三导体层，对第三导体层刻蚀图形以形成第一部分内覆盖第一连接孔的第四互连和第二部分内覆盖第二连接孔的第五互连，其中在一个平面上将第一互连叠加于第一连接孔。
按照本发明的又一个方面，提供一种制造半导体集成电路装置的方法，该装置包括多个包含以串联方式连接的用于存储器单元选择的MISFET和信息存储电容器的存储器单元、多个具有互相平行延伸的多个字线和多个位线的存储器单元阵列和位于多个存储器单元阵列之间的周边电路，该方法包括下述步骤：
提供具有形成存储器单元阵列的第一部分和形成周边电路的第二部分的半导体衬底；
在半导体衬底上形成第一导体层，对第一导体层刻蚀图形以形成多个第一互连，以形成在第一部分内的位线和在第二部分内的第二和第三互连；
在第一、第二和第三互连上形成第一绝缘膜；
在第一绝缘膜上形成第二导体层和对第二导体层刻蚀图形以对每个存储器单元独立地形成每个信息存储电容器的电极中的一个；
在信息存储电容器的一个电极上形成第三导体层，对第三导体层刻蚀图形以形成在第一部分内的多个存储器单元所共用的信息存储电容器的另一个电极和在第二部分内的第二互连上的第四互连；
在信息存储电容器的另一个电极和第四互连上形成第二绝缘膜；以及
在第二部分内形成第一连接孔，使得第四互连于第二绝缘膜内在其表面上露出，和形成第二连接孔，使得第三互连于第二绝缘膜内在其表面上露出，其中第二互连位于第一连接孔之下。
图1是示出形成按照本发明的实施例1的DRAM的半导体芯片的整体的平面图；
图2是形成按照本发明的实施例1的DRAM的半导体芯片的放大的平面图；
图3是示出制造按照本发明的实施例1的DRAM的方法的半导体衬底的的主要部分的截面图；
图4是示出构成存储器单元的导体层和DRAM的周边电路的MISFET的各个图形的平面图；
图5是示出按照本发明的实施例1的DRAM的各个存储器单元和邻接周边电路的一部分的电路图；
图6至图26分别是逐个步骤地说明制造按照本发明的实施例1的DRAM的方法的半导体衬底的的主要部分的截面图；
图27是示出在按照本发明的实施例1制造的DRAM的栅电极(字线)的薄层电阻和该字线的上升时间之间的关系的图；
图28至图33分别是说明制造按照本发明的实施例2的DRAM的方法的截面图；
图34至图38分别是说明制造按照本发明的实施例3的DRAM的方法的截面图；
图39至图49分别是说明制造按照本发明的实施例4的DRAM的方法的截面图；
图50至图55分别是说明制造按照本发明的实施例5的DRAM的方法的截面图；
图56至图61分别是说明制造按照本发明的实施例6的DRAM的方法的截面图；
图62是示出按照本发明的实施例6的DRAM的周边电路的第一至第三层中的连接方式的平面图；
图63是示出按照本发明的实施例6的DRAM的冗余电路的熔断器图形的平面图；以及
图64是示出按照本发明的实施例的单片微计算机的互连中的连接方式的平面图。
以下参照附图详细地描述本发明的实施例，其中在整篇说明书中相同的参照号表示相同的部分或部件，一旦说明了，它们的说明在其后的附图中可不重复。
图1是按照本实施例形成的具有DRAM的半导体芯片的整体的平面图，和图2是该芯片的一部分的放大平面图。
包括单晶硅的半导体芯片1A具有一个主表面，在该主表面上DRAM例如具有64Mbits(兆位)的电容量。如图1所示，该DRAM由八个分离的存储器网(memory mats)MM和配置在其周围的周边电路构成。每个具有8M(兆位)电容量的存储器网MM再分成如图2中详细地示出的16个存储器阵列MARY。该存储器阵列MARY分别由配置成矩阵的存储器单元组成和各具有2Kbits(千位)×256bits＝512Kbits的电容量，并在其周围设有诸如读出放大器SA和字驱动器WD的周边电路。
图3是示出该DRAM和邻近的周边电路的存储器阵列部分的半导体衬底的主要部分的截面图。图4是示出构成DRAM的存储器单元的导体层和构成周边电路的MISFET的导体层的图形的平面图，和图5是示出DRAM的存储器阵列部分和邻接周边电路部分的电路图。在图3中，示出一对存储器单元的截面结构。在图3中示出图4和5中用Qn和Qp表示的MISFET的截面结构。
包括p型单晶硅的半导体衬底1具有为存储器阵列MARY和周边电路共同设置的p型阱2以及为周边电路设置的n型阱3。但在该连接中，可分别独立地为存储器阵列MARY和周边电路设置p型阱2而不使用任何共同的p型阱。p型阱2和n型阱3分别具有用于在其表面上的元件隔离的场氧化膜4。p型阱2具有在其内部的包含场氧化膜4的下面部分的p型沟道中止层5。该n型阱3也具有在其内部的n型沟道中止层6。
在存储器单元MARY的p型阱2的有源区中，存储器单元以矩阵方式配置。每个存储器单元由一个存储器单元选择MISFET Qt和在该MISFET Qt上形成的一个信息存储电容器C构成。更详细地说，该存储器单元具有叠层电容器结构，其中将信息存储电容器C设置在存储器单元选择MISFET Qt上方。该存储器单元选择MISFET Qt和信息存储电容器C以串联方式连接以形成存储器单元。
该存储器单元选择MISFET Qt由栅氧化膜7、与字线WL整体地形成的栅电极8A和源区及漏区(即，n型半导体区9，9)构成。栅电极8A(字线WL)由包括用n型杂质(例如，P(磷))掺杂的低阻多晶硅膜和硅化钨(WSi2)膜的两层导体膜或由低阻多晶硅膜、TiN(氮化钛)膜和W膜以该顺序组合成的三层导体膜组成。该栅电极8A具有等于或小于2Ω/□的薄层电阻。在栅电极8A上形成氮化硅膜10，在栅电极8A的侧壁形成由氮化硅构成的侧壁隔离膜11。这些绝缘膜(即，氮化硅膜10和侧壁隔离膜11)可由硅氧化物膜构成，以代替氮化硅膜。
在周边电路的p型阱2的有源区中，形成n沟型MISFET Qn。在n型阱3的有源区中，形成p沟型MISFET Qp。更详细地说，周边电路由通过n沟型MISFET Qn和p沟型MISFET Qp的组合得到的CMOS(互补金属氧化物半导体)构成。
n沟型MISFET Qn由栅氧化膜7、栅电极8B和源区及漏区组成。栅电极8B由类似于存储器单元选择MISFET Qt的栅电极8A(字线WL)的导体膜构成，其薄层电阻等于或小于2Ω/□。如在图3中所示，在栅电极8B上形成氮化硅膜10，在栅电极8B的侧壁形成由氮化硅构成的侧壁隔离层11。n沟型MISFET Qn的源区和漏区分别具有LDD(轻掺杂漏区)的结构，该结构由低杂质浓度的n-型半导体区12和高杂质浓度的n+型半导体区13组成。该n+型半导体区13在其表面上具有硅化钛(TiSi2)层16。
p沟型MISFET Qp由栅氧化膜7、栅电极8C和源区及漏区组成。栅电极8C由类似于存储器单元选择MISFET Qt的栅电极8A(字线WL)的导体膜构成，其薄层电阻等于或小于2Ω/□。在栅电极8C上形成氮化硅膜10，在栅电极8C的侧壁形成由氮化硅构成的侧壁隔离层11。p沟型MISFET Qp的源区和漏区分别具有LDD结构，该结构由低杂质浓度的p-型半导体区14和高杂质浓度的p+型半导体区15组成。该p+型半导体区15在其表面上具有硅化钛(TiSi2)层16。
在存储器单元选择MISFET Qt、n沟型MISFET Qn和p沟型MISFET Qp上以下述顺序形成硅氧化物膜17、BPSG(掺硼的磷硅玻璃)膜18和硅氧化物膜19。
在存储器阵列MARY的硅氧化物膜19上形成位线BL(BL1，BL2)。该位线分别由TiN膜和W膜组合成的两层导体膜构成，它们的薄层电阻等于或小于2Ω/□。将位线BL1经由放置或埋置掺As或P的单晶硅栓20的连接孔21电连接到存储器单元选择MISFET Qt的源区和漏区(n型半导体区9)的一个。将位线BL2经由连接孔23，但不使用任何多晶硅栓，电连接到周边电路的n沟型MISFET Qn的源区和漏区(n+型半导体区13)的一个。该n沟型MISFET Qn的n+型半导体区13在其表面上经由硅化钛层16，使得与位线BL2的接触电阻减少。
在周边电路的硅氧化物膜19上形成第一互连层30A、30B。该互连30A、30B如位线BL1、BL2那样，分别由TiN膜和W膜组合成的两层导体膜构成。该互连的薄层电阻等于或小于2Ω/□。将互连30A在其一端经由连接孔24连接到n沟型MISFET Qn的源区和漏区(n+型半导体区13)的另一个。将互连30A的另一端经由连接孔25连接到p沟型MISFET Qp的源区和漏区(p+型半导体区15)的一个。将互连30B在其一端经由连接孔26连接到p沟型MISFET Qp的源区和漏区(p+型半导体区15)的另一个。在n沟型MISFET Qn的n+型半导体区13的表面和在p沟型MISFET Qp的p+型半导体区的表面上形成低阻硅化钛层16。由此可减少互连30A、30B的接触电阻。
在位线BL1、BL2和互连30A、30B上形成氮化硅膜27，在位线BL1、BL2和互连30A、30B的侧壁形成由氮化硅组成的侧壁隔离层29。分别在位线BL1、BL2和互连30A、30B上再形成SOG(施涂玻璃)膜(绝缘膜)31和硅氧化物(绝缘膜)32。在存储器阵列MARY的硅氧化物膜32上形成各包含存储电极(下电极)33、电容绝缘膜34和平板电极(上电极)35的信息存储电容器C。
信息存储电容器C的存储电极33由W膜形成，并经由在其中埋置多晶硅栓36的连接孔37和在其中埋置多晶硅栓20的连接孔22电连接到存储器单元选择MISFET Qt的源区和漏区(n型半导体区9)的另一个。电容绝缘膜34由Ta2O5(氧化钽)膜制成，平板电极由TiN膜制成。
在信息存储电容器C上以下述顺序形成硅氧化物(绝缘膜)38、SOG膜(绝缘膜)39和硅氧化物膜(绝缘膜)40。在示出的硅氧化物膜40上分别形成周边电路的Y选择线YS和第二互连层41A、41B。将互连41A经由已在电容器C的平板电极35上形成的绝缘膜(即，硅氧化物膜40、SOG膜39和硅氧化物膜28)处构成的连接孔42电连接到平板电极35，由其将平板电位(Vdd/2：对应于从半导体芯片的外部外加的电压Vdd的一半的电位)加到平板电极35。将互连41B经由已在周边电路的第一互连层30B上形成的绝缘膜(即，硅氧化物膜40、SOG膜39、硅氧化物膜38、硅氧化物膜32、SOG膜31和氮化硅膜27)处构成的连接孔43电连接到互连30B。将钨(W)栓44分别埋置在连接孔42的内部以在互连41A和平板电极35之间进行连接和埋置在连接孔43的内部以在互连41B和互连30B之间进行连接。Y选择线YS和互连41A、41B各由其薄层电阻小于栅电极8A(字线WL)、栅电极8B、8C、位线BL1、BL2、以及互连30A、30B的薄层电阻的导体膜制成。例如，这种导体膜由以TiN膜、包含Si(硅)和Cu(铜)的Al(铝)合金膜和TiN膜的按顺序组合的三层导体膜构成。
例如，Y选择线YS和互连41A、41B在其上通过由硅氧化物膜、SOG膜和硅氧化物膜组合成的三层绝缘膜和周边电路的第三互连层一起形成。再在第三互连层上形成由硅氧化物膜和氮化硅膜组合成的两层绝缘膜组成的钝化膜，尽管在该图中未详细地示出第三互连层和钝化膜。
以下参照图6至24详细地描述制造按照本发明的该实施例的DRAM的方法。
如图6中所示，按照LOCOS法首先在p-型半导体衬底1的表面上形成场氧化膜4。使p型杂质(硼(B))在待形成存储器单元(存储器阵列MARY)的区域和待形成周边电路的n沟型MISFET的区域离子注入到半导体衬底1，由此形成p型阱2。然后，使n型杂质(磷(P))在待形成周边电路的p沟型MISFET的区域离子注入到半导体衬底1，由此形成n型阱3。使p型杂质(B)离子注入到p型阱2以形成p型沟道中止层5。同样，使n型杂质(P)离子注入到n型阱3以形成n型沟道中止层6。
按照热氧化法在各个有源区的表面上使被场氧化膜4包围的p型阱2和n型阱3形成为具有栅极氧化膜7。将一种控制MISFET的阈值电压(Vth)的杂质穿过栅极氧化膜7离子注入到p型阱2和n型阱3。在用于形成阱(即，p型阱2和n型阱3)的离子注入、用于形成沟道中止层(即，p型沟道中止层5和n型沟道中止层6)的离子注入和用于控制MISFET的阈值电压(Vth)的离子注入中，可通过使用相同的光致抗蚀剂掩模的一个步骤来完成使用相同导电类型杂质的离子注入。可分别地进行用于控制存储器单元选择MISFET Qt的阈值电压(Vth)的离子注入和用于控制周边电路的MISFFET(即，n沟型MISFET Qn和p沟型MISFET Qp)的阈值电压(Vth)的离子注入以便独立地控制各个MISFET的阈值电压值(Vth)。
如图7中所示，分别形成存储器单元选择MISFET Qt的栅电极8A(字线WL)、n沟型MISFET Qn的栅电极8B和p沟型MISFET Qp的栅电极8C。例如，栅电极8A(字线WL)和栅电极8B、8C以下述方式形成。按照CVD法在半导体衬底1上依次淀积n型多晶硅膜、WSi2膜和氮化硅膜10，接着穿过光致抗蚀剂掩模进行刻蚀以制成这些膜的所需的图形，由此同时形成它们。在另一种方式下，首先按照CVD法淀积n型多晶硅膜，接着再通过溅射淀积TiN膜和W膜，然后按照CVD法淀积氮化硅膜10。对这些膜穿过光致抗蚀剂掩模按需要刻蚀图形以同时形成电极。应注意，形成TiN膜是为了防止在多晶硅膜和W膜间的反应。当栅电极8A(字线WL)和栅电极8B、8C分别由低阻材料构成时，例如，当它们由TiN膜(或WN(氮化钨))和硅化钛膜叠加在n型多晶硅膜上的三层导体膜制成时，其薄层电阻可减少到等于或小于2Ω/□，最好等于或小于1Ω/□。
如图8中所示，在相对于栅电极8A、8B进行自对准的情况下将n型杂质(P)离子注入到p型阱2以形成存储器单元选择MISFET Qt的n型半导体区9和n沟型MISFET Qn的n-型半导体区12。在相对于栅电极8C进行自对准的情况下将p型杂质(B)离子注入到n型阱以形成p沟型MISFET Qp的p-型半导体区14。应注意，可分别进行用于形成存储器单元选择MISFET Qt的n型半导体区9，9的离子注入和用于形成n沟型MISFET Qn的n-半导体区12的离子注入，使得对于各个MISFET，源区和漏区具有不同的杂质浓度。
如图9中所示，在存储器单元选择MISFET Qt的栅电极8A(字线WL)、n沟型MISFET的栅电极8B和p沟型MISFET的栅电极8C的各个侧壁上形成侧壁隔离层11。该侧壁隔离层11是通过用CVD技术淀积的氮化硅膜的各向异性刻蚀来形成的。其后，在与侧壁隔离层11进行自对准的情况下将n型杂质(P)离子注入到周边电路的p型阱2以形成n沟型MISFET Qn的n+型半导体区。同样，在与侧壁隔离层11进行自对准的情况下将p型杂质(B)离子注入到n型阱3以形成p沟型MISFETQp的p+型半导体区15。构成周边电路的n沟型MISFET Qn的源区和漏区以及p沟型MISFET Qp的源区和漏区的两者或任一个可由，如必要的话，单漏结构或双漏结构来构成。
如图10所示，按照CVD法分别在存储器单元选择MISFET Qt的栅电极8A(字线WL)、n沟型MISFET Qn的栅电极8B和p沟型MISFET Qp的栅电极8C上淀积硅氧化物膜17和BPSG膜18，接着用化学机械抛光(CMP)法来抛光该BPSG膜以使其表面平坦。
如图11所示，按照CVD法在BPSG膜18上淀积多晶硅膜28，穿过光致抗蚀剂掩模刻蚀多晶硅膜28，接着再用多晶硅膜28作为掩模刻蚀BPSG膜18、硅氧化物膜17和栅氧化膜7。因此，在源区和漏区(n型半导体区9)的一个上形成连接孔21，在另一区(n型半导体区9)上形成连接孔22。
因为在存储器单元选择MISFET Qt的栅电极8A(字线WL)上形成的氮化硅膜10和在侧壁上形成的氮化硅侧壁隔离层11的刻蚀率与基于硅氧化物的绝缘膜(即，BPSG膜18、硅氧化物膜17和栅极氧化膜7)的刻蚀率不同，故留下未受到刻蚀。更详细地说，用于干法刻蚀以形成连接孔21、22的气体容许以较高的速率刻蚀硅氧化物和以较低的速率刻蚀氮化硅膜。因此，可以与侧壁隔离层11自对准的方式形成微小的连接孔21、22(即，与n型半导体区9接触的区域)，这些连接孔具有小于用于光致抗蚀剂掩模的曝光的分辨率的直径。这样可减少存储器单元的尺寸。
如图12所示，将多晶硅栓20放置在各个连接孔21、22内部。该栓20通过按照CVD法在多晶硅膜28上淀积多晶硅膜接着对在BPSG膜18上形成的这种方式淀积的多晶硅膜进行深刻蚀来形成。此时，将用作刻蚀掩模的多晶硅膜28同时除去。用作栓20的多晶硅膜用n型杂质(P)来掺杂。该杂质穿过连接孔21、22扩散进入存储器单元选择MISFET Qt的n型半导体区9，9(即，源区和漏区)，由此形成其杂质浓度高于n型半导体区9，9的半导体区，尽管在图中未示出。
如图13所示，按照CVD法在BPSG膜18上淀积硅氧化物膜19。将覆盖周边电路的区域并在位线BL1的连接部分处具有通孔的光致抗蚀剂形成为掩模，接着通过刻蚀从连接孔21上除去硅氧化物19，由此露出待形成位线BL1的栓20的一部分。如图14所示，将覆盖存储器单元形成区域和在周边电路区域内的通孔的光致抗蚀剂形成为掩模，接着刻蚀周边电路的硅氧化物膜19、BPSG膜18、硅氧化物17和栅氧化膜7。以这种方式形成连接孔23，直到露出n沟型MISFET Qn的源区和漏区的一个(即，n+型半导体区13)，并形成连接孔24，使之露出另一区(即，n+型半导体区13)。与此同时，形成连接孔25，使之露出p沟型MISFETQp的源区和漏区的一个(即，p+型半导体区15)，并在另一区(即，p+型半导体区15)上形成连接孔26。
如图15所示，在露出于连接孔23、24的底部的n沟型MISFET Qn的n+型半导体区13，13的表面上、在露出于连接孔25、26的底部的p沟型MISFET Qp的p+型半导体区15，15的表面上、以及也在连接位线BL1的栓20的表面上形成硅化钛层16。该硅化钛层16是这样形成的：通过溅射淀积Ti膜，对该Ti膜进行退火，接着与硅衬底(即，n+型半导体区13和p+型半导体区15)和多晶硅发生反应，通过湿法刻蚀除去未反应的钛膜(即，在硅氧化物膜19上的钛膜)。硅化钛层16的形成导致n沟型MISFET Qn的n+型半导体区13，13、p沟型MISFETQp的p+型半导体区15，15和与互连接触的栓20的接触电阻的减少。
如图16所示，存储器阵列MARY的硅氧化物膜19上形成位线BL1、BL2，在周边电路的硅氧化物膜19上形成第一层互连30A、30B。通过用溅射法在硅氧化物膜19上淀积TiN膜和W膜同时形成位线BL1、BL2和互连30A、30B，再用CVD法淀积氮化硅膜27，并使用光致抗蚀剂掩模刻蚀这些膜以制成这些膜的所需要的图形。位线BL1、BL2和互连30A、30B分别由诸如将例如TiN膜(或WN膜)和硅化钛膜组合起来的两层导体膜的低阻材料来形成。由此，可将薄层电阻减少到等于或小于2Ω/□的水平，最好等于或小于1Ω/□。
如图17中所示，对用CVD法淀积的氮化硅膜进行各向异性的刻蚀以在位线BL1、BL2和互连30A、30B的侧壁上形成侧壁隔离层29。其后，在位线BL1、BL2和互连30A、30B上旋转涂敷SOG膜31，接着再按照CVD法淀积硅氧化物。应注意，当使用硅氧化物膜来代替氮化硅膜27和由氮化硅膜制成的侧壁隔离层29时，可减少位线BL1、BL2和互连30A、30B的寄生电容。
如图18所示，使用光致抗蚀剂掩模分别刻蚀硅氧化物膜32和SOG膜31以在形成于存储器单元选择MISFET Qt的源区和漏区(n型半导体区9)的另一个上的连接孔22之上形成连接孔37。
按照如图19中示出的光致抗蚀剂掩模错误对准，即使连接孔37的位置在连接孔22的正上方发生偏离时，已在位线BL1、BL2和互连30A、30B上形成的氮化硅膜27和在侧壁上形成的氮化硅侧壁隔离层29几乎未受到刻蚀，这是因为氮化硅膜的刻蚀速率与基于硅氧化物的绝缘膜(即，硅氧化物膜32和SOG膜31)的刻蚀速率不同。因此，即使对于连接孔37和连接孔22的掩模对准的容差做得很小，位线BL1、BL2在形成连接孔时也不会露出，由此可防止位线BL1和信息存储电容器C之间的短路。这样就可减少存储器单元的尺寸。如用硅氧化物膜来代替氮化硅膜27和由氮化硅膜制成的侧壁隔离层29，则有必要在连接孔37和侧壁隔离层29之间设置一个对掩模对准来说足够的间隔。
如图20中所示，在连接孔37内埋置由W制成的栓36后，在连接孔37上形成信息存储电容器C的存储电极33。通过对用CVD法在硅氧化物32上淀积的W膜(或，多晶硅膜)进行深刻蚀来形成栓36。通过穿过光致抗蚀剂掩模刻蚀用溅射法在硅氧化物膜32上淀积的W膜，以所需的图形形成存储电极33。该栓36可由多晶硅膜或TiN膜和W膜的组合膜来构成。存储电极33可由金属膜或导电性金属氧化物，如Pt、Ir、IrO2、Rh、RhO2、Os、OsO2、Ru、RuO2、Re、ReO3、Pd、Au等，来制成。
如图21所示，按照等离子CVD法在存储电极33上淀积氧化钽膜34A，在其上再用CVD法淀积TiN膜35A。其后，如图22所示，通过穿过光致抗蚀剂掩模的刻蚀，形成这些膜的图形，从而形成包括由W膜制成的存储电极33、由氧化钽膜34制成的电容绝缘膜34和由氮化钛膜35A制成的平板电极35的信息存储电容器C。最好将存储电极33形成得这样厚，以致使信息存储电容器的电容变得很大。平板电极35由TiN膜35A形成。如该膜形成得太厚，会产生下述问题：(1)该TiN膜35A易于在其中发生破裂；(2)在下面形成的电容绝缘膜34上施加了一个压力，由此使膜34的性能变坏。因此，该TiN膜最好具有约0.2微米的厚度。电容绝缘膜34可由高介电材料，如BST((Ba，Sr)TiO3)，和诸如PZT(PbZrxTi1-xO3)，PLT(PbLaxTi1-xO3)，PLZT，PbTiO3，SrTiO3，BaTiO3，PbZrO3，LiNbO3，Bi4Ti3O12，BaMgF4，基于Y1的(SrBi2(Nb，Ta)2O9)等的铁电材料构成。平板电极35可由金属或导电性金属氧化物，诸如硅化钨/TiN、Ta、Cu、Ag、Pt、Ir、IrO2、Rh、RhO2、Os、OsO2、Ru、RuO2、Re、ReO3、Pd、Au等膜来构成。
如图23所示，按照CVD法在信息存储电容器C上淀积硅氧化物膜38，和在膜38上旋转涂敷SOG膜39，接着再用CVD法淀积硅氧化物膜40。其后，通过刻蚀有选择地除去在信息存储电容器C的平板电极35上设置的绝缘膜(即，硅氧化物膜40、SOG膜39和硅氧化物膜38)以形成连接孔42。与此同时，有选择地刻蚀在周边电路的第一互连层30B上的绝缘膜(即，硅氧化物膜40、SOG膜39、硅氧化物膜38、硅氧化物膜32、SOG膜31和氮化硅膜27)以形成连接孔43。
如图24所示，在连接孔42、43内分别埋置钨(W)栓44。钨(W)栓44通过用CVD法在硅氧化物膜40上淀积W膜和进行回刻来形成。栓44可由TiN膜和W膜的组合膜来构成。
其后，在硅氧化物膜40上形成Y选择线YS和第二互连层41A、41B，由此大致完成图3中示出的DRAM。通过用溅射法在硅氧化物膜40上淀积TiN膜、Al合金膜和TiN膜以及通过穿过光致抗蚀剂掩模的刻蚀使这些膜形成图形，分别同时形成Y选择线YS和互连层41A、41B。该Y选择线YS和互连层41A、41B可分别由TiN膜和Cu膜的组合膜来形成。
应注意，在形成信息存储电容器C上的连接孔42和在周边电路的互连30B上的连接孔43的步骤中(如图23所示)，在互连30B上的绝缘膜厚度比在信息存储电容器C上的绝缘膜厚度大很多，这样，在连接孔42的底部露出的平板电极35被刻去的可能性很大。为了避免这个现象，当对淀积在存储电极33上的钽膜34A和TiN膜35A刻蚀图形以形成信息存储电容器C时，以与平板电极35自对准的方式刻蚀在存储电极33之下设置的硅氧化物膜32和SOG膜31，使得在互连30B上设置的绝缘膜做得较薄。这使得在电容器C上设置的绝缘膜的厚度(A)与在互连30B上设置的绝缘膜的厚度(B)的差别很小。这样，可防止在连接孔的底部刻去平板电极35的不便。
按照本发明的上述实施例，可得到下述的优点和特征。
(1)存储器单元选择MISFET Qt的栅电极8A(字线WL)、周边电路的n沟型MISFET Qn的栅电极8B和p沟型MISFET Qp的栅电极8C各由其薄层电阻等于或小于2Ω/□的低阻导体膜制成，故可使栅极延迟减少。这样，可增加DRAM的运行速度。通常在信息存储电容器上形成的用于栅电极的背衬(backing)的低阻金属互连(即，用于分路的字线)不再需要，存储器阵列MARY的互连层可减少一层。
(2)鉴于上述的(1)，连接到一个字线的存储器单元的数目可增加。更详细地说，连接到一个给定数目的存储器单元的字驱动器WD和字译码器的数目可减少，这就导致芯片尺寸的相应的减少(或存储器阵列MARY的面积的扩大)，由此改进了DRAM的集成度。
图27示出在字线的薄层电阻(Ω/□)和在字线从地址译码信号的一个输入(50％)上升到90％之前的时间之间的关系。例如，为了实现RAS(行地址选通)存取时间(tRAS)＝30ns(对应于字线上升时间＝6.5nm)，在将256个存储器单元连接到一对字线的情况下，一条字线的薄层电阻约为8Ω/□是足够的。比较起来，当芯片尺寸减少5％而每个字线连接512个存储器单元，有必要使字线的薄层电阻约为2Ω/□或更小。即使当存储器单元的最小处理尺寸减少时，该值也不改变。这是因为字线间距和位线间距相同地减少。按照本发明的栅电极8A(字线WL)的薄层电阻等于或小于2Ω/□的实施例，芯片尺寸可通过增加连接到一个字线的存储器单元的数目来减少。
(3)由于位线BL1、BL2由其薄层电阻为等于或小于2Ω/□的低阻导体膜来构成，故周边电路的互连30A、30B可与位线BL1、BL2的形成一起形成。因此，可减少一个形成周边电路的互连的步骤。
(4)连接到周边电路的n沟型MISFET Qn和p沟型MISFET Qp的第一互连层30A、30B设置于低于存储器单元的信息存储电容器C的位置上。在n沟型MISFET Qn的源区和漏区上形成的连接孔23、24以及在p沟型MISFET Qp的源区和漏区上形成的连接孔25、26的纵横比可做得较小。这样，可改善连接孔内的互连的连接可靠性。
(5)鉴于上述的(1)和(3)，存储器阵列MARY的互连层可减少一层，周边电路的互连层也可减少一层。故制造DRAM的步骤在数目方面可减少，成品率可提高，制造成本可降低。
(实施例2)
在按照本实施例的制造DRAM的方法中，周边电路的互连与形成存储器单元选择MISFET Qt的栅电极8A(字线WL)、周边电路的n沟型MISFET Qn的栅电极8B和p沟型MRSFET Qp的栅电极8C的步骤同时形成。周边电路的互连也与形成位线BL1、BL2的步骤同时形成。
对于这种如图28中示出的DRAM的制造，以与实施例1相同的方式在半导体衬底的主表面上形成场氧化膜4、p型阱2、n型阱3、p型沟道中止层5和n型沟道中止层6。在被场氧化膜4包围的p型阱2和n型阱3的各个有源区上形成栅氧化膜，接着形成存储器单元选择MISFETQt的栅电极8A(字线WL)、n沟型MISFET Qn的栅电极8B、p沟型MISFET Qp的栅电极8C和第一互连层8D。栅电极8A(字线WL)、栅电极8B、8C和第一互连层8D由与实施例1的栅电极8A(字线WL)、栅电极8B、8C相同的低阻导体膜来形成，其薄层电阻等于或小于2Ω/□。
如图29所示，将n型杂质(P)离子注入到p型阱2以形成存储器单元选择MISFET Qt的n型半导体区9和n沟型MISFET Qn的n-型半导体区12，两者分别对于栅电极8A、8B进行自对准。在相对于栅电极8C进行自对准的情况下将p型杂质(B)离子注入到n型阱3以形成p沟型MISFET Qp的p-型半导体区14。
如图30所示，在存储器单元选择MISFET Qt的栅电极8A(字线WL)、n沟型MISFET Qn的栅电极8B、p沟型MISFET Qp的栅电极8C的各个侧壁和互连8D上形成氮化硅侧壁隔离层11后，在相对于侧壁隔离层11进行自对准的情况下将n型杂质(P)离子注入到周边电路的p型阱以形成n沟型MISFET Qn的n+型半导体区13。在相对于侧壁隔离层11进行自对准的情况下将p型杂质(B)离子注入n型阱3以形成p沟型MISFET Qp的p+型半导体区15。
如图31所示，在存储器单元选择MISFET Qt的栅电极8A(字线WL)、n沟型MISFET Qn的栅电极8B、p沟型MISFET Qp的栅电极8C和互连8D上淀积硅氧化物膜17和BPSG膜18。其后，分别在存储器单元选择MISFET Qt的源区和漏区(n型半导体区9，9)上形成连接孔21、22。分别在连接孔21、22中埋置多晶硅栓。该栓20可用与参照图11和12所说明的方式相同的方式来形成。
如图32所示，在BPSG膜18上淀积硅氧化物膜19，接着通过穿过光致抗蚀剂掩模的刻蚀除去在连接孔21上的硅氧化物膜19。然后，有选择地穿过光致抗蚀剂掩模刻蚀硅氧化物膜19、BPSG膜18、硅氧化物膜17和栅氧化膜7，由此形成在n沟型MISFET Qn的源区和漏区的一个上的连接孔23和在另一个区上的连接孔24。与此同时，在p沟型MISFET Qp的源区和漏区的一个上形成连接孔25和与在互连8D上的连接孔46一起在另一个区上形成连接孔26。这个步骤类似于以上参照图13至15所说明的步骤。
如图33所示，在露出于连接孔23、24的底部的n沟型MISFET Qn的n+型半导体区13的表面上和在露出于连接孔25、26的底部的p沟型MISFET Qp的p+型半导体区15的表面上形成硅化钛层。在存储器阵列MARY的硅氧化物膜19上形成位线BL1、BL2，在周边电路的硅氧化物膜19上形成第二层互连30A、30B。将互连30B经由连接孔46电连接到第一互连层8D。位线BL1、BL2和互连30A、30B各由如实施例1的位线BL1、BL2和互连30A、30B的低阻导体膜形成，其薄层电阻等于或小于2Ω/□。该形成步骤类似于参照图16所说明的步骤。
虽然在图33中未详细示出，以与实施例1相同的方式形成在位线BL1、BL2上形成的信息存储电容器C，接着形成Y选择线和周边电路的第三互连线。
按照本实施例的制造方法，周边电路的第一互连层8D与存储器单元选择MISFET Qt的栅电极8A(字线WL)、n沟型MISFET Qn的栅电极8B和p沟型MISFET Qp的栅电极8C的形成同时形成。周边电路的第二互连层30A、30B在形成位线BL1、BL2的步骤中同时形成。周边电路的第三互连层与Y选择线的形成同时形成。因此，可通过减少两个步骤来形成周边电路的互连，这导致DRAM的制造步骤的数目的减少，成品率提高，制造成本降低。
(实施例3)
在按照本实施例的制造DRAM的方法中，对由p-型单晶构成的半导体衬底1进行热氧化以在其表面形成薄的硅氧化物膜50。按照CVD法在硅氧化物膜50上淀积氮化硅膜51，接着穿过光致抗蚀剂掩模有选择地刻蚀氮化硅51以除去在图34中示出的元件隔离区内的氮化硅膜51。
如图35所示，用氮化硅膜51作为掩模刻蚀在元件隔离区处的半导体衬底1以形成浅槽52，接着进行半导体衬底1的热氧化以在槽52的内壁上形成硅氧化物膜53。
如图36所示，将硅氧化物膜54在各个浅槽52中填满。为了在各个槽52内充填硅氧化物膜54，用CVD法在半导体衬底1上淀积硅氧化物膜54，接着按照化学机械抛光(CMP)法抛光硅氧化物膜54。其后，通过刻蚀除去留在半导体衬底1上的氮化硅膜51。
使p型杂质(B)离子注入到半导体衬底1的待形成存储器单元的区域和待形成周边电路的n沟型MISFET的区域，由此形成p型阱2。使n型杂质(P)离子注入到半导体衬底1的待形成周边电路的p沟型MISFET的区域，由此形成n型阱3。当进行离子注入使得n型杂质和p型杂质的分布峰基本上与浅槽52的深度重合时，p型阱2可起到p型沟道中止层的作用，n型阱3可起到n型沟道中止层的作用。
如图38所示，对被浅槽52包围的p型阱2和n型阱3的有源区进行热氧化以形成栅氧化膜7。其后的步骤与实施例1相同。
按照本发明的这个实施例，p型阱2起到p型沟道中止层的作用，n型阱3起到n型沟道中止层的作用，这使得形成p型沟道中止层的离子注入步骤和形成n型沟道中止层的离子注入步骤变得不再必要。这样，可减少制造DRAM的步骤数目。
按照本实施例的方法，借助于在半导体衬底1中形成的浅槽将元件彼此分离开，使得DRAM在尺寸方面可做得更微细。由于在元件隔离区和有源区之间没有台阶，可避免下述问题：使在半导体衬底1上淀积的诸如栅电极的导体膜在有台阶的部分变得较薄。应注意，在实施例3中提出的元件隔离法可应用于本发明的所有实施例。
(实施例4)
按照本发明的该实施例的制造DRAM的方法包括在形成存储器单元的信息存储电容器C的存储电极(下电极)的步骤中同时形成周边电路的互连。
对于这种如图39中示出的DRAM的制造，以与实施例1相同的方式在半导体衬底1的主表面上形成存储器单元选择MISFET Qt的栅电极8A(字线WL)、周边电路的n沟型MISFET Qn的栅电极8B和p沟型MISFET Qp的栅电极8C。栅电极8A(字线WL)和栅电极8B、8C由类似于实施例1的栅电极8A(字线WL)和栅电极8B、8C的低阻导体膜形成，它们的薄层电阻等于或小于2Ω/□。
如图40所示，在存储器单元选择MISFET Qt的栅电极8A(字线WL)、n沟型MISFET Qn的栅电极8B和p沟型MISFET Qp的栅电极8C上淀积硅氧化物膜17和BPSG膜18。其后，穿过多晶硅膜28的掩模刻蚀BPSG膜18、硅氧化物膜17和栅氧化膜7以在存储器单元选择MISFET Qt的源区和漏区(即，n型半导体区9，9)上形成连接孔21、22。与此同时，在周边电路的n沟型MISFET Qn的源区(即，一个n+半导体区13)的一个上形成连接孔23，在其后的步骤中，将位线(BL2)连接到该周边电路。
如图41所示，分别在连接孔21、22、23内埋置多晶硅栓20。其后，如图42所示，在存储器阵列MARY的硅氧化物膜19上形成位线BL1、BL2。该位线BL1、BL2由类似于实施例1的位线BL1、BL2的低阻导体膜形成，它们的薄层电阻等于或小于2Ω/□。
如图43所示，对用CVD法淀积的氮化硅膜进行各向异性的刻蚀以在位线BL1、BL2的侧壁上形成侧壁隔离层29，接着在位线BL1、BL2上旋转涂敷SOG膜31，然后用CVD法淀积硅氧化物膜32。
如图44所示，使用光致抗蚀剂掩模刻蚀硅氧化物膜32和SOG膜31，在已形成于存储器单元选择MISFET Qt的源区和漏区(即，n型半导体区9)的另一个上的连接孔22之上形成连接孔37。与此同时，刻蚀周边电路的硅氧化物膜32、SOG膜31、BPSG膜18、硅氧化物17和栅氧化膜7使之形成连接孔24，以及在p沟型MISFET Qp的源区和漏区的一个(即，p+型半导体区15)上形成的连接孔25和在另一区(即，p+型半导体区15)上形成的连接孔26。
如图45所示，在连接孔37、24、25和26中充填由TiN膜和W膜的组合膜构成的栓47。在图46中示出的连接孔37上形成信息存储电容器C的存储电极33。与此同时，形成周边电路的第一互连层33A，33B。存储电极33和互连33A、33B分别由类似于实施例1的存储电极33的低阻导体膜来形成。
如图47所示，在存储电极33上形成电容绝缘膜34和平板电极35，以形成信息存储电容器C。如图48所示，按照CVD法在信息存储电容器C上淀积硅氧化物膜38，接着在膜38上旋转涂敷SOG膜39和再用CVD法淀积硅氧化物膜40。其后，使用光致抗蚀剂掩模对信息存储电容器C的平板电极35上的绝缘膜(即，硅氧化物膜40、SOG膜39和硅氧化物38)进行刻蚀以形成连接孔42。同时，对在周边电路的第一互连层33B上的绝缘膜(即，硅氧化物膜40、SOG膜39和硅氧化物38)进行刻蚀以形成连接孔43。将钨栓44如示出那样分别充填到连接孔42、43内。
如图49所示，在硅氧化物40上形成Y选择线YS和周边电路的第二互连层41A、41B。该Y选择线YS和第二互连层41A、41B由如用于实施例1的Y选择线YS和第二互连层41A、41B的低阻导体膜构成，例如，由TiN膜、Al合金膜和TiN膜的组合膜或TiN膜和Cu膜的组合膜来构成。
按照上述方法，电容器C的存储电极33由其薄层电阻等于或小于2Ω/□的低阻导体膜来构成。故可与存储电极33的形成同时地形成周边电路的互连33A、33B。这样，就不需要形成周边电路的互连的附加步骤。
在本发明的该实施例中，虽然周边电路的第一互连层33A、33B与电容器C的存储电极的形成同时地形成，但如使用下述工序的话，可再减少形成周边电路的互连的一个步骤。更详细地说，周边电路的第一互连层与栅电极8A(字线WL)和栅电极8B、8C的形成同时地形成，周边电路的第二互连层与电容器C的存储电极的形成同时地形成，和周边电路的第三互连层与Y选择线YS的形成同时地形成。
(实施例5)
按照本发明的该实施例的制造DRAM的方法包括在形成存储器单元的信息存储电容器C的平板电极(上电极)的步骤中同时形成周边电路的互连。
对于这种如图50中示出的DRAM的制造，以与实施例1相同的方式形成存储器单元选择MISFET Qt、周边电路的n沟型MISFET Qn和p沟型MISFET Qp，接着在其上同时形成位线BL1、BL2和第一互连层30A、30B。再在位线BL1、BL2上形成信息存储电容器C的存储电极33。栅电极8A(字线WL)和栅电极8B、8C由如实施例1的栅电极8A(字线WL)和栅电极8B、8C的这种低阻导体膜形成，它们的薄层电阻等于或小于2Ω/□。
如图51所示，按照等离子CVD法在存储电极33上淀积氧化钽膜34，再用CVD法淀积TiN膜。如图52所示，然后通过穿过光致抗蚀剂掩模的刻蚀，形成这些膜的图形，从而形成在各个存储电极33上的电容绝缘膜34和平板电极35，由此形成信息存储电容器C。同时，也对周边电路的钽膜34A和TiN膜35A刻蚀图形以形成周边电路的第二互连层35B。
由于周边电路的第二互连层由双层膜构成，其中在绝缘的氧化钽膜34A上形成导电性的TiN膜35A。故该膜不能直接连接到周边电路的第一互连层(30B)。
如图53所示，以下述顺序，用CVD法在电容器C和互连35B上淀积硅氧化物膜38，接着旋转涂敷SOG膜39和再用CVD法在膜38上淀积硅氧化物膜40。使用光致抗蚀剂掩模对在电容器C的平板电极35上形成的绝缘膜(即，硅氧化物膜40、SOG膜39和硅氧化物膜38)进行刻蚀以形成连接孔42。同时，对在周边电路的互连35A上形成的绝缘膜(即，硅氧化物膜40、SOG膜39和硅氧化物膜38)进行刻蚀以形成连接孔48。此外，同时地刻蚀在周边电路的第一互连层30B上形成的绝缘膜(即，硅氧化物膜40、SOG膜39、硅氧化物膜38、硅氧化物膜32、SOG膜31和氮化硅膜27)以形成连接孔43。
如图54所示，将W栓44分别充填在连接孔42、43和48内，其后在硅氧化物膜40上形成Y选择线YS和周边电路的第三互连层41A、41B。将周边电路的第二互连层经由第三互连层41B电连接到第一互连层30B。
按照该制造方法，在形成位线BL1、BL2的步骤的期间内同时形成周边电路的第一互连层30A、30B。在形成电容器C的平板电极35的步骤的期间内形成周边电路的第二互连层35B，在形成Y选择线的步骤的期间内形成第三互连层。这样，可减少形成周边电路的互连的两个步骤。
在形成连接孔42、43和48的步骤中(图53)，在互连30B上形成的绝缘膜比在电容器C上和在互连35B上的绝缘膜厚很多。因此，在连接孔42的底部露出的平板电极35和在连接孔48的底部露出的互连35B被刻去的可能性很大。为了避免这一点，如图55中所示在互连30B之下设置不用作实际的栅电极的为了减少台阶差的虚设栅DWL。由此，连接孔的纵横比接近于连接孔42、48的纵横比，故可防止刻去在连接孔42的底部的平板电极35和在连接孔48的底部的互连35B的不便。如图55所示，可在穿过连接孔49电连接到第三互连层41C的第二互连层35C之下形成不是实际上用作互连且电浮置的(electrically floating)虚设互连30C。该虚设互连30C与位线BL1、BL2和周边电路的第一互连层30A、30B的形成同时形成。如互连35C在连接孔49的底部被刻去，则下面的虚设互连30C起到刻蚀的中止层的作用。这样，连接孔49不能穿透到衬底。此外，如在虚设互连30C之下形成虚设栅DWL，则可更可靠地防止连接孔49穿透到衬底的不便。因此，由于互连35不能形成得这么厚，故在连接孔49之下或如在平面上观察的情况下围绕连接孔49的状态下形成上面提出的这种虚设互连30C和/或虚设栅DWL是有效的。
(实施例6)
按照该实施例的制造DRAM的方法包括在形成位线BL1、BL2的步骤中和形成信息存储电容器C的平板电极的步骤中同时形成周边电路的互连，这与实施例5相同。
为制造DRAM，以与实施例5相同的方式形成存储器单元选择MISFETQt、n沟型MISFET Qn和p沟型MISFET Qp，接着在其上形成位线BL1、BL2(图50)。在形成位线时，如图56所示同时形成周边电路的第一互连层30D至30G。位线BL1、BL2和互连30D至30G由如以上已提出的这种低阻导体膜来形成，它们的薄层电阻等于或小于2Ω/□。
如图57所示，分别在图56中示出的周边电路的第一互连层30D至30G上形成周边电路的第二互连层35C至35F。该互连层35C至35F是与信息存储电容器C的电容绝缘膜34和平板电极35的形成同时形成的，它们的薄层电阻等于或小于2Ω/□。互连35C位于第一互连层30D的正上方，和互连35D位于第一互连层30E的正上方。互连35E形成于第一互连层30F的正上方，和互连35F形成于第一互连层30G的正上方。
如图58所示，按照CVD法在互连35C至35F上淀积硅氧化物膜38，接着在其上旋转涂敷SOG膜39和再用CVD法淀积硅氧化物膜40。其后，如图59所示，使用光致抗蚀剂掩模有选择地对在周边电路的第一互连层30D至30G和第二互连层35C至35F上形成的绝缘膜进行刻蚀。其结果是，同时形成穿过第二互连层35C到达第一互连层30D的连接孔56，穿过第二互连层35D到达第一互连层30E的连接孔57，穿过第二互连层35E到达第一互连层30F的连接孔58和穿过第二互连层35F到达第一互连层30G的连接孔59。在该刻蚀工序中，对于所有的连接孔56至59，待刻蚀的材料的类型和膜厚基本上相同，既不会使未刻蚀的残余物留在连接孔56至59的任一个的内部，又不会使第一互连层30D至30G被过分地刻去。
如图60所示，在每个连接孔56至59中埋置钨栓44。在图61中示出的硅氧化物膜40上形成周边电路的第三互连层41D至41G。在图61的左侧的结构是在第一互连层30D和第二互连层35C之间的连接结构。在该结构中，将第二互连层35C经由在连接孔56中形成的栓44电连接到第一互连层30D。在这种情况下，第三互连层41D是虚设互连，它实际上不使用，而是起到一种在第二互连层35C上覆盖连接孔56的表面的顶盖的作用。更详细地说，当对第三互连层刻蚀图形时，第三互连层41D保护栓44不受到刻蚀。在这个意义上，该层41D应在一个平面上完全地覆盖连接孔56。
在从图61的左侧观察的第二结构是在第一互连层30E、第二互连层35D和第三互连层41E之间的连接结构。在该结构中，第三互连层41E、第二互连层35D和第一互连层30E经由在连接孔57上形成的栓44互相电连接。第三互连层41F经由在连接孔58中形成的栓44电连接到第一互连层30F。在这种情况下，第二互连层35E是实际上不用作互连的虚设互连。第三互连层41G经由在连接孔59中形成的栓30G电连接到第二互连层35F。在这种情况下，第一互连层30G是实际上不用作互连的虚设互连。这些虚设互连41D、35E和30G是在除了连接孔56、58、59之外的区域内不连接到其他互连的那些互连。当然，栓44可由任何导体材料制成。
图62是示出周边电路的第一至第三互连的连接例的平面图。在该图中，互连41H、41I是构成电源线的第三互连层，互连41J、41K是构成信号线的第三互连层。所有互连都通过从与Y选择线YS相同的层开始图形刻蚀来形成。互连35G、35H是构成信号线的第二互连层和通过从与信息存储电容器C的平板电极35相同的层开始图形刻蚀来形成。互连30H至30K是第一互连层和通过从与位线BL1、BL2相同的层开始图形刻蚀来形成。
在该例中，第三虚设互连层41G在用于第二互连层35H和第一互连层30I之间的连接的连接孔60中形成。第二虚设互连层35I在用于第三互连层41I和第一互连层30H之间的连接的连接孔61中形成。第一虚设互连层30L在用于第三互连层41J和第二互连层35H之间的连接的连接孔62中形成。第三互连层41K、第二互连层35G和第一互连层30J经由连接孔63互相连接。应注意，连接孔60、61、62和63是这样形成的：它们在形成第三互连层之前到达第一互连层。
如从图61可清楚地看到的，按照本实施例的方法，通过一个步骤同时形成用于DRAM的周边电路的第二互连层和第一互连层之间的电连接的连接孔56，用于第三互连层、第二互连层和第一互连层之间的电连接的连接孔57，用于第三互连层和第一互连层之间的电连接的连接孔58和用于第三互连层和第二互连层之间的电连接的连接孔59。对于该刻蚀，待刻蚀的膜材料的类型和膜厚对所有连接孔应基本上相同。由此，可在基本上相同的条件下形成连接孔，这样就保证可改善周边电路的互连的连接可靠性。周边电路的第二互连35C至35F可与信息存储电容器C的存储电极(下电极)的形成同时地形成。
在本实施例的方法中，虽然周边电路的互连与电容器C的平板电极(上电极)的形成同时地形成，但也可同时形成电阻元件。
图63示出一个例子，该例子中，与平板电极和周边电路的第二互连的形成同时地形成去除有缺陷的位的冗余电路的熔断器35J。在该例中，将每个熔断器35J在其端部通过连接孔64与第三互连层41M电连接。在该连接孔的下部，形成第一虚设互连层30M以防止连接孔穿透衬底。
周边电路的电阻元件可与电容器C的存储电极(下电极)的形成同时地形成。在另一个方式下，电阻元件可与位线BL1、BL2的形成同时地形成。
(实施例7)
DRAM应用于在同一半导体衬底上形成诸如CPU的逻辑LSI和存储器LSI的单片微型计算机的RAM部分。图64中示出的单片微型计算机在RAM部分包括本发明的DRAM。如实施例5的DRAM那样，该DRAM通过与低阻位线的形成同时地形成第一互连层，与信息存储电容器的平板电极的形成同时地形成第二互连层和与Y选择线的形成同时地形成第三互连层。
当在单片微型计算机的RAM部分使用这种类型的DRAM时，单片微型计算机的制造工艺可得到简化，制造成本可降低，其原因是：诸如对于CPU单元和输入/输出(I/O)电路的第一互连层与位线BL的形成同时地形成，第二互连层M2与平板电极的形成同时地形成和第三互连层M3与Y选择线的形成同时地形成。
虽然以上已详细地描述了本发明的实施例，但本发明不限于这些实施例，在不偏离本发明的精神的前提下可进行各种变动和修正。
以下简要地总结这里揭示的典型实施例的特征和优点。
按照本发明，存储器阵列的互连和周边电路的互连在数目方面可减少，使得制造DRAM的步骤的数目可减少，成品率可提高，成本可降低。
因为按照本发明，栅电极(字线)在电阻方面可做得很小，故连接到给定数目的存储器单元的字驱动器和读出放大器在数目方面可减少。故可减小芯片尺寸，提高DRAM的集成度。
将连接周边电路的n沟型MISFET和p沟型MISFET的第一互连层和第二互连层配置在存储器单元的信息存储电容器之下。这样，在这些MISFET的源区和漏区上形成的连接孔的纵横比可做得很小，由此可改善周边电路的互连的连接可靠性。

Claims (34)

1.一种包括DRAM的半导体集成电路装置，该DRAM包含由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元，其中整体上兼有存储器单元选择MISFET的栅电极的字线的薄层电阻和连接到存储器单元选择MISFET的源区和漏区的一个上的位线的薄层电阻分别等于或小于2Ω/□。
2.按照权利要求1的半导体集成电路装置，其中整体上兼有存储器单元选择MISFET的栅电极的字线的薄层电阻和连接到存储器单元选择MISFET的源区和漏区的一个上的位线的薄层电阻分别等于或小于1Ω/□。
3.按照权利要求1的半导体集成电路装置，其中整体上兼有存储器单元选择MISFET的栅电极的字线由至少包括多晶硅膜和在该多晶硅膜上形成的金属膜或金属硅化膜的组合膜形成。
4.按照权利要求1的半导体集成电路装置，其中所述位线设置在存储器单元选择MISFET上方和所述信息存储电容器设置在位线上方。
5.按照权利要求1的半导体集成电路装置，其中所述位线由包括金属膜或金属硅化膜的组合膜构成。
6.按照权利要求1的半导体集成电路装置，其中在所述信息存储电容器上方形成的互连具有等于或小于所述位线的薄层电阻的薄层电阻。
7.按照权利要求1的半导体集成电路装置，其中所述DRAM的周边电路的给定的互连层设有在与整体上兼有所述存储器单元选择MISFET的栅电极的字线相同的步骤中形成的互连。
8.按照权利要求1的半导体集成电路装置，其中所述DRAM的周边电路的给定的互连层设有在与位线相同的步骤中形成的互连。
9.按照权利要求1的半导体集成电路装置，其中所述DRAM的周边电路具有在与所述位线相同的步骤中形成的电阻器元件。
10.一种包括DRAM的半导体集成电路装置，该DRAM包括由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元，其中信息存储电容器具有其薄层电阻等于或小于2Ω/□的存储电极。
11.按照权利要求10的半导体集成电路装置，其中所述DRAM的周边电路给定的互连层设有在与所述信息存储电容器的存储电极相同的步骤中形成的互连。
12.按照权利要求10的半导体集成电路装置，其中所述DRAM的周边电路具有在与所述信息存储电容器的存储电极相同的步骤中形成的电阻器元件。
13.一种包括DRAM的半导体集成电路装置，该DRAM包括由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元，其中信息存储电容器具有其薄层电阻等于或小于2Ω/□的平板电极。
14.按照权利要求13的半导体集成电路装置，其中所述DRAM的周边电路给定的互连层设有在与所述信息存储电容器的平板电极相同的步骤中形成的互连。
15.按照权利要求13的半导体集成电路装置，其中所述DRAM的周边电路具有在与所述信息存储电容器的平板电极相同的步骤中形成的电阻器元件。
16.一种制造包括DRAM的半导体集成电路装置的方法，该DRAM包括由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元，该方法包括下述步骤：
(a)形成整体上构成为具有在半导体衬底上形成的用于存储器单元选择的MISFET的栅电极的字线，其中该栅电极具有等于或小于2Ω/□的薄层电阻；以及
(b)在用于存储器单元选择的MISFET的栅电极和连接到其上的字线上形成连接到用于存储器单元选择的MISFET的源区和漏区的一个的位线，该位线具有等于或小于2Ω/□的薄层电阻。
17.按照权利要求16的方法，其中在该位线上形成具有存储电极和平板电极的信息存储电容器，所述存储电极和平板电极的至少一个具有等于或小于2Ω/□的薄层电阻。
18.按照权利要求17的方法，还包括在信息存储电容器上形成其薄层电阻等于和小于所述位线的薄层电阻的互连的步骤。
19.按照权利要求16的方法，其中周边电路的第一互连层在步骤(a)或(b)中形成。
20.按照权利要求19的方法，其中在形成信息存储电容器的存储电极或平板电极的步骤期间形成第二互连层。
21.按照权利要求20的方法，其中在形成组合于所述信息存储电容器的平板电极上的互连和Y选择线的步骤期间在所述信息存储电容器上形成周边电路的第三互连层。
22.按照权利要求21的方法，还包括在连接第三互连层和第二互连层的第一连接孔、连接第三互连层和第一互连层的第二连接孔、连接第二互连层和第一互连层的第三连接孔和连接第三互连层、第二互连层和第一互连层的第四连接孔中同时形成至少两个连接孔的步骤，其中该至少两个连接孔在用于将第三互连层和第二互连层互相绝缘的一层绝缘膜中形成。
23.按照权利要求22的方法，其中将一个在与第一互连层相同的步骤中形成的虚设互连配置在连接第三互连层和第二互连层的第一连接孔之下。
24.按照权利要求22的方法，其中将一个在与第二互连层相同的步骤中形成的虚设互连配置在连接第三互连层和所述第一互连层的所述第二连接孔的通路上。
25.按照权利要求22的方法，其中将一个在与第三互连层相同的步骤中形成的虚设互连配置在连接第二互连层和第一互连层的上述连接孔之下。
26.一种制造半导体集成电路装置的方法，该方法中在同一半导体衬底上形成具有由用于存储器单元选择的MISFET和在该MISFET上形成的信息存储电容器构成的存储器单元的DRAM和逻辑LSI，其中该MISFET的栅电极和连接于其上的字线的薄层电阻和位线的薄层电阻分别等于或小于2Ω/□，而且在与该MISFET的栅电极和连接于其上的字线或位线相同的步骤中形成逻辑LSI的给定的互连。
27.按照权利要求26的方法，其中在该位线上方形成具有存储电极和平板电极的信息存储电容器，上述存储电极和平板电极的至少一个具有等于或小于2Ω/□的薄层电阻，以及在形成存储电极或平板电极的步骤中同时形成逻辑LSI的给定的互连。
28.一种制造半导体集成电路装置的方法，该方法包括以下步骤：
提供在其主表面上具有第一和第二部分的半导体衬底；
在第一和第二部分上淀积第一导体层，对第一导体层刻蚀图形以在第一部分上形成第一互连和在第二部分上形成第二互连；
在半导体衬底上形成第一绝缘膜以覆盖第一和第二互连；
在第一和第二部分上淀积第二导体层，对第二导体层刻蚀图形以在第一部分上形成叠加在第一互连上的第三互连和在第二部分上形成叠加在第二互连上的第四互连；
在半导体衬底上形成第二绝缘膜以覆盖第三和第四互连；
在第一和第三互连叠加的第一部分内形成第一连接孔使得第一互连经由第二绝缘膜、第三互连和第一绝缘膜在其表面上露出，也在第二和第四互连叠加的第二部分内形成第二连接孔使得第二互连经由第二绝缘膜、第四互连和第一绝缘膜在其表面上露出；
充填第三导体层于第一和第二连接孔内；以及
在第一和第二部分上淀积第四导体层，对第四导体层刻蚀图形以形成第一部分内覆盖第一连接孔的第五互连和第二部分内覆盖第二连接孔的第六互连，其中在第一连接层中的第三导体层电连接第一、第三和第五互连和在第二连接孔中的第三导体层电连接第二第四互连，其中第六互连在刻蚀第四导体层的图形时保护第二连接孔内的第三导体层。
29.一种制造半导体集成电路装置的方法，该方法包括以下步骤：
提供在其主表面上具有第一和第二部分的半导体衬底；
在第一和第二部分上淀积第一导体层，对第一导体层刻蚀图形以在第一部分上形成第一互连和在第二部分上形成第二互连；
在半导体衬底上形成第一绝缘膜以覆盖第一和第二互连；
在第一和第二部分上淀积第二导体层，对第二导体层刻蚀图形以在第一部分上形成叠加在第一互连上的第三互连和在第二部分上形成叠加在第二互连上的第四互连；
在半导体衬底上形成第二绝缘膜以覆盖第三和第四互连；
在第一和第三互连叠加的第一部分内形成第一连接孔，使得第一互连经由第二绝缘膜、第三互连和第一绝缘膜在其表面上露出，也在第二和第四互连叠加的第二部分内形成第二连接孔，使得第二互连经由第二绝缘膜、第四互连和第一绝缘膜在其表面上露出；
充填第三导体层于第一和第二连接孔内；以及
在第一和第二部分上淀积第四导体层，对第四导体层刻蚀图形以形成第一部分内覆盖第一连接孔的第五互连和第二部分内覆盖第二连接孔的第六互连，其中在第一连接层中的第三导体层电连接第一、第三和第五互连和在第二连接孔中的第三导体层电连接第二和第四互连。
30.一种制造半导体集成电路装置的方法，该方法包括以下步骤：
提供在其主表面上具有第一和第二部分的半导体衬底；
在第一和第二部分上淀积第一导体层，对第一导体层刻蚀图形以在第一部分上形成第一互连和在第二部分上形成第二互连；
在半导体衬底上形成第一绝缘膜以覆盖第一和第二互连；
在第一和第二部分上淀积第二导体层，对第二导体层刻蚀图形以便在第一部分上形成叠加在第一互连上的第三互连和在第二部分上形成叠加在第二互连上的第四互连；
在半导体衬底上形成第二绝缘膜以覆盖第三和第四互连；
在第一部分内形成第一连接孔，使得第二互连在其表面上露出，也在第二部分内形成第二连接孔，使得第二互连在其表面上露出；
在第一和第三互连叠加的第一部分内形成第一连接孔，使得第一互连经由第二绝缘膜、第三互连和第一绝缘膜在其表面上露出，也在第二和第四互连叠加的第二部分内形成第二连接孔，使得第二互连经由第二绝缘膜、第四互连和第一绝缘膜在其表面上露出；
充填第三导体层于第一和第二连接孔内；以及
在第一和第二部分上淀积第四导体层，对第四导体层刻蚀图形以形成第一部分内覆盖第一连接孔的第五互连和第二部分内覆盖第二连接孔的第六互连，其中在第一连接孔中的第三导体层电连接第一、第三和第五互连和在第二连接孔中的第三导体层电连接第二和第四互连。
31.一种制造半导体集成电路装置的方法，该方法包括以下步骤：
提供在其主表面上具有第一和第二部分的半导体衬底；
在第一和第二部分上淀积第一导体层，对第一导体层刻蚀图形以在第一部分上形成第一互连和在第二部分上形成第二互连；
在半导体衬底上形成第一绝缘膜以覆盖第一和第二互连；
在第一和第二部分上淀积第二导体层，对第二导体层刻蚀图形以便形成叠加在第一部分上的第一互连上的第三互连；
在半导体衬底上形成第二绝缘膜以覆盖第三互连；
在第一部分内形成第一连接孔，使得第二互连在其表面上露出，也在第二部分内形成第二连接孔，使得第二互连在其表面上露出；
在第一和第二部分上淀积第三导体层，对第三导体层刻蚀图形以形成第一部分内覆盖第一连接孔的第四互连和第二部分内覆盖第二连接孔的第五互连，其中在一个平面上将第一互连叠加于第一连接孔。
32.按照权利要求31的方法，其中在形成第三导电层之前形成用于充填第一和第二连接孔的第四导电层。
33.一种制造半导体集成电路装置的方法，该装置包括多个包含以串联方式连接的用于存储器单元选择的MISFET和信息存储电容器的存储器单元、多个连接到存储器单元的和具有互相平行延伸的多个字线和多个位线的存储器单元阵列和位于多个存储器单元阵列之间的周边电路，该方法包括下述步骤：
提供具有形成存储器单元阵列的第一部分和形成周边电路的第二部分的半导体衬底；
在半导体衬底上形成第一导体层，对第一导体层刻蚀图形以形成多个第一互连，以形成在第一部分内的位线和在第二部分内的第二和第三互连；
在第一、第二和第三互连上形成第一绝缘膜；
在第一绝缘膜上形成第二导体层和对第二导体层刻蚀图形以对每个存储器单元独立地形成每个信息存储电容器的电极中的一个；
在信息存储电容器的一个电极上形成第三导体层，对第三导体层刻蚀图形以形成在第一部分内的多个存储器单元所共用的信息存储电容器的另一个电极和在第二部分内的第二互连上的第四互连；
在信息存储电容器的另一个电极和第四互连上形成第二绝缘膜；
在第二部分内形成第一连接孔，使得第四互连于第二绝缘膜内在其表面上露出，和形成第二连接孔，使得第三互连于第二绝缘膜内在其表面上露出，其中第二互连位于第一连接孔之下。
34.按照权利要求33的方法，其中将所述信息存储电容器的另一个电极做得比所述信息存储电容器的一个电极厚。
CNB97102023XA 1996-01-12 1997-01-10 半导体集成电路装置及其制造方法 Expired - Lifetime CN1307721C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP364896 1996-01-12
JP003648/96 1996-01-12

Publications (2)

Publication Number Publication Date
CN1162845A true CN1162845A (zh) 1997-10-22
CN1307721C CN1307721C (zh) 2007-03-28

Family

ID=11563307

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB97102023XA Expired - Lifetime CN1307721C (zh) 1996-01-12 1997-01-10 半导体集成电路装置及其制造方法

Country Status (6)

Country Link
US (3) US6150689A (zh)
KR (1) KR100420250B1 (zh)
CN (1) CN1307721C (zh)
MY (1) MY124093A (zh)
SG (1) SG54456A1 (zh)
TW (1) TW326570B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7427564B2 (en) 2005-11-28 2008-09-23 Hynix Semiconductor Inc. Method for forming storage node contact plug in semiconductor device
CN104112713A (zh) * 2013-04-22 2014-10-22 华邦电子股份有限公司 存储器结构及其制造方法与半导体元件
CN112117276A (zh) * 2019-06-21 2020-12-22 三星电子株式会社 半导体装置
CN116801622A (zh) * 2018-09-11 2023-09-22 长鑫存储技术有限公司 半导体器件及其制备方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744091B1 (en) * 1995-01-31 2004-06-01 Fujitsu Limited Semiconductor storage device with self-aligned opening and method for fabricating the same
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
US6255685B1 (en) * 1996-11-22 2001-07-03 Sony Corporation Semiconductor device and method of manufacturing the same
KR100295240B1 (ko) * 1997-04-24 2001-11-30 마찌다 가쯔히꼬 반도체장치
US6838320B2 (en) * 2000-08-02 2005-01-04 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device
TW408433B (en) * 1997-06-30 2000-10-11 Hitachi Ltd Method for fabricating semiconductor integrated circuit
JP3919921B2 (ja) * 1997-09-26 2007-05-30 三菱電機株式会社 半導体装置
US6329681B1 (en) 1997-12-18 2001-12-11 Yoshitaka Nakamura Semiconductor integrated circuit device and method of manufacturing the same
JP3599548B2 (ja) * 1997-12-18 2004-12-08 株式会社日立製作所 半導体集積回路装置の製造方法
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
JP3499752B2 (ja) * 1998-08-20 2004-02-23 富士通株式会社 半導体装置及びその製造方法
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
KR100319623B1 (ko) * 1999-05-18 2002-01-05 김영환 디램 셀 어레이 및 그 제조방법
JP3911585B2 (ja) * 1999-05-18 2007-05-09 富士通株式会社 半導体装置およびその製造方法
JP3250664B2 (ja) * 1999-05-25 2002-01-28 日本電気株式会社 半導体記憶素子の製造方法
JP2001044386A (ja) * 1999-07-27 2001-02-16 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
JP2001102450A (ja) * 1999-10-01 2001-04-13 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
US6611010B2 (en) * 1999-12-03 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device
JP2001223268A (ja) * 2000-02-07 2001-08-17 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001244436A (ja) * 2000-03-01 2001-09-07 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6420250B1 (en) * 2000-03-03 2002-07-16 Micron Technology, Inc. Methods of forming portions of transistor structures, methods of forming array peripheral circuitry, and structures comprising transistor gates
KR100364798B1 (ko) * 2000-04-03 2002-12-16 주식회사 하이닉스반도체 반도체 메모리 장치 제조 방법
KR100390952B1 (ko) * 2000-06-28 2003-07-10 주식회사 하이닉스반도체 커패시터 제조 방법
US6555450B2 (en) * 2000-10-04 2003-04-29 Samsung Electronics Co., Ltd. Contact forming method for semiconductor device
KR100386109B1 (ko) * 2000-11-08 2003-06-02 삼성전자주식회사 2단 메탈콘택구조를 가진 반도체 메모리 장치 및 그제조방법
JP4053232B2 (ja) * 2000-11-20 2008-02-27 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100346841B1 (ko) * 2000-11-23 2002-08-03 삼성전자 주식회사 저항 소자를 구비하는 반도체 집적 회로 및 그의 제조 방법
US6545339B2 (en) * 2001-01-12 2003-04-08 International Business Machines Corporation Semiconductor device incorporating elements formed of refractory metal-silicon-nitrogen and method for fabrication
JP2003007854A (ja) * 2001-06-22 2003-01-10 Nec Corp 半導体記憶装置及びその製造方法
JPWO2003052829A1 (ja) * 2001-12-14 2005-04-28 株式会社日立製作所 半導体装置及びその製造方法
US7126200B2 (en) * 2003-02-18 2006-10-24 Micron Technology, Inc. Integrated circuits with contemporaneously formed array electrodes and logic interconnects
JP4658486B2 (ja) * 2003-06-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置とその製造方法
KR100705937B1 (ko) * 2003-12-19 2007-04-11 에스티마이크로일렉트로닉스 엔.브이. 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치
US20050167733A1 (en) * 2004-02-02 2005-08-04 Advanced Micro Devices, Inc. Memory device and method of manufacture
US7279379B2 (en) * 2004-04-26 2007-10-09 Micron Technology, Inc. Methods of forming memory arrays; and methods of forming contacts to bitlines
US9236383B2 (en) * 2004-04-27 2016-01-12 Micron Technology, Inc. Method and apparatus for fabricating a memory device with a dielectric etch stop layer
US7605033B2 (en) * 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
KR100607193B1 (ko) * 2004-12-24 2006-08-01 삼성전자주식회사 게이트 패턴의 상부에 적어도 하나의 저항 패턴을 갖는플레시 메모리들 및 그 형성방법들
KR100652409B1 (ko) * 2005-05-06 2006-12-01 삼성전자주식회사 콘택이 구비된 반도체소자 및 그 제조방법
WO2007004295A1 (ja) * 2005-07-05 2007-01-11 Fujitsu Limited 半導体装置及びその製造方法
JP2007103620A (ja) * 2005-10-04 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびにその配線装置
KR100875654B1 (ko) * 2006-09-28 2008-12-26 주식회사 하이닉스반도체 반도체 소자의 스토리지노드콘택 형성 방법
US7745876B2 (en) * 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
KR100880323B1 (ko) * 2007-05-11 2009-01-28 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7742332B2 (en) * 2007-08-21 2010-06-22 Elpida Memory, Inc. Phase-change random access memory device and semiconductor memory device
US20100155858A1 (en) * 2007-09-04 2010-06-24 Yuan-Feng Chen Asymmetric extension device
US20090057784A1 (en) * 2007-09-04 2009-03-05 Applied Intellectual Propersties Co., Ltd. Extension tailored device
US7851356B2 (en) * 2007-09-28 2010-12-14 Qimonda Ag Integrated circuit and methods of manufacturing the same
KR20090036698A (ko) * 2007-10-10 2009-04-15 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2009253249A (ja) * 2008-04-11 2009-10-29 Elpida Memory Inc 半導体装置、その製造方法、及び、データ処理システム
US8294188B2 (en) * 2008-10-16 2012-10-23 Qimonda Ag 4 F2 memory cell array
US7759704B2 (en) * 2008-10-16 2010-07-20 Qimonda Ag Memory cell array comprising wiggled bit lines
KR101110557B1 (ko) * 2009-09-08 2012-01-31 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
FR2955419B1 (fr) * 2010-01-21 2012-07-13 St Microelectronics Crolles 2 Dispositif integre de memoire du type dram
KR101046275B1 (ko) * 2010-03-29 2011-07-04 주식회사 하이닉스반도체 파워 메쉬 구조를 갖는 반도체 메모리 장치
US8552486B2 (en) * 2011-01-17 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Forming metal-insulator-metal capacitors over a top metal layer
US8921947B1 (en) * 2013-06-10 2014-12-30 United Microelectronics Corp. Multi-metal gate semiconductor device having triple diameter metal opening
JP2015103708A (ja) * 2013-11-26 2015-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US12245423B2 (en) 2019-05-24 2025-03-04 Nanya Technology Corporation Semiconductor device with conductive cap layer over conductive plug and method for preparinging the same
US11114444B2 (en) * 2019-05-24 2021-09-07 Nanya Technology Corporation Semiconductor device with conductive cap layer over conductive plug and method for forming the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2559397B2 (ja) * 1987-03-16 1996-12-04 株式会社日立製作所 半導体集積回路装置及びその製造方法
CA1306072C (en) 1987-03-30 1992-08-04 John E. Cronin Refractory metal - titanium nitride conductive structures and processes for forming the same
US5264712A (en) * 1989-03-20 1993-11-23 Hitachi, Ltd. Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same
US5240505A (en) * 1989-08-03 1993-08-31 Mitsubishi Denki Kabushiki Kaisha Method of an apparatus for forming thin film for semiconductor device
JPH03188668A (ja) * 1989-12-18 1991-08-16 Mitsubishi Electric Corp 半導体記憶装置
KR100215338B1 (ko) * 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
JPH04342164A (ja) * 1991-05-20 1992-11-27 Hitachi Ltd 半導体集積回路装置の形成方法
US5204286A (en) * 1991-10-15 1993-04-20 Micron Technology, Inc. Method of making self-aligned contacts and vertical interconnects to integrated circuits
JP2903883B2 (ja) 1992-07-30 1999-06-14 日本電気株式会社 半導体装置の製造方法
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5439840A (en) * 1993-08-02 1995-08-08 Motorola, Inc. Method of forming a nonvolatile random access memory capacitor cell having a metal-oxide dielectric
KR100307602B1 (ko) * 1993-08-30 2001-12-15 가나이 쓰도무 반도체집적회로장치및그제조방법
JPH07106437A (ja) * 1993-10-01 1995-04-21 Hitachi Ltd 半導体記憶装置
JP2643870B2 (ja) * 1994-11-29 1997-08-20 日本電気株式会社 半導体記憶装置の製造方法
US5576579A (en) * 1995-01-12 1996-11-19 International Business Machines Corporation Tasin oxygen diffusion barrier in multilayer structures
US5793076A (en) * 1995-09-21 1998-08-11 Micron Technology, Inc. Scalable high dielectric constant capacitor
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7427564B2 (en) 2005-11-28 2008-09-23 Hynix Semiconductor Inc. Method for forming storage node contact plug in semiconductor device
CN104112713A (zh) * 2013-04-22 2014-10-22 华邦电子股份有限公司 存储器结构及其制造方法与半导体元件
CN104112713B (zh) * 2013-04-22 2017-10-20 华邦电子股份有限公司 存储器结构及其制造方法与半导体元件
CN116801622A (zh) * 2018-09-11 2023-09-22 长鑫存储技术有限公司 半导体器件及其制备方法
CN116801622B (zh) * 2018-09-11 2024-11-15 长鑫存储技术有限公司 半导体器件及其制备方法
CN112117276A (zh) * 2019-06-21 2020-12-22 三星电子株式会社 半导体装置

Also Published As

Publication number Publication date
SG54456A1 (en) 1998-11-16
MY124093A (en) 2006-06-30
KR100420250B1 (ko) 2004-04-17
US6150689A (en) 2000-11-21
TW326570B (en) 1998-02-11
US6924525B2 (en) 2005-08-02
KR970060452A (ko) 1997-08-12
US6635918B1 (en) 2003-10-21
CN1307721C (zh) 2007-03-28
US20040031980A1 (en) 2004-02-19

Similar Documents

Publication Publication Date Title
CN1162845A (zh) 半导体集成电路装置及其制造方法
CN1290194C (zh) 电容元件、半导体存储器及其制备方法
CN1158708C (zh) 半导体集成电路及其制造方法
CN1139129C (zh) 半导体集成电路器件及其制造方法
CN1220257C (zh) 半导体器件及其制造方法
JP4901105B2 (ja) 半導体装置の製造方法
CN1173394C (zh) 制造半导体集成电路器件的方法
US20010038115A1 (en) Semiconductor device having capacitive element structure and multilevel interconnection structure and method of fabricating the same
CN1294655C (zh) 半导体器件及其制造方法
CN1518112A (zh) 半导体器件及其制造方法
CN1202982A (zh) 半导体存储器及其制造方法
CN1426106A (zh) 半导体装置
CN1158710C (zh) 包括存储器件的半导体集成电路器件
CN1525553A (zh) 半导体装置的制造方法
JP2005183842A (ja) 半導体装置の製造方法
US7518173B2 (en) Semiconductor device having ferroelectric capacitor and its manufacture method
CN100343976C (zh) 铁电随机存取存储器的制作方法
CN1150624C (zh) 半导体集成电路器件及其制造方法
CN1536648A (zh) 存储器的制造方法和存储器
CN1240133C (zh) 半导体器件及其制造方法
CN1244155C (zh) 半导体器件及其制造方法
US6426255B1 (en) Process for making a semiconductor integrated circuit device having a dynamic random access memory
CN1208965A (zh) 有高介电常数的电介质和厚电极的电容器及其制造方法
CN1624924A (zh) 半导体器件的制造方法
CN1053296C (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: ELPIDA MEMORY INC.

Free format text: FORMER OWNER: HITACHI CO., LTD.

Effective date: 20061208

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20061208

Address after: Tokyo, Japan

Applicant after: Nihitatsu Memory Co., Ltd.

Address before: Tokyo, Japan

Applicant before: Hitachi Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130826

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130826

Address after: Luxemburg Luxemburg

Patentee after: ELPIDA MEMORY INC.

Address before: Tokyo, Japan

Patentee before: Nihitatsu Memory Co., Ltd.

CX01 Expiry of patent term

Granted publication date: 20070328

EXPY Termination of patent right or utility model