JP3686248B2 - 半導体集積回路装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、半導体基板の主面にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極、ソースおよびドレインを構成する一対の半導体領域によって構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレインの他方と電気的に接続されている。
【０００３】
上記のように、近年のＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタックド・キャパシタ構造を採用している。このスタックド・キャパシタ構造を採用したＤＲＡＭには、ビット線の下方に情報蓄積用容量素子を配置するキャパシタ・アンダー・ビットライン（Capacitor Under Bitline ；ＣＵＢ）構造のものと、ビット線の上方に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bitline；ＣＯＢ）構造のものとがある。前者については、特開平７−１９２７２３号公報、特開平８−２０４１４４号公報に記載があり、後者についでは、特開平７−１２２６５４号公報、特開平７−１０６４３７号公報に記載がある。
【０００４】
上記した２種のスタックド・キャパシタ構造のうち、ビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微細化に適している。これは、微細化された情報蓄積用容量素子の蓄積電荷量を増やそうとすると、その構造を立体化して表面積を増やす必要があるが、情報蓄積用容量素子の上部にビット線を配置するＣＵＢ構造の場合は、ビット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコンタクトホールのアスペクト比が極端に大きくなってしまうため、その開孔が困難になるからである。
【０００５】
また、６４Ｍbit （メガビット）あるいは２５６Ｍbit といった最近の大容量ＤＲＡＭは、情報蓄積用容量素子を立体化して表面積を増やすだけでは蓄積電荷量を確保することが困難になっており、容量素子の立体化と併せて容量絶縁膜をＴａ2 Ｏ5 （酸化タンタル）、（Ｂａ，Ｓｒ）ＴｉＯ3 （チタン酸バリウムストロンチウム；以下ＢＳＴと略す）、ＳｒＴｉＯ3 （チタン酸ストロンチウム；ＳＴＯと略す）といった高誘電体材料で構成することが検討されている。容量絶縁膜をこのような高誘電体材料で構成したＤＲＡＭについては、例えば特開平１−２２２４６９号公報、特開平７−６６３００号公報に記載がある。
【０００６】
さらに、上記した６４〜２５６Ｍbit ＤＲＡＭにおいては、チップサイズの増大に伴う信号遅延対策として、ワード線やビット線の材料に多結晶シリコン膜よりも低抵抗の金属材料を採用することや、ＭＩＳＦＥＴのソース、ドレインと配線とを接続するコンタクトホールの微細化に伴う抵抗増大を回避する対策として、高速動作が要求されるセンスアンプやワードドライバなどの周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面にＴｉＳｉ2 （チタンシリサイド）あるいはＣｏＳｉ2 （コバルトシリサイド）などの高融点金属シリサイド層を形成するシリサイデーション(Silicidation)技術を採用することも不可避になると考えられている。このシリサイデーション技術については、例えば特開平５−２１７９６号公報、特開平６−２９２４０号公報、特開平８−１８１２１２号に記載がある。
【０００７】
【発明が解決しようとする課題】
本発明者は、２５６Ｍbit およびそれ以降の世代に対応したＤＲＡＭの構造およびプロセスを開発中である。このＤＲＡＭは、チップサイズの増大に伴う信号遅延対策としてメモリセル選択用ＭＩＳＦＥＴのゲート電極（ワード線）と周辺回路のＭＩＳＦＥＴのゲート電極をＷ（タングステン）などの高融点金属を主体とする低抵抗材料で構成すると共に、拡散層と配線とのコンタクト抵抗を低減する対策として周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面に高融点金属シリサイド層を形成する。
【０００８】
また、このＤＲＡＭは、ビット線の信号遅延対策としてビット線をＷなどの高融点金属を主体とする低抵抗材料で構成すると共に、配線の形成工程を低減する対策としてビット線と周辺回路の第１層目の配線とを同一工程で同時に形成する。さらに、このＤＲＡＭは、情報蓄積用容量素子の蓄積電荷量を確保する対策としてビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造を採用して容量素子の立体化を容易にすると共に、容量絶縁膜をＴａ2 Ｏ5 （酸化タンタル）などの高誘電体材料で構成する。
【０００９】
ところが、本発明者が上記のようなＤＲＡＭの製造プロセスを検討したところ、ＭＩＳＦＥＴの上部に形成したビット線および周辺回路の第１層目の配線が、その後の情報蓄積用容量素子を形成する工程で行われる高温の熱処理によって絶縁膜表面から剥離する現象が見出された。
【００１０】
ここで、上記のようなＤＲＡＭを製造するプロセスの概略を簡単に説明すると、まず半導体基板の主面上に堆積した高融点金属を主体とする低抵抗材料をパターニングしてメモリセル選択用ＭＩＳＦＥＴのゲート電極（ワード線）と周辺回路のＭＩＳＦＥＴのゲート電極を形成した後、半導体基板に不純物をイオン打ち込みしてこれらのＭＩＳＦＥＴのソース、ドレインを形成する。
【００１１】
次に、これらのＭＩＳＦＥＴの上部を絶縁膜で覆った後、まずメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの上部の絶縁膜にコンタクトホールを形成し、続いてこのコンタクトホールの内部に多結晶シリコンのプラグを埋め込む。次に、周辺回路のＭＩＳＦＥＴのゲート電極およびソース、ドレインのそれぞれの上部の絶縁膜にコンタクトホールを形成した後、これらのコンタクトホールの内部を含む絶縁膜の上部にＴｉ膜あるいはＣｏ膜などの高融点金属膜を薄く堆積し、続いて半導体基板を熱処理してコンタクトホールの底部の基板（Ｓｉ）と高融点金属膜とを反応させることによって、コンタクトホールの底部に高融点金属シリサイド層を形成する。
【００１２】
次に、周辺回路のコンタクトホールの内部を含む絶縁膜の上部にＷなどの高融点金属膜を主体とする配線材料を堆積した後、この配線材料と絶縁膜の表面に残った未反応のＴｉ膜とをパターニングすることによって、絶縁膜の上部にビット線と周辺回路の第１層目の配線とを形成する。ビット線は、多結晶シリコンのプラグを埋め込んだ前記コンタクトホールを通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続される。また、周辺回路の第１層目の配線は、周辺回路の前記コンタクトホールを通じて周辺回路のＭＩＳＦＥＴのゲート電極またはソース、ドレインのいずれかと電気的に接続される。
【００１３】
次に、ビット線および周辺回路の第１層目の配線のそれぞれの上部を層間絶縁膜で覆い、続いてこの層間絶縁膜にメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と情報蓄積用容量素子とを接続するためのスルーホールを形成した後、このスルーホールの上部に堆積した多結晶シリコンなどの導電膜をパターニングして立体的な構造を有する情報蓄積用容量素子の下部電極を形成する。
【００１４】
次に、この下部電極の表面にＴａ2 Ｏ5 （酸化タンタル）などの高誘電体膜を堆積した後、高温の熱処理を行う。Ｔａ2 Ｏ5 あるいはＢＳＴ、ＳＴＯといった金属酸化物からなる高誘電体膜は、それらに共通の性質として、リーク電流を低減するために成膜後に酸素雰囲気中で８００℃程度の高温熱処理を行う必要がある。また、一旦高温熱処理を施した後は、膜質の劣化を防ぐために４５０℃程度以上の高温に晒さないようにする必要がある。
【００１５】
その後、高誘電体膜の上部にＴｉＮ膜などの導電膜を堆積した後、この導電膜とその下層の高誘電体膜とをパターニングして情報蓄積用容量素子の上部電極と容量絶縁膜とを形成する。
【００１６】
ところが、本発明者が上記のようなＤＲＡＭの製造プロセスを検討したところ、Ｔａ2 Ｏ5 膜の膜質を改善するための高温熱処理を行った際に、ビット線や周辺回路の第１層目の配線が絶縁膜表面から剥離する現象が見出された。これは、コンタクトホールの底部にＴｉシリサイド層を形成するために使用したＴｉ膜が酸化シリコンで構成された絶縁膜上に残っていると、Ｔｉ膜と酸化シリコンとの界面で剥離が生じるためであり、その理由としては、ＴｉがＳｉに比べて酸化物を形成し易いからであろうと考えられる。
【００１７】
高温熱処理によるＴｉ膜と酸化シリコン膜の剥離を防止する対策としては、Ｔｉ膜を熱処理してコンタクトホールの底部にＴｉシリサイド層を形成した後、絶縁膜の表面に残った未反応のＴｉ膜を酸性のエッチング液で除去する方法が考えられる。ところが、周辺回路のＭＩＳＦＥＴのソース、ドレインの上部の絶縁膜にコンタクトホールを形成する工程では、同時にＭＩＳＦＥＴのゲート電極の上部にもコンタクトホールを形成するため、Ｔｉシリサイド層の形成後に未反応のＴｉ膜をエッチング液で除去すると、ゲート電極の上部に形成されたコンタクトホール内にもエッチング液が浸入し、ゲート電極を構成する金属膜がエッチングされてしまう。従って、上記の対策は、酸性のエッチング液に耐性のある多結晶シリコン膜やポリサイド膜（多結晶シリコンと高融点金属シリサイドの積層膜）でゲート電極を構成した場合には有効であるが、金属を主体とした材料でゲート電極を構成した場合には適用することができない。
【００１８】
Ｔｉ膜と酸化シリコン膜の界面剥離を防止する他の対策として、Ｔｉ膜を熱処理してＴｉシリサイド層を形成した後（または形成する際）、窒素雰囲気中で熱処理を行うことによってＴｉ膜を酸化シリコン膜と密着性のよいＴｉＮ（チタンナイトライド）膜に置換する方法が考えられる。しかし、窒素雰囲気中での高温熱処理によって酸化シリコン膜上のＴｉ膜を完全にＴｉＮ膜に置換することは難しく、膜の表面は窒化されても酸化シリコン膜との界面までは完全に窒化されない。また、この高温熱処理を長時間行うことは、ＭＩＳＦＥＴのソース、ドレインに打ち込まれた不純物の拡散を助長することになり、浅接合の形成の障害となる。
【００１９】
本発明の目的は、情報蓄積用容量素子の容量絶縁膜を高誘電体材料で構成したＤＲＡＭにおいて、高誘電体材料の膜質を改善するために行う高温熱処理によって下層の配線が絶縁膜の表面から剥離する不良を防止する技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
（１）本発明の半導体集積回路装置は、半導体基板の主面上に形成された酸化シリコン系の第１絶縁膜の上部に、少なくともその一部が前記第１絶縁膜と接するように延在する配線が形成され、前記配線の上部に形成された第２絶縁膜の上部に、少なくともその一部が高誘電体膜で構成された容量絶縁膜を有する容量素子が形成されており、前記配線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる。
【００２３】
（２）本発明の半導体集積回路装置は、半導体基板の主面上の第１領域に、ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥＴを覆う酸化シリコン系の第１絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続され、かつ前記第１絶縁膜と接するように延在するビット線が形成され、前記ビット線の上部に形成された第２絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続され、かつ少なくともその一部が高誘電体膜で構成された容量絶縁膜を有する情報蓄積用容量素子が形成されたＤＲＡＭを有し、前記ビット線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる。
【００２４】
（３）本発明の半導体集積回路装置は、前記（２）において、前記高誘電体膜がＣＶＤ法で堆積した酸化タンタル膜である。
【００２５】
（４）本発明の半導体集積回路装置は、前記（２）において、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極を構成する導電膜の少なくとも一部が金属膜で構成されている。
【００２６】
（５）本発明の半導体集積回路装置は、前記（２）において、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路のＭＩＳＦＥＴが形成され、前記周辺回路のＭＩＳＦＥＴを覆う前記酸化シリコン系の第１絶縁膜の上部に、前記周辺回路のＭＩＳＦＥＴのゲート電極、ソースまたはドレインのいずれかと電気的に接続され、かつ前記第１絶縁膜と接するように延在する第１層目の配線が形成され、前記第１層目の配線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる。
【００２７】
（６）本発明の半導体集積回路装置は、前記（５）において、前記第１絶縁膜に開孔され、前記第１層目の配線と前記周辺回路のＭＩＳＦＥＴのソースまたはドレインとを電気的に接続するコンタクトホールの底部にチタンシリサイド層が形成されている。
【００２８】
（７）本発明の半導体集積回路装置は、前記（５）において、前記ビット線および前記第１層目の配線のそれぞれを構成する前記導電膜がタングステン膜である。
【００２９】
（８）本発明の半導体集積回路装置は、前記（５）において、前記第１層目の配線が前記コンタクトホールの内部に形成され、チタン膜とバリアメタル膜との積層膜、またはチタン膜とバリアメタル膜とタングステン膜との積層膜で構成されたプラグを介して前記周辺回路のＭＩＳＦＥＴのソースまたはドレインと電気的に接続されている。
【００３０】
（９）本発明の半導体集積回路装置は、前記（５）において、前記周辺回路のＭＩＳＦＥＴのゲート電極の少なくとも前記第１層目の配線と接する部分が金属膜で構成されている。
【００３１】
（１０）本発明の半導体集積回路装置は、前記（５）において、前記第１絶縁膜がスピンオングラス膜またはＣＶＤ法で堆積した酸化シリコン膜であることを特徴とする半導体集積回路装置。
【００３２】
（１１）本発明の半導体集積回路装置は、前記（５）において、前記ビット線の幅がフォトリソグラフィの解像限界で決まる最小寸法以下の寸法で構成されている。
【００３３】
（１２）本発明の半導体集積回路装置は、前記（５）において、前記情報蓄積用容量素子の上部に形成された酸化シリコン系の第３絶縁膜の上部に、前記第１層目の配線と電気的に接続された第２層目の配線が形成され、前記第２層目の配線を構成する導電膜は、少なくとも前記第３絶縁膜と界面を接する部分がチタン膜である。
【００３４】
（１３）本発明の半導体集積回路装置は、以下の工程を含んでいる。
【００３５】
（ａ）半導体基板の主面上に酸化シリコン系の第１絶縁膜を形成した後、前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、またはチタンを含む高融点金属の窒化物からなる導電膜を堆積する工程、
（ｂ）前記導電膜をパターニングすることによって、少なくともその一部が前記第１絶縁膜と接するように延在する配線を形成した後、前記配線の上部に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための熱処理を行う工程、
（ｄ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有する容量素子を形成する工程。
【００３６】
（１４）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
【００３７】
（ａ）半導体基板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを形成する工程、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部に酸化シリコン系の第１絶縁膜を形成する工程、
（ｃ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの少なくとも一方の上部の前記第１絶縁膜に第１コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの上部の前記第１絶縁膜に第２コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのゲート電極の上部の前記第１絶縁膜に第３コンタクトホールを形成する工程、
（ｄ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記第１絶縁膜の上部にチタン膜を堆積した後、前記半導体基板を熱処理することによって、前記第２コンタクトホールの底部に露出した前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの表面にチタンシリサイド層を形成する工程、
（ｅ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記チタン膜の上部に、バリアメタル膜、または前記バリアメタル膜とチタンを除いた高融点金属膜との積層膜を堆積した後、前記第１絶縁膜の上部の前記バリアメタル膜または前記積層膜を前記チタン膜と共に除去することによって、前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部にプラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる導電膜を堆積する工程、
（ｇ）前記導電膜をパターニングすることによって、前記第１コンタクトホールを通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されるビット線を形成し、前記第２コンタクトホールまたは前記第３コンタクトホールを通じて前記周辺回路のＭＩＳＦＥＴと電気的に接続される周辺回路の第１層目の配線を形成する工程、
（ｈ）前記ビット線および前記周辺回路の第１層目の配線のそれぞれの上部に堆積した第２絶縁膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための熱処理を行う工程、
（ｉ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有し、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続される情報蓄積用容量素子を形成する工程。
【００３８】
（１５）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極および前記周辺回路のＭＩＳＦＥＴのゲート電極のそれぞれを構成する導電膜が、不純物がドープされた低抵抗多結晶シリコン膜とバリアメタル膜とタングステン膜との積層膜である。
【００３９】
（１６）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記ビット線および前記周辺回路の第１層目の配線がタングステン膜である。
【００４０】
（１７）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記高誘電体膜が金属酸化物からなる。
【００４１】
（１８）本発明の半導体集積回路装置の製造方法は、前記（１７）において、前記金属酸化物が酸化タンタルである。
【００４２】
（１９）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記高誘電体膜の膜質を改善するための熱処理温度が７５０℃以上である。
【００４３】
（２０）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
【００４４】
（ａ）半導体基板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを形成する工程、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部に酸化シリコン系の第１絶縁膜を形成する工程、
（ｃ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの少なくとも一方の上部の前記第１絶縁膜に第１コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの上部の前記第１絶縁膜に第２コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのゲート電極の上部の前記第１絶縁膜に第３コンタクトホールを形成する工程、
（ｄ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記第１絶縁膜の上部にコバルト膜を堆積した後、前記半導体基板を熱処理することによって、前記第２コンタクトホールの底部に露出した前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの表面にコバルトシリサイド層を形成する工程、
（ｅ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記コバルト膜の上部に、バリアメタル膜、または前記バリアメタル膜とコバルトを除いた高融点金属膜との積層膜を堆積した後、前記第１絶縁膜の上部の前記バリアメタル膜または前記積層膜を前記コバルト膜と共に除去することによって、前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部にプラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、コバルトを除いた高融点金属、または高融点金属の窒化物からなる導電膜を堆積する工程、
（ｇ）前記導電膜をパターニングすることによって、前記第１コンタクトホールを通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されるビット線を形成し、前記第２コンタクトホールまたは前記第３コンタクトホールを通じて前記周辺回路のＭＩＳＦＥＴと電気的に接続される周辺回路の第１層目の配線を形成する工程、
（ｈ）前記ビット線および前記周辺回路の第１層目の配線のそれぞれの上部に堆積した第２絶縁膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための熱処理を行う工程、
（ｉ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有し、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続される情報蓄積用容量素子を形成する工程。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００４６】
図１は、本実施の形態のＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【００４７】
図２は、上記ＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、行方向に延在する複数のワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と列方向に延在する複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）によって構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００４８】
図３は、ＤＲＡＭのメモリアレイと周辺回路のそれぞれの一部を示す半導体基板の要部断面図、図４は、メモリアレイの一部を示す半導体基板の概略平面図である。なお、図４にはメモリセルを構成する導電層（プレート電極を除く）のみを示し、導電層間の絶縁膜やメモリセルの上部に形成される配線の図示は省略してある。
【００４９】
ＤＲＡＭのメモリセルは、ｐ型の単結晶シリコンからなる半導体基板１の主面に形成されたｐ型ウエル２に形成されている。メモリセルが形成された領域（メモリアレイ）のｐ型ウエル２は、半導体基板１の他の領域に形成された入出力回路などからノイズが侵入するのを防ぐために、その下部に形成されたｎ型半導体領域３によって半導体基板１と電気的に分離されている。
【００５０】
メモリセルは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタックド構造で構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓはｎチャネル型で構成され、図４に示すように、Ｘ方向（列方向）に沿って真っ直ぐに延在する細長い島状のパターンで構成された活性領域Ｌに形成されている。活性領域Ｌのそれぞれには、ソース、ドレインの一方（ｎ型半導体領域９）を互いに共有するメモリセル選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して２個形成されている。
【００５１】
活性領域Ｌを囲む素子分離領域は、ｐ型ウエル２に形成された素子分離溝６で構成されている。素子分離溝６の内部には酸化シリコン膜５が埋め込まれており、その表面は活性領域Ｌの表面とほぼ同じ高さになるように平坦化されている。このような素子分離溝６によって構成された素子分離領域は、活性領域Ｌの端部にバーズビーク(bird's beak) ができないので、ＬＯＣＯＳ（選択酸化）法で形成された同一寸法の素子分離領域（フィールド酸化膜）に比べて実効的な面積が大きくなる。
【００５２】
メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜７、ゲート電極８Ａおよびソース、ドレインを構成する一対のｎ型半導体領域９、９によって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａはワード線ＷＬと一体に構成されており、同一の幅、同一のスペースでＹ方向に沿って直線的に延在している。ゲート電極８Ａ（ワード線ＷＬ）の幅すなわちゲート長と、隣接する２本のゲート電極８Ａ（ワード線ＷＬ）のスペースとは、いずれもフォトリソグラフィの解像限界で決まる最小加工寸法と同程度である。ゲート電極８Ａ（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜と、その上部に形成されたＷＮ（タングステンナイトライド）膜などからなるバリアメタル層と、その上部に形成されたＷ（タングステン）膜などの高融点金属膜とで構成されたポリメタル構造を有している。ポリメタル構造のゲート電極８Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド膜で構成されたゲート電極に比べて電気抵抗が低いので、ワード線の信号遅延を低減することができる。
【００５３】
ＤＲＡＭの周辺回路は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエル２に形成され、主としてゲート酸化膜７、ゲート電極８Ｂおよびソース、ドレインを構成する一対のｎ+ 型半導体領域１０、１０によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成され、主としてゲート酸化膜７、ゲート電極８Ｃおよびソース、ドレインを構成する一対のｐ+ 型半導体領域１１、１１によって構成されている。ゲート電極８Ｂ、８Ｃは、ゲート電極８Ａ（ワード線ＷＬ）と同じポリメタル構造で構成されている。周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐは、メモリセルよりも緩いデザインルールで製造されている。
【００５４】
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜１２が形成されており、この窒化シリコン膜１２の上部および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁とには窒化シリコン膜１３が形成されている。また、周辺回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃのそれぞれの上部には窒化シリコン膜１２が形成されており、ゲート電極８Ｂ、８Ｃのそれぞれの側壁には、窒化シリコン膜１３で構成されたサイドウォールスペーサ１３ｓが形成されている。
【００５５】
メモリアレイの窒化シリコン膜１２と窒化シリコン膜１３は、後述するように、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域９、９）の上部にセルフアライン（自己整合）でコンタクトホールを形成する際のエッチングストッパとして使用される。また、周辺回路のサイドウォールスペーサ１３ｓは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインとｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインをＬＤＤ(Lightly Doped Drain) 構造にするために使用される。
【００５６】
メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれの上部にはＳＯＧ膜１６が形成されている。また、このＳＯＧ膜１６のさらに上部には２層の酸化シリコン膜１７、１８が形成されており、上層の酸化シリコン膜１８は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。
【００５７】
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成する一対のｎ型半導体領域９、９の上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１６を貫通するコンタクトホール１９、２０が形成されている。これらのコンタクトホール１９、２０の内部には、ｎ型不純物（例えばＰ（リン））をドープした低抵抗の多結晶シリコン膜で構成されたプラグ２１が埋め込まれている。
【００５８】
コンタクトホール１９、２０のそれぞれの底部のＸ方向の径は、対向する２本のゲート電極８Ａ（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１３と他方の側壁の窒化シリコン膜１３とのスペースによって規定されている。すなわち、コンタクトホール１９、２０は、ゲート電極８Ａ（ワード線ＷＬ）のスペースに対してセルフアラインで形成されている。
【００５９】
一対のコンタクトホール１９、２０のうち、情報蓄積用容量素子Ｃを接続するためのコンタクトホール２０のＹ方向の径は、活性領域ＬのＹ方向の寸法よりも小さい。これに対して、ビット線ＢＬを接続するためのコンタクトホール１９（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域９上のコンタクトホール）のＹ方向の径は、活性領域ＬのＹ方向の寸法よりも大きい。すなわち、コンタクトホール１９は、Ｙ方向の径がＸ方向の（上端部の）径よりも大きい略長方形の平面パターンで構成されており、その一部は活性領域Ｌから外れて素子分離溝６上に延在している。コンタクトホール１９をこのようなパターンで構成することにより、コンタクトホール１９を介してビット線ＢＬとｎ型半導体領域９とを電気的に接続する際に、ビット線ＢＬの幅を一部で太くして活性領域Ｌの上部まで延在したり、活性領域Ｌの一部をビット線ＢＬ方向に延在したりしなくともよいので、メモリセルサイズを縮小することが可能となる。
【００６０】
酸化シリコン膜１８の上部には酸化シリコン膜２８が形成されている。コンタクトホール１９の上部の酸化シリコン膜２８にはスルーホール２２が形成されており、その内部には下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込まれている。また、このプラグ３５とスルーホール２２の下部のコンタクトホール１９に埋め込まれたプラグ２１との界面には、プラグ３５の一部を構成するＴｉ膜とプラグ２１を構成する多結晶シリコン膜との反応によって生じたＴｉＳｉ2 （チタンシリサイド）層３７が形成されている。スルーホール２２は、活性領域Ｌから外れた素子分離溝６の上方に配置されている。
【００６１】
酸化シリコン膜２８の上部にはビット線ＢＬが形成されている。ビット線ＢＬは素子分離溝６の上方に配置されており、同一の幅、同一のスペースでＸ方向に沿って直線的に延在している。ビット線ＢＬはＷ膜で構成されており、酸化シリコン膜２８に形成されたスルーホール２２およびその下部の絶縁膜（酸化シリコン膜２８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜７）に形成されたコンタクトホール１９を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域９）と電気的に接続されている。また、ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減するために、そのスペースを可能な限り広くしてある。
【００６２】
ビット線ＢＬのスペースを広くして寄生容量を低減することにより、メモリセルサイズを縮小した場合でも、情報蓄積用容量素子Ｃに蓄積された電荷（情報）を読み出すときの信号電圧を大きくすることができる。また、ビット線ＢＬのスペースを広くすることにより、後述するビット線ＢＬのスペース領域に形成されるスルーホール（情報蓄積用容量素子Ｃとコンタクトホール２０とを接続するスルーホール）４８の開孔マージンを十分に確保できるようになるので、メモリセルサイズを縮小した場合でも、ビット線ＢＬとスルーホール４８のショートを確実に防止することができる。
【００６３】
さらに、ビット線ＢＬを金属（Ｗ）で構成することにより、そのシート抵抗を２Ω／□程度にまで低減できるので、情報の読み出し、書き込みを高速で行うことができる。また、ビット線ＢＬと後述する周辺回路の配線２３〜２６とを同一の工程で同時に形成することができるので、ＤＲＡＭの製造工程を簡略化することができる。また、ビット線ＢＬを耐熱性およびエレクトロマイグレーション耐性の高い金属（Ｗ）で構成することにより、ビット線ＢＬの幅を微細化した場合でも、断線を確実に防止することができる。
【００６４】
周辺回路の酸化シリコン膜２８の上部には第１層目の配線２３〜２６が形成されている。これらの配線２３〜２６はビット線ＢＬと同じ導電材料（Ｗ）で構成されており、後述するようにビット線ＢＬを形成する工程で同時に形成される。配線２３〜２６は、酸化シリコン膜２８、１８、１７およびＳＯＧ膜１６に形成されたコンタクトホール３０〜３４を通じて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と電気的に接続されている。
【００６５】
周辺回路のＭＩＳＦＥＴと配線２３〜２６とを接続するコンタクトホール３０〜３４の内部には、下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込まれている。また、これらのコンタクトホール３０〜３４のうち、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０およびｐ+ 型半導体領域１１）の上部に形成されたコンタクトホール（３０〜３３）の底部には、プラグ３５の一部を構成するＴｉ膜と半導体基板１（Ｓｉ）との反応によって生じたＴｉＳｉ2 層３７が形成されており、これによってプラグ３５とソース、ドレイン（ｎ+ 型半導体領域１０およびｐ+ 型半導体領域１１）とのコンタクト抵抗が低減されている。
【００６６】
ビット線ＢＬと第１層目の配線２３〜２６のそれぞれの上部には酸化シリコン膜３８が形成されており、この酸化シリコン膜３８のさらに上部にはＳＯＧ膜３９が形成されている。ＳＯＧ膜３９は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。
【００６７】
メモリアレイのＳＯＧ膜３９の上部には窒化シリコン膜４４が形成されており、この窒化シリコン４４のさらに上部には情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、下部電極（蓄積電極）４５と上部電極（プレート電極）４７とそれらの間に設けられたＴａ2 Ｏ5 （酸化タンタル）膜４６とによって構成されている。下部電極４５は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜からなり、上部電極４７は、例えばＴｉＮ膜からなる。
【００６８】
情報蓄積用容量素子Ｃの下部電極４５は、図４のＸ方向に沿って真っ直ぐに延在する細長いパターンで構成されている。下部電極４５は、窒化シリコン膜４４、ＳＯＧ膜３９およびその下層の酸化シリコン膜３８、２８を貫通するスルーホール４８内に埋め込まれたプラグ４９を通じてコンタクトホール２０内のプラグ２１と電気的に接続され、さらにこのプラグ２１を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（ｎ型半導体領域９）と電気的に接続されている。下部電極４５とコンタクトホール２０との間に形成されたスルーホール４８は、ビット線ＢＬまたはその下部のプラグ３５とのショートを確実に防止するために、最小加工寸法よりも微細な径（例えば0.１４μｍ）で構成されている。このスルーホール４８内に埋め込まれたプラグ４９は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜で構成されている。
【００６９】
周辺回路のＳＯＧ膜３９の上部には、情報蓄積用容量素子Ｃの下部電極４５とほぼ同じ高さの厚い膜厚を有する酸化シリコン膜５０が形成されている。周辺回路の酸化シリコン膜５０をこのような厚い膜厚で形成することによって、情報蓄積用容量素子Ｃの上部に形成される層間絶縁膜５６の表面がメモリアレイと周辺回路とでほぼ同じ高さになる。
【００７０】
情報蓄積用容量素子Ｃの上部には層間絶縁膜５６が形成され、さらにその上部には第２層目の配線５２、５３が形成されている。層間絶縁膜５６は、酸化シリコン膜で構成されており、第２層目の配線５２、５３は、Ａｌ（アルミニウム）を主体とする導電膜で構成されている。周辺回路に形成された第２層目の配線５３は、その下層の絶縁膜（層間絶縁膜５６、酸化シリコン膜５０、ＳＯＧ膜３９、酸化シリコン膜３８）に形成されたスルーホール５４を通じて第１層目の配線２６と電気的に接続されている。このスルーホール５４の内部には、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ５５が埋め込まれている。
【００７１】
第２層目の配線５２、５３の上部には第２の層間絶縁膜６３が形成され、さらにその上部には第３層目の配線５７、５８、５９が形成されている。層間絶縁膜６３は、酸化シリコン系の絶縁膜（例えば酸化シリコン膜とＳＯＧ膜と酸化シリコン膜とからなる３層の絶縁膜）で構成されており、第３層目の配線５７、５８、５９は、第２層目の配線５２、５３と同じく、Ａｌを主体とする導電膜で構成されている。
【００７２】
第３層目の配線５８は、その下層の層間絶縁膜６３、５６に形成されたスルーホール６０を通じて情報蓄積用容量素子Ｃの上部電極４７と電気的に接続されており、周辺回路の第３層目の配線５９は、その下層の層間絶縁膜６３に形成されたスルーホール６１を通じて第２層目の配線５３と電気的に接続されている。これらのスルーホール６０、６１の内部には、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ６２が埋め込まれている。
【００７３】
次に、上記のように構成されたＤＲＡＭの製造方法の一例を図５〜図４２を用いて工程順に説明する。
【００７４】
まず、図５に示すように、ｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板１の主面の素子分離領域に素子分離溝６を形成する。素子分離溝６は、半導体基板１の表面をエッチングして深さ３００〜４００nm程度の溝を形成し、次いでこの溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜５を堆積した後、この酸化シリコン膜５を化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ) 法でポリッシュバックして形成する。
【００７５】
次に、図６に示すように、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体領域３を形成した後、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル２を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型ウエル４を形成する。
【００７６】
続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、例えばＢＦ2 ( フッ化ホウ素) ）をｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、次いでｐ型ウエル２およびｎ型ウエル４のそれぞれの表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウェット酸化してｐ型ウエル２およびｎ型ウエル４のそれぞれの表面に膜厚７nm程度の清浄なゲート酸化膜７を形成する。
【００７７】
次に、図７に示すように、ゲート酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃは、例えばＰ（リン）などのｎ型不純物をドープした膜厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５nm程度のＷＮ（タングステンナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚２００nm程度の窒化シリコン膜１２をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層には、ＷＮ膜高融点金属窒化膜、例えばＴｉＮ（チタンナイトライド）膜を使用することもできる。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）は、例えば波長２４８nmのＫｒＦエキシマレーザを光源に用いた露光技術と位相シフト技術とを用いて形成する。
【００７８】
次に、図８に示すように、ｎ型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてゲート電極８Ｃの両側のｎ型ウエル４にｐ- 型半導体領域１５を形成する。また、ｐ型ウエル２にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極８Ａの両側のｐ型ウエル２にｎ- 型半導体領域９ａを形成し、ゲート電極８Ｂの両側のｐ型ウエル２にｎ- 型半導体領域１４を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００７９】
次に、図９に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆積した後、メモリアレイの窒化シリコン膜１３をフォトレジスト膜で覆い、周辺回路の窒化シリコン膜１３を異方性エッチングすることにより、周辺回路のゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペーサ１３ｓを形成する。このエッチングは、素子分離溝６に埋め込まれた酸化シリコン膜５とゲート酸化膜７の削れ量を最少とするために、窒化シリコン膜１３を高い選択比でエッチングするガスを使用して行う。また、ゲート電極８Ｂ、８Ｃ上の窒化シリコン膜１２の削れ量を最少とするために、オーバーエッチング量を必要最小限に留めるようにする。
【００８０】
次に、図１０に示すように、周辺回路のｎ型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、ドレイン）を形成し、周辺回路のｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイン）を形成する。ここまでの工程により、ＬＤＤ構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが略完成する。
【００８１】
次に、図１１に示すように、半導体基板１上に膜厚３００nm程度のＳ０Ｇ膜１６をスピン塗布し、水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理を行った後、さらに８００℃、１分程度の熱処理を行ってこのＳＯＧ膜１６をデンシファイ（緻密化）する。ＳＯＧ膜１６には、例えばポリシラザン系の無機ＳＯＧを使用する。
【００８２】
ＳＯＧ膜１６は、ＢＰＳＧ膜などのグラスフロー膜に比べてリフロー性が高く、微細なスペースのギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたゲート電極８Ａ（ワード線ＷＬ）のスペースに埋め込んでもボイドが生じることがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるので、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに打ち込まれた不純物の熱拡散を抑制して浅接合化を図ることができると共に、熱処理時にゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを構成するメタル（Ｗ膜）が酸化するのを抑制できるので、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路のＭＩＳＦＥＴの高性能化を実現することができる。
【００８３】
次に、図１２に示すように、ＳＯＧ膜１６の上部に膜厚６００nm程度の酸化シリコン膜１７を堆積し、次いでこの酸化シリコン膜１７をＣＭＰ法で研磨してその表面を平坦化した後、その上部に膜厚１００nm程度の酸化シリコン膜１８を堆積する。上層の酸化シリコン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の酸化シリコン膜１７の表面の微細な傷を補修するために堆積する。
【００８４】
次に、図１３に示すように、フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレイン）９ａの上部の酸化シリコン膜１８、１７を除去する。このエッチングは、酸化シリコン膜１７の下層の窒化シリコン膜１３が除去されるのを防ぐために、酸化シリコン膜１７を高い選択比でエッチングするガスを使用して行う。
【００８５】
続いて、図１４に示すように、上記フォトレジスト膜２７をマスクにしたドライエッチングでｎ- 型半導体領域（ソース、ドレイン）９ａの上部の窒化シリコン膜１３を除去し、次いでその下層の薄いゲート酸化膜７を除去することにより、ｎ- 型半導体領域（ソース、ドレイン）９ａの一方の上部にコンタクトホール１９を形成し、他方の上部にコンタクトホール２０を形成する。
【００８６】
窒化シリコン膜１３のエッチングは、半導体基板１や素子分離溝６の削れ量を最小とするために、窒化シリコン膜１３を高い選択比でエッチングするガスを使用して行う。また、このエッチングは、窒化シリコン膜１３を異方的にエッチングするような条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１３を残すようにする。これにより、底部の径（Ｘ方向の径）がフォトリソグラフィの解像限界以下の微細なコンタクトホール１９、２０をゲート電極８Ａ（ワード線ＷＬ）のスペースに対して自己整合で形成することができる。
【００８７】
次に、フォトレジスト膜２７を除去した後、フッ酸系のエッチング液（例えばフッ酸＋フッ化アンモニウム混液）を使って、コンタクトホール１９、２０の底部に露出した半導体基板１の表面を洗浄し、ドライエッチング残渣やフォトレジスト残渣などを除去する。このときコンタクトホール１９、２０の側壁に露出したＳＯＧ膜１６もエッチング液に曝されるが、８００℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１６は、このデンシファイ処理を行わないＳＯＧ膜に比べてフッ酸系のエッチング液に対する耐性が高いので、このウェットエッチング処理によってコンタクトホール１９、２０の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール１９、２０の内部に埋め込まれるプラグ２１同士のショートを確実に防止することができる。
【００８８】
また、上記コンタクトホール１９、２０を形成した後、このコンタクトホール１９、２０を通じてｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち込みすることによって、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインよりも深い領域のｐ型ウエル２にｎ型半導体層を形成してもよい。このｎ型半導体層は、ソース、ドレインの端部に集中する電界を緩和する効果があるので、ソース、ドレインの端部のリーク電流を低減してメモリセルのリフレッシュ特性を向上させることができる。
【００８９】
次に、図１５に示すように、コンタクトホール１９、２０の内部にプラグ２１を形成する。プラグ２１は、酸化シリコン膜１８の上部にｎ型不純物（例えばＡｓ（ヒ素））をドープした膜厚３００nm程度の多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１９、２０の内部に残すことにより形成する。
【００９０】
続いて、酸化シリコン膜１８の上部に膜厚２００nm程度の酸化シリコン膜２８をＣＶＤ法で堆積した後、窒素ガス雰囲気中で８００℃、１分程度の熱処理を行う。この熱処理によって、プラグ２１を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール１９、２０の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域９ａに拡散し、低抵抗のｎ型半導体領域（ソース、ドレイン）９が形成される。
【００９１】
次に、図１６に示すように、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１９の上部の酸化シリコン膜２８を除去することによって、スルーホール２２を形成する。このスルーホール２２は、活性領域Ｌから外れた素子分離溝６の上方に配置する。
【００９２】
続いて、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の酸化シリコン膜２８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜７を除去することによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイン）の上部にコンタクトホール３０、３１を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、ドレイン）の上部にコンタクトホール３２、３３を形成する。またこのとき同時に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部にコンタクトホール３４を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に図示しないコンタクトホールを形成する。
【００９３】
上記のように、スルーホール２２を形成するエッチングとコンタクトホール３０〜３４を形成するエッチングとを別工程で行うことにより、周辺回路の深いコンタクトホール３０〜３４を形成する際にメモリアレイの浅いスルーホール２２の底部に露出したプラグ２１が深く削れる不具合を防ぐことができる。なお、スルーホール２２の形成とコンタクトホール３０〜３４の形成は、上記と逆の順序で行ってもよい。
【００９４】
次に、図１７に示すように、コンタクトホール３０〜３４とスルーホール２２の内部を含む酸化シリコン膜２８の上部に膜厚４０nm程度のＴｉ膜３６を堆積する。Ｔｉ膜３６は、アスペクト比が大きいコンタクトホール３０〜３４の底部でも１０nm程度以上の膜厚を確保できるよう、コリメーションスパッタなどの高指向性スパッタリング法を用いて堆積する。
【００９５】
続いて、Ｔｉ膜３６を大気に晒すことなく、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０℃、１分程度の熱処理を行う。この熱処理によって図１８に示すように、コンタクトホール３０〜３３の底部のＳｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、ドレイン）の表面とに膜厚１０nm程度のＴｉＳｉ2 層３７が形成される。また、上記窒素ガス雰囲気中での熱処理によって、コンタクトホール３０〜３４の側壁に堆積した薄いＴｉ膜３６の表面が窒化され、Ｓｉと反応し難い安定な膜となる。
【００９６】
なおこのとき、酸化シリコン膜２８の上部のＴｉ膜３６の表面も窒化されるが、表面以外の部分は窒化されずに未反応のまま残る。また、スルーホール２２の底部のプラグ２１の表面には、プラグ２１を構成する多結晶シリコン膜とＴｉ膜３６との反応によってＴｉＳｉ2 層３７が形成される。
【００９７】
コンタクトホール３０〜３３の底部にＴｉＳｉ2 層３７を形成することにより、次の工程でコンタクトホール３０〜３３の内部に形成されるプラグ３５と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０、ｐ+ 型半導体領域１１）とが接触する部分のコンタクト抵抗を１ｋΩ以下まで低減することができるので、センスアンプＳＡやワードドライバＷＤなどの周辺回路の高速動作が可能となる。コンタクトホール３０〜３３の底部のシリサイド層は、ＴｉＳｉ2 以外の高融点金属シリサイド、例えばＣｏＳｉ2 （コバルトシリサイド）、ＴａＳｉ2 （タンタルシリサイド）、ＭｏＳｉ2 （モリブデンシリサイド）などで構成することもできる。
【００９８】
次に、図１９に示すように、Ｔｉ膜３６の上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積する。ＣＶＤ法は、スパッタリング法に比べてステップカバレージがよいので、アスペクト比が大きいコンタクトホール３０〜３４の底部に平坦部と同程度の膜厚のＴｉＮ膜４０を堆積することができる。続いて、六フッ化タングステン（ＷＦ6 ）、水素およびモノシラン（ＳｉＨ4 ）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部をＷ膜４１で完全に埋め込む。
【００９９】
なお、ＴｉＳｉ2 層３７を形成した直後に未反応のＴｉ膜３６をエッチング液で除去すると、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部に形成されたコンタクトホール３４の内部や、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に形成された図示しないコンタクトホールの内部にもエッチング液が浸入し、ポリメタル構造で構成されたゲート電極８Ｂ、８Ｃの表面（Ｗ膜）がエッチングされてしまう。これを防止するために、本実施の形態では、コンタクトホール３０〜３３の底部にＴｉＳｉ2 層３７を形成した後、酸化シリコン膜２８の上部やコンタクトホール３０〜３４の内部に残った未反応のＴｉ膜３６を残したまま、その上部にＴｉＮ膜４０およびＷ膜４１を堆積する。
【０１００】
次に、図２０に示すように、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を除去（ポリッシュバック）することにより、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部に上記Ｗ膜４１、ＴｉＮ膜４０およびＴｉ膜３６で構成されたプラグ３５を形成する。このプラグ３５は、酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６をドライエッチングで除去（エッチバック）することによって形成してもよい。なおこのとき、酸化シリコン膜２８上のＴｉ膜３６の除去が不十分であると、次の工程で酸化シリコン膜２８上に形成される配線（２３〜２６）の一部が後の高温熱処理時に酸化シリコン膜２８の表面から剥離することがあるので注意を要する。
【０１０１】
上記プラグ３５は、高融点金属であるＷ膜４１を主体として構成されているために抵抗が低いと共に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フッ化タングステンとＳｉとが反応して欠陥( エンクローチメントやワームホール) が発生するのを防止するバリア層として機能すると共に、後の高温熱処理工程でＷ膜４１とＳｉ基板とが反応（シリサイド化反応）するのを防止するバリア層として機能する。このバリア層には、ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを使用することもできる。
【０１０２】
プラグ３５は、Ｗ膜４１を使用せずにＴｉＮ膜４０を主体として構成してもよい。すなわち、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部に厚い膜厚のＴｉＮ膜４０を埋め込んでプラグ３５を形成してもよい。この場合は、Ｗ膜４１を主体として構成した場合に比べてプラグ３５の抵抗が幾分高くなるが、次の工程で酸化シリコン膜２８の上部に堆積するＷ膜４２をドライエッチングしてビット線ＢＬと周辺回路の第１層目の配線２３〜２６とを形成する際にＴｉＮ膜４０がエッチングストッパとなるので、配線２３〜２６とコンタクトホール３０〜３４の合わせずれマージンが格段に向上し、配線２３〜２６のレイアウトの自由度が大幅に向上する。
【０１０３】
次に、酸化シリコン膜２８の上部に以下のような方法でビット線ＢＬおよび周辺回路の第１層目の配線２３〜２６を形成する。
【０１０４】
まず、図２１に示すように、酸化シリコン膜２８の表面をウェット洗浄して研磨残渣を十分に除去した後、その上部に膜厚１００nm程度のＷ膜４２をスパッタリング法で堆積する。次に、図２２に示すように、Ｗ膜４２の上部に形成したフォトレジスト膜４３をマスクにしてＷ膜４２をドライエッチングすることにより、ビット線ＢＬおよび周辺回路の第１層目の配線２３〜２６を形成する。なお、Ｗ膜４２は光反射率が高いので、露光時にフォトレジスト膜４３がハレーションを引き起こしてパターン（幅およびスペース）の寸法精度が低下することがある。これを防止するためには、Ｗ膜４２の上部に反射防止膜を薄く堆積してからフォトレジスト膜４３を塗布すればよい。反射防止膜には有機系の材料または光反射率が低い金属材料（例えばＴｉＮ膜）を使用する。
【０１０５】
ここで、酸化シリコン膜とその上部に堆積した各種金属膜との密着性について検討した結果を説明する。
【０１０６】
【表１】
【０１０７】
表１は、プラズマＣＶＤ法で堆積した酸化シリコン膜の表面に６種類の金属膜（試料１〜６）を堆積し、８００℃の窒素雰囲気中で５分間熱処理した後に両者の界面の密着性を評価した結果をまとめたものである。全ての試料においてＷ膜はスパッタリング法で堆積し、膜厚は３００nmとした。また、試料１〜５のＴｉＮ膜はすべて反応性スパッタリング法で堆積し、膜厚は５０nmとした。試料２、３および４のＴｉＮx 膜は、反応性スパッタリング法で組成比（ｘ）を変えて堆積した。具体的には、Ａｒ（アルゴン）−窒素混合ガスの窒素分圧を調節することによって組成比（ｘ）を変えた。試料１のＴｉ膜はスパッタリング法で堆積し、膜厚は５０nmとした。
【０１０８】
表に示すように、試料１〜４は界面に剥離が発生したが、試料５、６は全く剥離が発生しなかった。このことから、Ｔｉ膜、またはＴｉが過剰な状態で含まれたＴｉ化合物膜と酸化シリコン膜とが界面を接した状態で高温の熱処理を行うと、膜剥がれが発生することが判明した。そこで、酸化物を生成する際の熱化学的生成エネルギーを見ると、ＷよりもＳｉのほうが酸化物を形成し易く、さらにＴｉの方がＳｉよりも酸化物を形成しやすいエネルギー変化となっている。従って、この物質固有の性質が上記した膜剥がれの原因であると推定される。また、界面にＴｉが存在する場合でも、Ｔｉ単体としてではなく安定な窒素化合物（ＴｉＮ）として存在する場合には、Ｔｉ−Ｎ結合を壊すエネルギーが必要となることから、これが試料５で膜剥がれが発生しなかった原因と思われる。
【０１０９】
前述した製造方法では、酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を一旦除去してコンタクトホール３０〜３４の内部とスルーホール２２の内部とにプラグ３５を形成した後、酸化シリコン膜２８の上部に新たに堆積したＷ膜４２をパターニングしてビット線ＢＬおよび配線２３〜２６を形成する。従って、この方法によれば、Ｗ膜４１、ＴｉＮ膜４０およびＴｉ膜３６をパターニングしてビット線ＢＬおよび配線２３〜２６を形成する場合に比べて製造工程は増えるが、後にビット線ＢＬの上部に情報蓄積用容量素子Ｃを形成する際に行われる高温熱処理によってビット線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良を確実に防止することができる。
【０１１０】
また、アスペクト比の大きいコンタクトホール３０〜３４の内部にプラグ３５を形成した後、ビット線ＢＬおよび配線２３〜２６を形成するためのＷ膜４２を酸化シリコン膜２８の上部に堆積する前記の製造方法によれば、Ｗ膜４２を堆積する際にスルーホール２２およびコンタクトホール３０〜３４の内部への膜の埋め込みを考慮する必要がないので、Ｗ膜４２を薄い膜厚で堆積することができる。すなわち、この製造方法によれば、ビット線ＢＬの膜厚を薄くすることができるので、隣接するビット線ＢＬとの間に形成される寄生容量をさらに低減することができる。
【０１１１】
さらに、酸化シリコン膜２８の表面をＣＭＰ法で研磨して平坦化し、その上部に薄い膜厚のＷ膜４２を堆積したことにより、Ｗ膜４２をエッチングするときのオーバーエッチング量を少なくすることができるので、フォトレジスト膜４３の幅よりも広い径を有するスルーホール２２の内部のプラグ３５が深く削れる不具合を防止することができる。
【０１１２】
ビット線ＢＬおよび配線２３〜２６は、ＣＶＤ法で堆積したＷ膜や、Ｗ膜とＴｉＮ膜との積層膜を使って形成してもよい。また、酸化シリコン系の絶縁膜との密着性が良好な他の高融点金属（例えばＭｏ膜、Ｔａ膜）やその窒化物の単層膜あるいはそれらの積層膜を使って形成してもよい。
【０１１３】
次に、図２３に示すように、ビット線ＢＬと第１層目の配線２３〜２６のそれぞれの上部に膜厚１００nm程度の酸化シリコン膜３８を堆積し、続いて酸化シリコン膜３８の上部に膜厚２５０nm程度のＳ０Ｇ膜３９をスピン塗布した後、水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理を行い、さらに８００℃、１分程度の熱処理を行ってデンシファイ（緻密化）することによって、ＳＯＧ膜３９の表面を平坦化する。
【０１１４】
前記のように、酸化シリコン膜２８の表面を平坦化し、その上部に薄い膜厚のＷ膜４２を堆積してビット線ＢＬと第１層目の配線２３〜２６とを形成したことにより、Ｓ０Ｇ膜３９の下地段差を小さくすることができるので、ビット線ＢＬおよび配線２３〜２６のそれぞれの上部を２層の絶縁膜（酸化シリコン膜３８、ＳＯＧ膜３９）だけで平坦化することができる。すなわち、ゲート電極８Ａ、８Ｂ、８Ｃの上部を平坦化したときのように、ＳＯＧ膜（１６）の上部にさらに酸化シリコン膜（１７）を堆積してその表面をＣＭＰ法で研磨しなくとも十分な平坦性を確保することができるため、製造工程を短縮することができる。
【０１１５】
なお、ビット線ＢＬと第１層目の配線２３〜２６による段差が小さい場合には、Ｓ０Ｇ膜３９を使用せずに酸化シリコン膜３８を厚く堆積するだけで平坦化を図ることもできる。他方、ビット線ＢＬと配線２３〜２６の密度差が大きく、Ｓ０Ｇ膜３９だけでは十分な平坦性が得られないような場合には、Ｓ０Ｇ膜３９の表面をＣＭＰ法で研磨し、さらにその上部にＳＯＧ膜３９の表面の微細な研磨傷を補修するための酸化シリコン膜を堆積してもよい。また、Ｓ０Ｇ膜３９をデンシファイする温度をあまり高くできないような場合には、その耐湿性の低下を補うために、その上部にさらに酸化シリコン膜を堆積してもよい。
【０１１６】
次に、図２４に示すように、ＳＯＧ膜３９の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこの多結晶シリコン膜７０をドライエッチングすることにより、コンタクトホール２０の上方にスルーホール７１を形成する。このスルーホール７１は、その直径が最小加工寸法と同程度となるように形成する。
【０１１７】
次に、図２５に示すように、スルーホール７１の側壁に多結晶シリコン膜で構成されたサイドウォールスペーサ７２を形成する。サイドウォールスペーサ７２は、スルーホール７１の内部を含む多結晶シリコン膜７０の上部に膜厚６０nm程度の薄い第２の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール７１の側壁に残すことにより形成する。このサイドウォールスペーサ７２を形成することにより、スルーホール７１の内径は、最小加工寸法よりも微細になる。
【０１１８】
次に、図２６に示すように、多結晶シリコン膜７０とサイドウォールスペーサ７２とをマスクにしてスルーホール７１の底部の絶縁膜（ＳＯＧ膜３９、酸化シリコン膜３８、２８）をドライエッチングすることにより、ビット線ＢＬとこれに隣接するビット線ＢＬとのスペース領域を通ってコンタクトホール２０に達するスルーホール４８を形成する。
【０１１９】
スルーホール４８は、最小加工寸法よりも微細な内径を有するスルーホール７１の側壁のサイドウォールスペーサ７２をマスクにして形成されるので、その内径は最小加工寸法よりも微細になる。これにより、ビット線ＢＬのスペース領域とスルーホール４８との合わせマージンを十分に確保することができるので、次の工程でスルーホール４８の内部に埋め込まれるプラグ４９がビット線ＢＬまたはその下部のプラグ３５とショートするのを確実に防止することができる。
【０１２０】
次に、図２７に示すように、スルーホール４８の内部を含む多結晶シリコン膜７０の上部にｎ型不純物（例えばＰ（リン））をドープした膜厚２００nm程度の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、この多結晶シリコン膜を多結晶シリコン膜７０およびサイドウォールスペーサ７２と共にエッチバックすることにより、スルーホール４８の内部に多結晶シリコン膜で構成されたプラグ４９を形成する。
【０１２１】
次に、図２８に示すように、ＳＯＧ膜３９の上部に膜厚２００nm程度の窒化シリコン膜４４をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の窒化シリコン膜４４を除去する。メモリアレイに残った窒化シリコン膜４４は、後述する情報蓄積用容量素子Ｃの下部電極４５を形成する工程で酸化シリコン膜をエッチングする際のエッチングストッパとして使用される。
【０１２２】
次に、図２９に示すように、窒化シリコン膜４４の上部にＣＶＤ法で酸化シリコン膜５０を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５０およびその下部の窒化シリコン膜４４をドライエッチングすることにより、スルーホール４８の上部に凹溝７３を形成する。情報蓄積用容量素子Ｃの下部電極４５は、この凹溝７３の内壁に沿って形成されるので、下部電極４５の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜５０を厚い膜厚（例えば1.３μｍ程度）で堆積する必要がある。
【０１２３】
次に、図３０に示すように、凹溝７３の内部を含む酸化シリコン膜５０の上部にｎ型不純物（例えばＰ（リン））をドープした膜厚６０nm程度の多結晶シリコン膜４５ＡをＣＶＤ法で堆積する。この多結晶シリコン膜４５Ａは、情報蓄積用容量素子Ｃの下部電極材料として使用される。
【０１２４】
次に、図３１に示すように、凹溝７３の内部を含む多結晶シリコン膜４５Ａの上部に膜厚３００nm程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝７３の外部のＳＯＧ膜７４をエッチバックして除去する。
【０１２５】
次に、図３２に示すように、周辺回路の多結晶シリコン膜４５Ａの上部をフォトレジスト膜７５で覆い、メモリアレイの酸化シリコン膜５０の上部の多結晶シリコン膜４５Ａをエッチバック（異方性エッチング）して除去することにより、凹溝７３の内壁に沿って下部電極４５が形成される。下部電極４５は、多結晶シリコン膜４５Ａ以外の導電膜で構成することもできる。下部電極用の導電膜は、次の工程で行われる容量絶縁膜の高温熱処理によって劣化しない程度の耐熱性および耐酸化性を備えた導電材料、例えばＷ、Ｒｕ（ルテニウム）などの高融点金属や、ＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウム）などの導電性金属酸化物で構成することが望ましい。
【０１２６】
次に、図３３に示すように、凹溝７３と凹溝７３との隙間に残った酸化シリコン膜５０、および凹溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液で同時に除去した後、フォトレジスト膜７５を除去する。続いて、メモリアレイを覆うフォトレジスト膜をマスクにしたドライエッチングで周辺回路の多結晶シリコン膜４５Ａを除去することによって、筒型の下部電極４５が完成する。凹溝の隙間の酸化シリコン膜５０の底部には窒化シリコン膜４４が形成されているので、酸化シリコン膜５０をウェットエッチングするときに下層のＳＯＧ膜３９がエッチングされることはない。またこのとき、周辺回路の表面は多結晶シリコン膜４５Ａで覆われているので、その下層の厚い酸化シリコン膜５０がエッチングされることはない。
【０１２７】
周辺回路に厚い膜厚の酸化シリコン膜５０を残すことにより、後の工程で情報蓄積用容量素子Ｃの上層に形成される層間絶縁膜５６、６３の表面がメモリアレイと周辺回路とでほぼ同じ高さになるので、層間絶縁膜５６の上部に配置される第２層目の配線５２、５３、層間絶縁膜６３の上部に配置される第３層目の配線５７〜５８、および第２層目と第３層目の配線間を接続するスルーホール６０、６１の形成が容易になる。
【０１２８】
次に、アンモニア雰囲気中で８００℃、３分程度の熱処理を行って下部電極４５の表面に薄い窒化膜（図示せず）を形成した後、図３４に示すように、下部電極４５の上部に膜厚１４nm程度の薄いＴａ2 Ｏ5 ( 酸化タンタル) 膜４６を堆積する。下部電極４５の表面の窒化膜は、下部電極４５を構成する多結晶シリコン膜（４５Ａ）が次に行う熱処理によって酸化されるのを防ぐために形成する。また、Ｔａ2 Ｏ5 膜４６は、例えばペンタエトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積したＴａ2 Ｏ5 膜４６はステップカバレージがよいので、立体的な筒型形状を有する下部電極４５の表面全体にほぼ均一な膜厚で堆積される。
【０１２９】
続いて、８００℃の酸化性雰囲気中でＴａ2 Ｏ5 膜４６を３分程度熱処理する。この高温熱処理を行うことによって、膜中の結晶欠陥が修復され、良質なＴａ2 Ｏ5 膜４６が得られる。これにより、情報蓄積用容量素子Ｃのリーク電流を低減することができるので、リフレッシュ特性の向上したＤＲＡＭを製造することができる。
【０１３０】
また、情報蓄積用容量素子Ｃの下部電極４５を立体的な筒型形状にしてその表面積を大きくし、かつ容量絶縁膜を誘電率が２０〜２５程度のＴａ2 Ｏ5 膜４６で構成することにより、メモリセルを微細化しても情報の保持に十分な蓄積電荷量を確保することが可能となる。
【０１３１】
また、Ｔａ2 Ｏ5 膜４６の堆積に先だって形成される下層のビット線ＢＬおよび第１層目の配線２３〜２６を、酸化シリコン系の絶縁膜との密着性が良好なＷ膜で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良を確実に防止することができる。
【０１３２】
また、ビット線を耐熱性の高いＷ膜で構成したことにより、最小加工寸法以下の微細な幅で形成されたビット線ＢＬがＴａ2 Ｏ5 膜４６の高温熱処理に起因して劣化したり断線したりする不良を確実に防止することができる。さらに、周辺回路のＭＩＳＦＥＴと第１層目の配線２３〜２６とを接続するコンタクトホール３０〜３５の内部のプラグ３５を耐熱性の高い導電材料（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温熱処理に起因してソース、ドレインのリーク電流が増大したり、コンタクト抵抗が増大したりする不具合を防止することができる。
【０１３３】
情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体膜で構成することもできる。これらの高（強）誘電体膜は、それらに共通の性質として、結晶欠陥の少ない高品質の膜を得るために成膜後に少なくとも７５０℃程度以上の高温熱処理を行う必要があるので、これらの高（強）誘電体膜を使用した場合でも前記と同様の効果を得ることができる。
【０１３４】
次に、図３５に示すように、Ｔａ2 Ｏ5 膜４６の上部にＣＶＤ法とスパッタリング法とを併用してＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＴｉＮ膜およびＴａ2 Ｏ5 膜４６をパターニングすることにより、ＴｉＮ膜からなる上部電極４７と、Ｔａ2 Ｏ5 膜４６からなる容量絶縁膜と、多結晶シリコン膜（４５Ａ）からなる下部電極４５とで構成された情報蓄積用容量素子Ｃが完成する。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されたメモリセルが完成する。情報蓄積用容量素子Ｃの上部電極４７は、ＴｉＮ膜以外の導電膜、例えばＷ膜などで構成することもできる。
【０１３５】
次に、図３６に示すように、情報蓄積用容量素子Ｃの上部に層間絶縁膜５６を形成した後、フォトレジスト膜をマスクにして周辺回路の層間絶縁膜５６、酸化シリコン膜５０、ＳＯＧ膜３９および酸化シリコン膜３９をエッチングすることにより、第１層目の配線２６の上部にスルーホール５４を形成する。層間絶縁膜５６は、例えばＣＶＤ法で堆積した膜厚６００nm程度の酸化シリコン膜で構成する。
【０１３６】
次に、図３７に示すように、スルーホール５４の内部にプラグ５５を形成した後、層間絶縁膜５６の上部に第２層目の配線５２、５３を形成する。プラグ５５は、例えば層間絶縁膜５６の上部にスパッタリング法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバック（ドライエッチング）してスルーホール５４の内部のみに残すことにより形成する。第２層目の配線５２、５３は、層間絶縁膜５６の上部にスパッタリング法で膜厚５０nm程度のＴｉ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程度のＴｉ膜および膜厚５０nm程度のＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【０１３７】
情報蓄積用容量素子Ｃの容量絶縁膜を形成した後は、高温の熱処理を伴う工程がないため、層間絶縁膜５６の上部に形成される第２層目の配線５２、５３の材料として、高融点金属やその窒化物に比べて耐熱性は劣るが、電気抵抗が低いＡｌを主体とした導電材料を使用することができる。また、高温の熱処理を伴う工程がないことにより膜剥がれの問題も生じないので、酸化シリコンで構成された層間絶縁膜５６の上部に第２層目の配線５２、５３を形成する際、層間絶縁膜５６と界面を接する部分のバリアメタルにＴｉ膜を使用することができる。
【０１３８】
次に、図３８に示すように、第２層目の配線５２、５３の上部に第２の層間絶縁膜６３を形成した後、情報蓄積用容量素子Ｃの上部の層間絶縁膜６３、５６をエッチングしてスルーホール６０を形成し、周辺回路の第２層目の配線５３の上部の層間絶縁膜６３をエッチングしてスルーホール６１を形成する。第２の層間絶縁膜６３は、例えばＣＶＤ法で堆積した膜厚３００nm程度の酸化シリコン膜とその上部にスピン塗布した膜厚４００nm程度のＳＯＧ膜と、さらにその上部にＣＶＤ法で堆積した膜厚３００nm程度の酸化シリコン膜とで構成する。層間絶縁膜６３の一部を構成するＳＯＧ膜のベークは、Ａｌを主体とする第２層目の配線５２、５３と情報蓄積用容量素子Ｃの容量絶縁膜とが劣化するのを防止するために、４００℃程度の温度で行う。
【０１３９】
その後、スルーホール６０、６１の内部にプラグ６２を形成し、続いて層間絶縁膜の上部に第３層目の配線５７、５８、５９を形成することにより、前記図３に示すＤＲＡＭがほぼ完成する。プラグ６２は、例えば前記プラグ５５と同一の導電材料（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成し、第３層目の配線５７、５８、５９は、例えば前記第２層目の配線５２、５３と同一の導電材料（ＴｉＮ膜／Ｔｉ膜／Ａｌ膜／Ｔｉ膜）で構成する。なお、第３層目の配線５７、５８、５９の上部には、耐水性が高い緻密な絶縁膜（例えばプラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜とからなる２層の絶縁膜）を堆積するが、その図示は省略する。
【０１４０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４１】
本発明は、ＤＲＡＭとロジックＬＳＩやフラッシュメモリとを同一の半導体チップ上に混在させる半導体集積回路装置などに適用することもできる。
【０１４２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１４３】
本発明によれば、情報蓄積用容量素子の容量絶縁膜を高誘電体材料で構成するキャパシタ・オーバー・ビットライン構造のＤＲＡＭにおいて、情報蓄積用容量素子よりも下層に配置されるビット線や周辺回路の配線の、少なくとも下地の酸化シリコン膜と接する部分をチタンやコバルト以外の高融点金属膜で構成することにより、ビット線や周辺回路の配線と酸化シリコン膜との密着性が向上し、容量絶縁膜を形成する際に行われる高温熱処理に起因してビット線や周辺回路の配線と酸化シリコン膜との界面に剥離が生じる不良を確実に防止することができるので、２５６Ｍbit およびそれ以降の世代に対応した大容量ＤＲＡＭの信頼性ならびに製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成した半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの等価回路図である。
【図３】本発明の一実施の形態であるＤＲＡＭのメモリアレイと周辺回路のそれぞれの一部を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭのメモリアレイの一部を示す半導体基板の概略平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ ｐ型ウエル
３ ｎ型半導体領域
４ ｎ型ウエル
５ 酸化シリコン膜
６ 素子分離溝
７ ゲート酸化膜
８Ａ〜８Ｃ ゲート電極
９ ｎ型半導体領域（ソース、ドレイン）
９ａ ｎ- 型半導体領域（ソース、ドレイン）
１０ ｎ+ 型半導体領域（ソース、ドレイン）
１１ ｐ+ 型半導体領域（ソース、ドレイン）
１２ 窒化シリコン膜
１３ 窒化シリコン膜
１３ｓ サイドウォールスペーサ
１４ ｎ- 型半導体領域
１５ ｐ- 型半導体領域
１６ ＳＯＧ膜
１７ 酸化シリコン膜
１８ 酸化シリコン膜
１９ コンタクトホール
２０ コンタクトホール
２１ プラグ
２２ スルーホール
２３〜２６ 配線
２７ フォトレジスト膜
２８ 酸化シリコン膜
３０〜３４ コンタクトホール
３５ プラグ
３６ Ｔｉ膜
３７ ＴｉＳｉ2 層
３８ 酸化シリコン膜
３９ ＳＯＧ膜
４０ ＴｉＮ膜
４１ Ｗ膜
４２ Ｗ膜
４３ フォトレジスト膜
４４ 窒化シリコン膜
４５ 下部電極（蓄積電極）
４５Ａ 多結晶シリコン膜
４６ Ｔａ2 Ｏ5 膜
４７ 上部電極（プレート電極）
４８ スルーホール
４９ プラグ
５０ 酸化シリコン膜
５１ 酸化シリコン膜
５２、５３ 配線
５４ スルーホール
５５ プラグ
５６ 層間絶縁膜
５７、５８、５９ 配線
６０ スルーホール
６１ スルーホール
６２ プラグ
６３ 第２層間絶縁膜
７０ 多結晶シリコン膜
７１ スルーホール
７２ サイドウォールスペーサ
７３ 凹溝
７４ ＳＯＧ膜
７５ フォトレジスト膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
ＭＡＲＹ メモリアレイ
ＭＣ メモリセル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴＱｎ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴＱｐ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、半導体基板の主面にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報蓄積用容量素子（キャパシタ）とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極、ソースおよびドレインを構成する一対の半導体領域によって構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、ソース、ドレインの他方と電気的に接続されている。
【０００３】
上記のように、近年のＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタックド・キャパシタ構造を採用している。このスタックド・キャパシタ構造を採用したＤＲＡＭには、ビット線の下方に情報蓄積用容量素子を配置するキャパシタ・アンダー・ビットライン（Capacitor Under Bitline ；ＣＵＢ）構造のものと、ビット線の上方に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bitline；ＣＯＢ）構造のものとがある。前者については、特開平７−１９２７２３号公報、特開平８−２０４１４４号公報に記載があり、後者についでは、特開平７−１２２６５４号公報、特開平７−１０６４３７号公報に記載がある。
【０００４】
上記した２種のスタックド・キャパシタ構造のうち、ビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微細化に適している。これは、微細化された情報蓄積用容量素子の蓄積電荷量を増やそうとすると、その構造を立体化して表面積を増やす必要があるが、情報蓄積用容量素子の上部にビット線を配置するＣＵＢ構造の場合は、ビット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコンタクトホールのアスペクト比が極端に大きくなってしまうため、その開孔が困難になるからである。
【０００５】
また、６４Ｍbit （メガビット）あるいは２５６Ｍbit といった最近の大容量ＤＲＡＭは、情報蓄積用容量素子を立体化して表面積を増やすだけでは蓄積電荷量を確保することが困難になっており、容量素子の立体化と併せて容量絶縁膜をＴａ2 Ｏ5 （酸化タンタル）、（Ｂａ，Ｓｒ）ＴｉＯ3 （チタン酸バリウムストロンチウム；以下ＢＳＴと略す）、ＳｒＴｉＯ3 （チタン酸ストロンチウム；ＳＴＯと略す）といった高誘電体材料で構成することが検討されている。容量絶縁膜をこのような高誘電体材料で構成したＤＲＡＭについては、例えば特開平１−２２２４６９号公報、特開平７−６６３００号公報に記載がある。
【０００６】
さらに、上記した６４〜２５６Ｍbit ＤＲＡＭにおいては、チップサイズの増大に伴う信号遅延対策として、ワード線やビット線の材料に多結晶シリコン膜よりも低抵抗の金属材料を採用することや、ＭＩＳＦＥＴのソース、ドレインと配線とを接続するコンタクトホールの微細化に伴う抵抗増大を回避する対策として、高速動作が要求されるセンスアンプやワードドライバなどの周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面にＴｉＳｉ2 （チタンシリサイド）あるいはＣｏＳｉ2 （コバルトシリサイド）などの高融点金属シリサイド層を形成するシリサイデーション(Silicidation)技術を採用することも不可避になると考えられている。このシリサイデーション技術については、例えば特開平５−２１７９６号公報、特開平６−２９２４０号公報、特開平８−１８１２１２号に記載がある。
【０００７】
【発明が解決しようとする課題】
本発明者は、２５６Ｍbit およびそれ以降の世代に対応したＤＲＡＭの構造およびプロセスを開発中である。このＤＲＡＭは、チップサイズの増大に伴う信号遅延対策としてメモリセル選択用ＭＩＳＦＥＴのゲート電極（ワード線）と周辺回路のＭＩＳＦＥＴのゲート電極をＷ（タングステン）などの高融点金属を主体とする低抵抗材料で構成すると共に、拡散層と配線とのコンタクト抵抗を低減する対策として周辺回路を構成するＭＩＳＦＥＴのソース、ドレインの表面に高融点金属シリサイド層を形成する。
【０００８】
また、このＤＲＡＭは、ビット線の信号遅延対策としてビット線をＷなどの高融点金属を主体とする低抵抗材料で構成すると共に、配線の形成工程を低減する対策としてビット線と周辺回路の第１層目の配線とを同一工程で同時に形成する。さらに、このＤＲＡＭは、情報蓄積用容量素子の蓄積電荷量を確保する対策としてビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造を採用して容量素子の立体化を容易にすると共に、容量絶縁膜をＴａ2 Ｏ5 （酸化タンタル）などの高誘電体材料で構成する。
【０００９】
ところが、本発明者が上記のようなＤＲＡＭの製造プロセスを検討したところ、ＭＩＳＦＥＴの上部に形成したビット線および周辺回路の第１層目の配線が、その後の情報蓄積用容量素子を形成する工程で行われる高温の熱処理によって絶縁膜表面から剥離する現象が見出された。
【００１０】
ここで、上記のようなＤＲＡＭを製造するプロセスの概略を簡単に説明すると、まず半導体基板の主面上に堆積した高融点金属を主体とする低抵抗材料をパターニングしてメモリセル選択用ＭＩＳＦＥＴのゲート電極（ワード線）と周辺回路のＭＩＳＦＥＴのゲート電極を形成した後、半導体基板に不純物をイオン打ち込みしてこれらのＭＩＳＦＥＴのソース、ドレインを形成する。
【００１１】
次に、これらのＭＩＳＦＥＴの上部を絶縁膜で覆った後、まずメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの上部の絶縁膜にコンタクトホールを形成し、続いてこのコンタクトホールの内部に多結晶シリコンのプラグを埋め込む。次に、周辺回路のＭＩＳＦＥＴのゲート電極およびソース、ドレインのそれぞれの上部の絶縁膜にコンタクトホールを形成した後、これらのコンタクトホールの内部を含む絶縁膜の上部にＴｉ膜あるいはＣｏ膜などの高融点金属膜を薄く堆積し、続いて半導体基板を熱処理してコンタクトホールの底部の基板（Ｓｉ）と高融点金属膜とを反応させることによって、コンタクトホールの底部に高融点金属シリサイド層を形成する。
【００１２】
次に、周辺回路のコンタクトホールの内部を含む絶縁膜の上部にＷなどの高融点金属膜を主体とする配線材料を堆積した後、この配線材料と絶縁膜の表面に残った未反応のＴｉ膜とをパターニングすることによって、絶縁膜の上部にビット線と周辺回路の第１層目の配線とを形成する。ビット線は、多結晶シリコンのプラグを埋め込んだ前記コンタクトホールを通じてメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続される。また、周辺回路の第１層目の配線は、周辺回路の前記コンタクトホールを通じて周辺回路のＭＩＳＦＥＴのゲート電極またはソース、ドレインのいずれかと電気的に接続される。
【００１３】
次に、ビット線および周辺回路の第１層目の配線のそれぞれの上部を層間絶縁膜で覆い、続いてこの層間絶縁膜にメモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と情報蓄積用容量素子とを接続するためのスルーホールを形成した後、このスルーホールの上部に堆積した多結晶シリコンなどの導電膜をパターニングして立体的な構造を有する情報蓄積用容量素子の下部電極を形成する。
【００１４】
次に、この下部電極の表面にＴａ2 Ｏ5 （酸化タンタル）などの高誘電体膜を堆積した後、高温の熱処理を行う。Ｔａ2 Ｏ5 あるいはＢＳＴ、ＳＴＯといった金属酸化物からなる高誘電体膜は、それらに共通の性質として、リーク電流を低減するために成膜後に酸素雰囲気中で８００℃程度の高温熱処理を行う必要がある。また、一旦高温熱処理を施した後は、膜質の劣化を防ぐために４５０℃程度以上の高温に晒さないようにする必要がある。
【００１５】
その後、高誘電体膜の上部にＴｉＮ膜などの導電膜を堆積した後、この導電膜とその下層の高誘電体膜とをパターニングして情報蓄積用容量素子の上部電極と容量絶縁膜とを形成する。
【００１６】
ところが、本発明者が上記のようなＤＲＡＭの製造プロセスを検討したところ、Ｔａ2 Ｏ5 膜の膜質を改善するための高温熱処理を行った際に、ビット線や周辺回路の第１層目の配線が絶縁膜表面から剥離する現象が見出された。これは、コンタクトホールの底部にＴｉシリサイド層を形成するために使用したＴｉ膜が酸化シリコンで構成された絶縁膜上に残っていると、Ｔｉ膜と酸化シリコンとの界面で剥離が生じるためであり、その理由としては、ＴｉがＳｉに比べて酸化物を形成し易いからであろうと考えられる。
【００１７】
高温熱処理によるＴｉ膜と酸化シリコン膜の剥離を防止する対策としては、Ｔｉ膜を熱処理してコンタクトホールの底部にＴｉシリサイド層を形成した後、絶縁膜の表面に残った未反応のＴｉ膜を酸性のエッチング液で除去する方法が考えられる。ところが、周辺回路のＭＩＳＦＥＴのソース、ドレインの上部の絶縁膜にコンタクトホールを形成する工程では、同時にＭＩＳＦＥＴのゲート電極の上部にもコンタクトホールを形成するため、Ｔｉシリサイド層の形成後に未反応のＴｉ膜をエッチング液で除去すると、ゲート電極の上部に形成されたコンタクトホール内にもエッチング液が浸入し、ゲート電極を構成する金属膜がエッチングされてしまう。従って、上記の対策は、酸性のエッチング液に耐性のある多結晶シリコン膜やポリサイド膜（多結晶シリコンと高融点金属シリサイドの積層膜）でゲート電極を構成した場合には有効であるが、金属を主体とした材料でゲート電極を構成した場合には適用することができない。
【００１８】
Ｔｉ膜と酸化シリコン膜の界面剥離を防止する他の対策として、Ｔｉ膜を熱処理してＴｉシリサイド層を形成した後（または形成する際）、窒素雰囲気中で熱処理を行うことによってＴｉ膜を酸化シリコン膜と密着性のよいＴｉＮ（チタンナイトライド）膜に置換する方法が考えられる。しかし、窒素雰囲気中での高温熱処理によって酸化シリコン膜上のＴｉ膜を完全にＴｉＮ膜に置換することは難しく、膜の表面は窒化されても酸化シリコン膜との界面までは完全に窒化されない。また、この高温熱処理を長時間行うことは、ＭＩＳＦＥＴのソース、ドレインに打ち込まれた不純物の拡散を助長することになり、浅接合の形成の障害となる。
【００１９】
本発明の目的は、情報蓄積用容量素子の容量絶縁膜を高誘電体材料で構成したＤＲＡＭにおいて、高誘電体材料の膜質を改善するために行う高温熱処理によって下層の配線が絶縁膜の表面から剥離する不良を防止する技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
（１）本発明の半導体集積回路装置は、半導体基板の主面上に形成された酸化シリコン系の第１絶縁膜の上部に、少なくともその一部が前記第１絶縁膜と接するように延在する配線が形成され、前記配線の上部に形成された第２絶縁膜の上部に、少なくともその一部が高誘電体膜で構成された容量絶縁膜を有する容量素子が形成されており、前記配線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる。
【００２３】
（２）本発明の半導体集積回路装置は、半導体基板の主面上の第１領域に、ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥＴを覆う酸化シリコン系の第１絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続され、かつ前記第１絶縁膜と接するように延在するビット線が形成され、前記ビット線の上部に形成された第２絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続され、かつ少なくともその一部が高誘電体膜で構成された容量絶縁膜を有する情報蓄積用容量素子が形成されたＤＲＡＭを有し、前記ビット線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる。
【００２４】
（３）本発明の半導体集積回路装置は、前記（２）において、前記高誘電体膜がＣＶＤ法で堆積した酸化タンタル膜である。
【００２５】
（４）本発明の半導体集積回路装置は、前記（２）において、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極を構成する導電膜の少なくとも一部が金属膜で構成されている。
【００２６】
（５）本発明の半導体集積回路装置は、前記（２）において、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路のＭＩＳＦＥＴが形成され、前記周辺回路のＭＩＳＦＥＴを覆う前記酸化シリコン系の第１絶縁膜の上部に、前記周辺回路のＭＩＳＦＥＴのゲート電極、ソースまたはドレインのいずれかと電気的に接続され、かつ前記第１絶縁膜と接するように延在する第１層目の配線が形成され、前記第１層目の配線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる。
【００２７】
（６）本発明の半導体集積回路装置は、前記（５）において、前記第１絶縁膜に開孔され、前記第１層目の配線と前記周辺回路のＭＩＳＦＥＴのソースまたはドレインとを電気的に接続するコンタクトホールの底部にチタンシリサイド層が形成されている。
【００２８】
（７）本発明の半導体集積回路装置は、前記（５）において、前記ビット線および前記第１層目の配線のそれぞれを構成する前記導電膜がタングステン膜である。
【００２９】
（８）本発明の半導体集積回路装置は、前記（５）において、前記第１層目の配線が前記コンタクトホールの内部に形成され、チタン膜とバリアメタル膜との積層膜、またはチタン膜とバリアメタル膜とタングステン膜との積層膜で構成されたプラグを介して前記周辺回路のＭＩＳＦＥＴのソースまたはドレインと電気的に接続されている。
【００３０】
（９）本発明の半導体集積回路装置は、前記（５）において、前記周辺回路のＭＩＳＦＥＴのゲート電極の少なくとも前記第１層目の配線と接する部分が金属膜で構成されている。
【００３１】
（１０）本発明の半導体集積回路装置は、前記（５）において、前記第１絶縁膜がスピンオングラス膜またはＣＶＤ法で堆積した酸化シリコン膜であることを特徴とする半導体集積回路装置。
【００３２】
（１１）本発明の半導体集積回路装置は、前記（５）において、前記ビット線の幅がフォトリソグラフィの解像限界で決まる最小寸法以下の寸法で構成されている。
【００３３】
（１２）本発明の半導体集積回路装置は、前記（５）において、前記情報蓄積用容量素子の上部に形成された酸化シリコン系の第３絶縁膜の上部に、前記第１層目の配線と電気的に接続された第２層目の配線が形成され、前記第２層目の配線を構成する導電膜は、少なくとも前記第３絶縁膜と界面を接する部分がチタン膜である。
【００３４】
（１３）本発明の半導体集積回路装置は、以下の工程を含んでいる。
【００３５】
（ａ）半導体基板の主面上に酸化シリコン系の第１絶縁膜を形成した後、前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、またはチタンを含む高融点金属の窒化物からなる導電膜を堆積する工程、
（ｂ）前記導電膜をパターニングすることによって、少なくともその一部が前記第１絶縁膜と接するように延在する配線を形成した後、前記配線の上部に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための熱処理を行う工程、
（ｄ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有する容量素子を形成する工程。
【００３６】
（１４）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
【００３７】
（ａ）半導体基板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを形成する工程、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部に酸化シリコン系の第１絶縁膜を形成する工程、
（ｃ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの少なくとも一方の上部の前記第１絶縁膜に第１コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの上部の前記第１絶縁膜に第２コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのゲート電極の上部の前記第１絶縁膜に第３コンタクトホールを形成する工程、
（ｄ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記第１絶縁膜の上部にチタン膜を堆積した後、前記半導体基板を熱処理することによって、前記第２コンタクトホールの底部に露出した前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの表面にチタンシリサイド層を形成する工程、
（ｅ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記チタン膜の上部に、バリアメタル膜、または前記バリアメタル膜とチタンを除いた高融点金属膜との積層膜を堆積した後、前記第１絶縁膜の上部の前記バリアメタル膜または前記積層膜を前記チタン膜と共に除去することによって、前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部にプラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、チタンを除いた高融点金属、または高融点金属の窒化物からなる導電膜を堆積する工程、
（ｇ）前記導電膜をパターニングすることによって、前記第１コンタクトホールを通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されるビット線を形成し、前記第２コンタクトホールまたは前記第３コンタクトホールを通じて前記周辺回路のＭＩＳＦＥＴと電気的に接続される周辺回路の第１層目の配線を形成する工程、
（ｈ）前記ビット線および前記周辺回路の第１層目の配線のそれぞれの上部に堆積した第２絶縁膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための熱処理を行う工程、
（ｉ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有し、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続される情報蓄積用容量素子を形成する工程。
【００３８】
（１５）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極および前記周辺回路のＭＩＳＦＥＴのゲート電極のそれぞれを構成する導電膜が、不純物がドープされた低抵抗多結晶シリコン膜とバリアメタル膜とタングステン膜との積層膜である。
【００３９】
（１６）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記ビット線および前記周辺回路の第１層目の配線がタングステン膜である。
【００４０】
（１７）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記高誘電体膜が金属酸化物からなる。
【００４１】
（１８）本発明の半導体集積回路装置の製造方法は、前記（１７）において、前記金属酸化物が酸化タンタルである。
【００４２】
（１９）本発明の半導体集積回路装置の製造方法は、前記（１４）において、前記高誘電体膜の膜質を改善するための熱処理温度が７５０℃以上である。
【００４３】
（２０）本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
【００４４】
（ａ）半導体基板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを形成する工程、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部に酸化シリコン系の第１絶縁膜を形成する工程、
（ｃ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの少なくとも一方の上部の前記第１絶縁膜に第１コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの上部の前記第１絶縁膜に第２コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのゲート電極の上部の前記第１絶縁膜に第３コンタクトホールを形成する工程、
（ｄ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記第１絶縁膜の上部にコバルト膜を堆積した後、前記半導体基板を熱処理することによって、前記第２コンタクトホールの底部に露出した前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの表面にコバルトシリサイド層を形成する工程、
（ｅ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記コバルト膜の上部に、バリアメタル膜、または前記バリアメタル膜とコバルトを除いた高融点金属膜との積層膜を堆積した後、前記第１絶縁膜の上部の前記バリアメタル膜または前記積層膜を前記コバルト膜と共に除去することによって、前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部にプラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、コバルトを除いた高融点金属、または高融点金属の窒化物からなる導電膜を堆積する工程、
（ｇ）前記導電膜をパターニングすることによって、前記第１コンタクトホールを通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されるビット線を形成し、前記第２コンタクトホールまたは前記第３コンタクトホールを通じて前記周辺回路のＭＩＳＦＥＴと電気的に接続される周辺回路の第１層目の配線を形成する工程、
（ｈ）前記ビット線および前記周辺回路の第１層目の配線のそれぞれの上部に堆積した第２絶縁膜の上部に高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための熱処理を行う工程、
（ｉ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有し、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続される情報蓄積用容量素子を形成する工程。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００４６】
図１は、本実施の形態のＤＲＡＭを形成した半導体チップの全体平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
【００４７】
図２は、上記ＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、行方向に延在する複数のワード線ＷＬ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と列方向に延在する複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセル（ＭＣ）によって構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
【００４８】
図３は、ＤＲＡＭのメモリアレイと周辺回路のそれぞれの一部を示す半導体基板の要部断面図、図４は、メモリアレイの一部を示す半導体基板の概略平面図である。なお、図４にはメモリセルを構成する導電層（プレート電極を除く）のみを示し、導電層間の絶縁膜やメモリセルの上部に形成される配線の図示は省略してある。
【００４９】
ＤＲＡＭのメモリセルは、ｐ型の単結晶シリコンからなる半導体基板１の主面に形成されたｐ型ウエル２に形成されている。メモリセルが形成された領域（メモリアレイ）のｐ型ウエル２は、半導体基板１の他の領域に形成された入出力回路などからノイズが侵入するのを防ぐために、その下部に形成されたｎ型半導体領域３によって半導体基板１と電気的に分離されている。
【００５０】
メモリセルは、メモリセル選択用ＭＩＳＦＥＴＱｓの上部に情報蓄積用容量素子Ｃを配置したスタックド構造で構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓはｎチャネル型で構成され、図４に示すように、Ｘ方向（列方向）に沿って真っ直ぐに延在する細長い島状のパターンで構成された活性領域Ｌに形成されている。活性領域Ｌのそれぞれには、ソース、ドレインの一方（ｎ型半導体領域９）を互いに共有するメモリセル選択用ＭＩＳＦＥＴＱｓがＸ方向に隣接して２個形成されている。
【００５１】
活性領域Ｌを囲む素子分離領域は、ｐ型ウエル２に形成された素子分離溝６で構成されている。素子分離溝６の内部には酸化シリコン膜５が埋め込まれており、その表面は活性領域Ｌの表面とほぼ同じ高さになるように平坦化されている。このような素子分離溝６によって構成された素子分離領域は、活性領域Ｌの端部にバーズビーク(bird's beak) ができないので、ＬＯＣＯＳ（選択酸化）法で形成された同一寸法の素子分離領域（フィールド酸化膜）に比べて実効的な面積が大きくなる。
【００５２】
メモリセル選択用ＭＩＳＦＥＴＱｓは、主としてゲート酸化膜７、ゲート電極８Ａおよびソース、ドレインを構成する一対のｎ型半導体領域９、９によって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａはワード線ＷＬと一体に構成されており、同一の幅、同一のスペースでＹ方向に沿って直線的に延在している。ゲート電極８Ａ（ワード線ＷＬ）の幅すなわちゲート長と、隣接する２本のゲート電極８Ａ（ワード線ＷＬ）のスペースとは、いずれもフォトリソグラフィの解像限界で決まる最小加工寸法と同程度である。ゲート電極８Ａ（ワード線ＷＬ）は、例えばＰ（リン）などのｎ型不純物がドープされた低抵抗多結晶シリコン膜と、その上部に形成されたＷＮ（タングステンナイトライド）膜などからなるバリアメタル層と、その上部に形成されたＷ（タングステン）膜などの高融点金属膜とで構成されたポリメタル構造を有している。ポリメタル構造のゲート電極８Ａ（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド膜で構成されたゲート電極に比べて電気抵抗が低いので、ワード線の信号遅延を低減することができる。
【００５３】
ＤＲＡＭの周辺回路は、ｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐとで構成されている。ｎチャネル型ＭＩＳＦＥＴＱｎはｐ型ウエル２に形成され、主としてゲート酸化膜７、ゲート電極８Ｂおよびソース、ドレインを構成する一対のｎ+ 型半導体領域１０、１０によって構成されている。また、ｐチャネル型ＭＩＳＦＥＴＱｐはｎ型ウエル４に形成され、主としてゲート酸化膜７、ゲート電極８Ｃおよびソース、ドレインを構成する一対のｐ+ 型半導体領域１１、１１によって構成されている。ゲート電極８Ｂ、８Ｃは、ゲート電極８Ａ（ワード線ＷＬ）と同じポリメタル構造で構成されている。周辺回路を構成するｎチャネル型ＭＩＳＦＥＴＱｎとｐチャネル型ＭＩＳＦＥＴＱｐは、メモリセルよりも緩いデザインルールで製造されている。
【００５４】
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）の上部には窒化シリコン膜１２が形成されており、この窒化シリコン膜１２の上部および側壁とゲート電極８Ａ（ワード線ＷＬ）の側壁とには窒化シリコン膜１３が形成されている。また、周辺回路のＭＩＳＦＥＴのゲート電極８Ｂ、８Ｃのそれぞれの上部には窒化シリコン膜１２が形成されており、ゲート電極８Ｂ、８Ｃのそれぞれの側壁には、窒化シリコン膜１３で構成されたサイドウォールスペーサ１３ｓが形成されている。
【００５５】
メモリアレイの窒化シリコン膜１２と窒化シリコン膜１３は、後述するように、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイン（ｎ型半導体領域９、９）の上部にセルフアライン（自己整合）でコンタクトホールを形成する際のエッチングストッパとして使用される。また、周辺回路のサイドウォールスペーサ１３ｓは、ｎチャネル型ＭＩＳＦＥＴＱｎのソース、ドレインとｐチャネル型ＭＩＳＦＥＴＱｐのソース、ドレインをＬＤＤ(Lightly Doped Drain) 構造にするために使用される。
【００５６】
メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれの上部にはＳＯＧ膜１６が形成されている。また、このＳＯＧ膜１６のさらに上部には２層の酸化シリコン膜１７、１８が形成されており、上層の酸化シリコン膜１８は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。
【００５７】
メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインを構成する一対のｎ型半導体領域９、９の上部には、酸化シリコン膜１８、１７およびＳＯＧ膜１６を貫通するコンタクトホール１９、２０が形成されている。これらのコンタクトホール１９、２０の内部には、ｎ型不純物（例えばＰ（リン））をドープした低抵抗の多結晶シリコン膜で構成されたプラグ２１が埋め込まれている。
【００５８】
コンタクトホール１９、２０のそれぞれの底部のＸ方向の径は、対向する２本のゲート電極８Ａ（ワード線ＷＬ）の一方の側壁の窒化シリコン膜１３と他方の側壁の窒化シリコン膜１３とのスペースによって規定されている。すなわち、コンタクトホール１９、２０は、ゲート電極８Ａ（ワード線ＷＬ）のスペースに対してセルフアラインで形成されている。
【００５９】
一対のコンタクトホール１９、２０のうち、情報蓄積用容量素子Ｃを接続するためのコンタクトホール２０のＹ方向の径は、活性領域ＬのＹ方向の寸法よりも小さい。これに対して、ビット線ＢＬを接続するためのコンタクトホール１９（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域９上のコンタクトホール）のＹ方向の径は、活性領域ＬのＹ方向の寸法よりも大きい。すなわち、コンタクトホール１９は、Ｙ方向の径がＸ方向の（上端部の）径よりも大きい略長方形の平面パターンで構成されており、その一部は活性領域Ｌから外れて素子分離溝６上に延在している。コンタクトホール１９をこのようなパターンで構成することにより、コンタクトホール１９を介してビット線ＢＬとｎ型半導体領域９とを電気的に接続する際に、ビット線ＢＬの幅を一部で太くして活性領域Ｌの上部まで延在したり、活性領域Ｌの一部をビット線ＢＬ方向に延在したりしなくともよいので、メモリセルサイズを縮小することが可能となる。
【００６０】
酸化シリコン膜１８の上部には酸化シリコン膜２８が形成されている。コンタクトホール１９の上部の酸化シリコン膜２８にはスルーホール２２が形成されており、その内部には下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込まれている。また、このプラグ３５とスルーホール２２の下部のコンタクトホール１９に埋め込まれたプラグ２１との界面には、プラグ３５の一部を構成するＴｉ膜とプラグ２１を構成する多結晶シリコン膜との反応によって生じたＴｉＳｉ2 （チタンシリサイド）層３７が形成されている。スルーホール２２は、活性領域Ｌから外れた素子分離溝６の上方に配置されている。
【００６１】
酸化シリコン膜２８の上部にはビット線ＢＬが形成されている。ビット線ＢＬは素子分離溝６の上方に配置されており、同一の幅、同一のスペースでＸ方向に沿って直線的に延在している。ビット線ＢＬはＷ膜で構成されており、酸化シリコン膜２８に形成されたスルーホール２２およびその下部の絶縁膜（酸化シリコン膜２８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜７）に形成されたコンタクトホール１９を通じてメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方（２個のメモリセル選択用ＭＩＳＦＥＴＱｓによって共有されたｎ型半導体領域９）と電気的に接続されている。また、ビット線ＢＬは、隣接するビット線ＢＬとの間に形成される寄生容量をできるだけ低減するために、そのスペースを可能な限り広くしてある。
【００６２】
ビット線ＢＬのスペースを広くして寄生容量を低減することにより、メモリセルサイズを縮小した場合でも、情報蓄積用容量素子Ｃに蓄積された電荷（情報）を読み出すときの信号電圧を大きくすることができる。また、ビット線ＢＬのスペースを広くすることにより、後述するビット線ＢＬのスペース領域に形成されるスルーホール（情報蓄積用容量素子Ｃとコンタクトホール２０とを接続するスルーホール）４８の開孔マージンを十分に確保できるようになるので、メモリセルサイズを縮小した場合でも、ビット線ＢＬとスルーホール４８のショートを確実に防止することができる。
【００６３】
さらに、ビット線ＢＬを金属（Ｗ）で構成することにより、そのシート抵抗を２Ω／□程度にまで低減できるので、情報の読み出し、書き込みを高速で行うことができる。また、ビット線ＢＬと後述する周辺回路の配線２３〜２６とを同一の工程で同時に形成することができるので、ＤＲＡＭの製造工程を簡略化することができる。また、ビット線ＢＬを耐熱性およびエレクトロマイグレーション耐性の高い金属（Ｗ）で構成することにより、ビット線ＢＬの幅を微細化した場合でも、断線を確実に防止することができる。
【００６４】
周辺回路の酸化シリコン膜２８の上部には第１層目の配線２３〜２６が形成されている。これらの配線２３〜２６はビット線ＢＬと同じ導電材料（Ｗ）で構成されており、後述するようにビット線ＢＬを形成する工程で同時に形成される。配線２３〜２６は、酸化シリコン膜２８、１８、１７およびＳＯＧ膜１６に形成されたコンタクトホール３０〜３４を通じて周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と電気的に接続されている。
【００６５】
周辺回路のＭＩＳＦＥＴと配線２３〜２６とを接続するコンタクトホール３０〜３４の内部には、下層から順にＴｉ膜、ＴｉＮ膜、Ｗ膜を積層した導電膜からなるプラグ３５が埋め込まれている。また、これらのコンタクトホール３０〜３４のうち、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０およびｐ+ 型半導体領域１１）の上部に形成されたコンタクトホール（３０〜３３）の底部には、プラグ３５の一部を構成するＴｉ膜と半導体基板１（Ｓｉ）との反応によって生じたＴｉＳｉ2 層３７が形成されており、これによってプラグ３５とソース、ドレイン（ｎ+ 型半導体領域１０およびｐ+ 型半導体領域１１）とのコンタクト抵抗が低減されている。
【００６６】
ビット線ＢＬと第１層目の配線２３〜２６のそれぞれの上部には酸化シリコン膜３８が形成されており、この酸化シリコン膜３８のさらに上部にはＳＯＧ膜３９が形成されている。ＳＯＧ膜３９は、その表面が半導体基板１の全域でほぼ同じ高さになるように平坦化されている。
【００６７】
メモリアレイのＳＯＧ膜３９の上部には窒化シリコン膜４４が形成されており、この窒化シリコン４４のさらに上部には情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、下部電極（蓄積電極）４５と上部電極（プレート電極）４７とそれらの間に設けられたＴａ2 Ｏ5 （酸化タンタル）膜４６とによって構成されている。下部電極４５は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜からなり、上部電極４７は、例えばＴｉＮ膜からなる。
【００６８】
情報蓄積用容量素子Ｃの下部電極４５は、図４のＸ方向に沿って真っ直ぐに延在する細長いパターンで構成されている。下部電極４５は、窒化シリコン膜４４、ＳＯＧ膜３９およびその下層の酸化シリコン膜３８、２８を貫通するスルーホール４８内に埋め込まれたプラグ４９を通じてコンタクトホール２０内のプラグ２１と電気的に接続され、さらにこのプラグ２１を介してメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの他方（ｎ型半導体領域９）と電気的に接続されている。下部電極４５とコンタクトホール２０との間に形成されたスルーホール４８は、ビット線ＢＬまたはその下部のプラグ３５とのショートを確実に防止するために、最小加工寸法よりも微細な径（例えば0.１４μｍ）で構成されている。このスルーホール４８内に埋め込まれたプラグ４９は、例えばＰ（リン）がドープされた低抵抗多結晶シリコン膜で構成されている。
【００６９】
周辺回路のＳＯＧ膜３９の上部には、情報蓄積用容量素子Ｃの下部電極４５とほぼ同じ高さの厚い膜厚を有する酸化シリコン膜５０が形成されている。周辺回路の酸化シリコン膜５０をこのような厚い膜厚で形成することによって、情報蓄積用容量素子Ｃの上部に形成される層間絶縁膜５６の表面がメモリアレイと周辺回路とでほぼ同じ高さになる。
【００７０】
情報蓄積用容量素子Ｃの上部には層間絶縁膜５６が形成され、さらにその上部には第２層目の配線５２、５３が形成されている。層間絶縁膜５６は、酸化シリコン膜で構成されており、第２層目の配線５２、５３は、Ａｌ（アルミニウム）を主体とする導電膜で構成されている。周辺回路に形成された第２層目の配線５３は、その下層の絶縁膜（層間絶縁膜５６、酸化シリコン膜５０、ＳＯＧ膜３９、酸化シリコン膜３８）に形成されたスルーホール５４を通じて第１層目の配線２６と電気的に接続されている。このスルーホール５４の内部には、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ５５が埋め込まれている。
【００７１】
第２層目の配線５２、５３の上部には第２の層間絶縁膜６３が形成され、さらにその上部には第３層目の配線５７、５８、５９が形成されている。層間絶縁膜６３は、酸化シリコン系の絶縁膜（例えば酸化シリコン膜とＳＯＧ膜と酸化シリコン膜とからなる３層の絶縁膜）で構成されており、第３層目の配線５７、５８、５９は、第２層目の配線５２、５３と同じく、Ａｌを主体とする導電膜で構成されている。
【００７２】
第３層目の配線５８は、その下層の層間絶縁膜６３、５６に形成されたスルーホール６０を通じて情報蓄積用容量素子Ｃの上部電極４７と電気的に接続されており、周辺回路の第３層目の配線５９は、その下層の層間絶縁膜６３に形成されたスルーホール６１を通じて第２層目の配線５３と電気的に接続されている。これらのスルーホール６０、６１の内部には、例えばＴｉ膜、ＴｉＮ膜およびＷ膜からなるプラグ６２が埋め込まれている。
【００７３】
次に、上記のように構成されたＤＲＡＭの製造方法の一例を図５〜図４２を用いて工程順に説明する。
【００７４】
まず、図５に示すように、ｐ型で比抵抗が１０Ωcm程度の単結晶シリコンからなる半導体基板１の主面の素子分離領域に素子分離溝６を形成する。素子分離溝６は、半導体基板１の表面をエッチングして深さ３００〜４００nm程度の溝を形成し、次いでこの溝の内部を含む半導体基板１上にＣＶＤ法で酸化シリコン膜５を堆積した後、この酸化シリコン膜５を化学的機械研磨(Chemical Mechanical Polishing; ＣＭＰ) 法でポリッシュバックして形成する。
【００７５】
次に、図６に示すように、メモリセルを形成する領域（メモリアレイ）の半導体基板１にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型半導体領域３を形成した後、メモリアレイと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴＱｎを形成する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐ型ウエル２を形成し、周辺回路の他の一部（ｐチャネル型ＭＩＳＦＥＴＱｐを形成する領域）にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型ウエル４を形成する。
【００７６】
続いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不純物、例えばＢＦ2 ( フッ化ホウ素) ）をｐ型ウエル２およびｎ型ウエル４にイオン打ち込みし、次いでｐ型ウエル２およびｎ型ウエル４のそれぞれの表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１をウェット酸化してｐ型ウエル２およびｎ型ウエル４のそれぞれの表面に膜厚７nm程度の清浄なゲート酸化膜７を形成する。
【００７７】
次に、図７に示すように、ゲート酸化膜７の上部にゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを形成する。ゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃは、例えばＰ（リン）などのｎ型不純物をドープした膜厚７０nm程度の多結晶シリコン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその上部に膜厚５nm程度のＷＮ（タングステンナイトライド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法で堆積し、さらにその上部に膜厚２００nm程度の窒化シリコン膜１２をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこれらの膜をパターニングすることにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層には、ＷＮ膜高融点金属窒化膜、例えばＴｉＮ（チタンナイトライド）膜を使用することもできる。メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極８Ａ（ワード線ＷＬ）は、例えば波長２４８nmのＫｒＦエキシマレーザを光源に用いた露光技術と位相シフト技術とを用いて形成する。
【００７８】
次に、図８に示すように、ｎ型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてゲート電極８Ｃの両側のｎ型ウエル４にｐ- 型半導体領域１５を形成する。また、ｐ型ウエル２にｎ型不純物、例えばＰ（リン）をイオン打ち込みしてゲート電極８Ａの両側のｐ型ウエル２にｎ- 型半導体領域９ａを形成し、ゲート電極８Ｂの両側のｐ型ウエル２にｎ- 型半導体領域１４を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００７９】
次に、図９に示すように、半導体基板１上にＣＶＤ法で膜厚５０nm程度の窒化シリコン膜１３を堆積した後、メモリアレイの窒化シリコン膜１３をフォトレジスト膜で覆い、周辺回路の窒化シリコン膜１３を異方性エッチングすることにより、周辺回路のゲート電極８Ｂ、８Ｃの側壁にサイドウォールスペーサ１３ｓを形成する。このエッチングは、素子分離溝６に埋め込まれた酸化シリコン膜５とゲート酸化膜７の削れ量を最少とするために、窒化シリコン膜１３を高い選択比でエッチングするガスを使用して行う。また、ゲート電極８Ｂ、８Ｃ上の窒化シリコン膜１２の削れ量を最少とするために、オーバーエッチング量を必要最小限に留めるようにする。
【００８０】
次に、図１０に示すように、周辺回路のｎ型ウエル４にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込みしてｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、ドレイン）を形成し、周辺回路のｐ型ウエル２にｎ型不純物、例えばＡｓ（ヒ素）をイオン打ち込みしてｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイン）を形成する。ここまでの工程により、ＬＤＤ構造を備えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎが略完成する。
【００８１】
次に、図１１に示すように、半導体基板１上に膜厚３００nm程度のＳ０Ｇ膜１６をスピン塗布し、水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理を行った後、さらに８００℃、１分程度の熱処理を行ってこのＳＯＧ膜１６をデンシファイ（緻密化）する。ＳＯＧ膜１６には、例えばポリシラザン系の無機ＳＯＧを使用する。
【００８２】
ＳＯＧ膜１６は、ＢＰＳＧ膜などのグラスフロー膜に比べてリフロー性が高く、微細なスペースのギャップフィル性に優れているので、フォトリソグラフィの解像限界程度まで微細化されたゲート電極８Ａ（ワード線ＷＬ）のスペースに埋め込んでもボイドが生じることがない。また、ＳＯＧ膜１６は、ＢＰＳＧ膜などで必要とされる高温、長時間の熱処理を行わなくとも高いリフロー性が得られるので、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ドレインに打ち込まれた不純物の熱拡散を抑制して浅接合化を図ることができると共に、熱処理時にゲート電極８Ａ（ワード線ＷＬ）およびゲート電極８Ｂ、８Ｃを構成するメタル（Ｗ膜）が酸化するのを抑制できるので、メモリセル選択用ＭＩＳＦＥＴＱｓおよび周辺回路のＭＩＳＦＥＴの高性能化を実現することができる。
【００８３】
次に、図１２に示すように、ＳＯＧ膜１６の上部に膜厚６００nm程度の酸化シリコン膜１７を堆積し、次いでこの酸化シリコン膜１７をＣＭＰ法で研磨してその表面を平坦化した後、その上部に膜厚１００nm程度の酸化シリコン膜１８を堆積する。上層の酸化シリコン膜１８は、ＣＭＰ法で研磨されたときに生じた下層の酸化シリコン膜１７の表面の微細な傷を補修するために堆積する。
【００８４】
次に、図１３に示すように、フォトレジスト膜２７をマスクにしたドライエッチングでメモリセル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域（ソース、ドレイン）９ａの上部の酸化シリコン膜１８、１７を除去する。このエッチングは、酸化シリコン膜１７の下層の窒化シリコン膜１３が除去されるのを防ぐために、酸化シリコン膜１７を高い選択比でエッチングするガスを使用して行う。
【００８５】
続いて、図１４に示すように、上記フォトレジスト膜２７をマスクにしたドライエッチングでｎ- 型半導体領域（ソース、ドレイン）９ａの上部の窒化シリコン膜１３を除去し、次いでその下層の薄いゲート酸化膜７を除去することにより、ｎ- 型半導体領域（ソース、ドレイン）９ａの一方の上部にコンタクトホール１９を形成し、他方の上部にコンタクトホール２０を形成する。
【００８６】
窒化シリコン膜１３のエッチングは、半導体基板１や素子分離溝６の削れ量を最小とするために、窒化シリコン膜１３を高い選択比でエッチングするガスを使用して行う。また、このエッチングは、窒化シリコン膜１３を異方的にエッチングするような条件で行い、ゲート電極８Ａ（ワード線ＷＬ）の側壁に窒化シリコン膜１３を残すようにする。これにより、底部の径（Ｘ方向の径）がフォトリソグラフィの解像限界以下の微細なコンタクトホール１９、２０をゲート電極８Ａ（ワード線ＷＬ）のスペースに対して自己整合で形成することができる。
【００８７】
次に、フォトレジスト膜２７を除去した後、フッ酸系のエッチング液（例えばフッ酸＋フッ化アンモニウム混液）を使って、コンタクトホール１９、２０の底部に露出した半導体基板１の表面を洗浄し、ドライエッチング残渣やフォトレジスト残渣などを除去する。このときコンタクトホール１９、２０の側壁に露出したＳＯＧ膜１６もエッチング液に曝されるが、８００℃程度の高温でデンシファイ（緻密化）したＳＯＧ膜１６は、このデンシファイ処理を行わないＳＯＧ膜に比べてフッ酸系のエッチング液に対する耐性が高いので、このウェットエッチング処理によってコンタクトホール１９、２０の側壁が大きくアンダーカットされることはない。これにより、次の工程でコンタクトホール１９、２０の内部に埋め込まれるプラグ２１同士のショートを確実に防止することができる。
【００８８】
また、上記コンタクトホール１９、２０を形成した後、このコンタクトホール１９、２０を通じてｐ型ウエル２にｎ型不純物（例えばリン）をイオン打ち込みすることによって、メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインよりも深い領域のｐ型ウエル２にｎ型半導体層を形成してもよい。このｎ型半導体層は、ソース、ドレインの端部に集中する電界を緩和する効果があるので、ソース、ドレインの端部のリーク電流を低減してメモリセルのリフレッシュ特性を向上させることができる。
【００８９】
次に、図１５に示すように、コンタクトホール１９、２０の内部にプラグ２１を形成する。プラグ２１は、酸化シリコン膜１８の上部にｎ型不純物（例えばＡｓ（ヒ素））をドープした膜厚３００nm程度の多結晶シリコン膜をＣＶＤ法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研磨してコンタクトホール１９、２０の内部に残すことにより形成する。
【００９０】
続いて、酸化シリコン膜１８の上部に膜厚２００nm程度の酸化シリコン膜２８をＣＶＤ法で堆積した後、窒素ガス雰囲気中で８００℃、１分程度の熱処理を行う。この熱処理によって、プラグ２１を構成する多結晶シリコン膜中のｎ型不純物がコンタクトホール１９、２０の底部からメモリセル選択用ＭＩＳＦＥＴＱｓのｎ- 型半導体領域９ａに拡散し、低抵抗のｎ型半導体領域（ソース、ドレイン）９が形成される。
【００９１】
次に、図１６に示すように、フォトレジスト膜をマスクにしたドライエッチングでコンタクトホール１９の上部の酸化シリコン膜２８を除去することによって、スルーホール２２を形成する。このスルーホール２２は、活性領域Ｌから外れた素子分離溝６の上方に配置する。
【００９２】
続いて、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の酸化シリコン膜２８、１８、１７、ＳＯＧ膜１６およびゲート酸化膜７を除去することによって、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイン）の上部にコンタクトホール３０、３１を形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、ドレイン）の上部にコンタクトホール３２、３３を形成する。またこのとき同時に、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部にコンタクトホール３４を形成し、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に図示しないコンタクトホールを形成する。
【００９３】
上記のように、スルーホール２２を形成するエッチングとコンタクトホール３０〜３４を形成するエッチングとを別工程で行うことにより、周辺回路の深いコンタクトホール３０〜３４を形成する際にメモリアレイの浅いスルーホール２２の底部に露出したプラグ２１が深く削れる不具合を防ぐことができる。なお、スルーホール２２の形成とコンタクトホール３０〜３４の形成は、上記と逆の順序で行ってもよい。
【００９４】
次に、図１７に示すように、コンタクトホール３０〜３４とスルーホール２２の内部を含む酸化シリコン膜２８の上部に膜厚４０nm程度のＴｉ膜３６を堆積する。Ｔｉ膜３６は、アスペクト比が大きいコンタクトホール３０〜３４の底部でも１０nm程度以上の膜厚を確保できるよう、コリメーションスパッタなどの高指向性スパッタリング法を用いて堆積する。
【００９５】
続いて、Ｔｉ膜３６を大気に晒すことなく、Ａｒ（アルゴン）ガス雰囲気中で６５０℃、３０秒程度の熱処理を行い、さらに窒素ガス雰囲気中で７５０℃、１分程度の熱処理を行う。この熱処理によって図１８に示すように、コンタクトホール３０〜３３の底部のＳｉ基板とＴｉ膜３６とが反応し、ｎチャネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域１０（ソース、ドレイン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体領域１１（ソース、ドレイン）の表面とに膜厚１０nm程度のＴｉＳｉ2 層３７が形成される。また、上記窒素ガス雰囲気中での熱処理によって、コンタクトホール３０〜３４の側壁に堆積した薄いＴｉ膜３６の表面が窒化され、Ｓｉと反応し難い安定な膜となる。
【００９６】
なおこのとき、酸化シリコン膜２８の上部のＴｉ膜３６の表面も窒化されるが、表面以外の部分は窒化されずに未反応のまま残る。また、スルーホール２２の底部のプラグ２１の表面には、プラグ２１を構成する多結晶シリコン膜とＴｉ膜３６との反応によってＴｉＳｉ2 層３７が形成される。
【００９７】
コンタクトホール３０〜３３の底部にＴｉＳｉ2 層３７を形成することにより、次の工程でコンタクトホール３０〜３３の内部に形成されるプラグ３５と、周辺回路のＭＩＳＦＥＴのソース、ドレイン（ｎ+ 型半導体領域１０、ｐ+ 型半導体領域１１）とが接触する部分のコンタクト抵抗を１ｋΩ以下まで低減することができるので、センスアンプＳＡやワードドライバＷＤなどの周辺回路の高速動作が可能となる。コンタクトホール３０〜３３の底部のシリサイド層は、ＴｉＳｉ2 以外の高融点金属シリサイド、例えばＣｏＳｉ2 （コバルトシリサイド）、ＴａＳｉ2 （タンタルシリサイド）、ＭｏＳｉ2 （モリブデンシリサイド）などで構成することもできる。
【００９８】
次に、図１９に示すように、Ｔｉ膜３６の上部に膜厚３０nm程度のＴｉＮ膜４０をＣＶＤ法で堆積する。ＣＶＤ法は、スパッタリング法に比べてステップカバレージがよいので、アスペクト比が大きいコンタクトホール３０〜３４の底部に平坦部と同程度の膜厚のＴｉＮ膜４０を堆積することができる。続いて、六フッ化タングステン（ＷＦ6 ）、水素およびモノシラン（ＳｉＨ4 ）をソースガスに用いたＣＶＤ法でＴｉＮ膜４０の上部に膜厚３００nm程度の厚いＷ膜４１を堆積し、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部をＷ膜４１で完全に埋め込む。
【００９９】
なお、ＴｉＳｉ2 層３７を形成した直後に未反応のＴｉ膜３６をエッチング液で除去すると、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８Ｃの上部に形成されたコンタクトホール３４の内部や、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８Ｂの上部に形成された図示しないコンタクトホールの内部にもエッチング液が浸入し、ポリメタル構造で構成されたゲート電極８Ｂ、８Ｃの表面（Ｗ膜）がエッチングされてしまう。これを防止するために、本実施の形態では、コンタクトホール３０〜３３の底部にＴｉＳｉ2 層３７を形成した後、酸化シリコン膜２８の上部やコンタクトホール３０〜３４の内部に残った未反応のＴｉ膜３６を残したまま、その上部にＴｉＮ膜４０およびＷ膜４１を堆積する。
【０１００】
次に、図２０に示すように、ＣＭＰ法を用いて酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を除去（ポリッシュバック）することにより、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部に上記Ｗ膜４１、ＴｉＮ膜４０およびＴｉ膜３６で構成されたプラグ３５を形成する。このプラグ３５は、酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６をドライエッチングで除去（エッチバック）することによって形成してもよい。なおこのとき、酸化シリコン膜２８上のＴｉ膜３６の除去が不十分であると、次の工程で酸化シリコン膜２８上に形成される配線（２３〜２６）の一部が後の高温熱処理時に酸化シリコン膜２８の表面から剥離することがあるので注意を要する。
【０１０１】
上記プラグ３５は、高融点金属であるＷ膜４１を主体として構成されているために抵抗が低いと共に耐熱性が高い。また、Ｗ膜４１の下層に形成されたＴｉＮ膜４０は、Ｗ膜４１をＣＶＤ法で堆積する際に六フッ化タングステンとＳｉとが反応して欠陥( エンクローチメントやワームホール) が発生するのを防止するバリア層として機能すると共に、後の高温熱処理工程でＷ膜４１とＳｉ基板とが反応（シリサイド化反応）するのを防止するバリア層として機能する。このバリア層には、ＴｉＮ以外の高融点金属窒化物（例えばＷＮ膜）などを使用することもできる。
【０１０２】
プラグ３５は、Ｗ膜４１を使用せずにＴｉＮ膜４０を主体として構成してもよい。すなわち、コンタクトホール３０〜３４およびスルーホール２２のそれぞれの内部に厚い膜厚のＴｉＮ膜４０を埋め込んでプラグ３５を形成してもよい。この場合は、Ｗ膜４１を主体として構成した場合に比べてプラグ３５の抵抗が幾分高くなるが、次の工程で酸化シリコン膜２８の上部に堆積するＷ膜４２をドライエッチングしてビット線ＢＬと周辺回路の第１層目の配線２３〜２６とを形成する際にＴｉＮ膜４０がエッチングストッパとなるので、配線２３〜２６とコンタクトホール３０〜３４の合わせずれマージンが格段に向上し、配線２３〜２６のレイアウトの自由度が大幅に向上する。
【０１０３】
次に、酸化シリコン膜２８の上部に以下のような方法でビット線ＢＬおよび周辺回路の第１層目の配線２３〜２６を形成する。
【０１０４】
まず、図２１に示すように、酸化シリコン膜２８の表面をウェット洗浄して研磨残渣を十分に除去した後、その上部に膜厚１００nm程度のＷ膜４２をスパッタリング法で堆積する。次に、図２２に示すように、Ｗ膜４２の上部に形成したフォトレジスト膜４３をマスクにしてＷ膜４２をドライエッチングすることにより、ビット線ＢＬおよび周辺回路の第１層目の配線２３〜２６を形成する。なお、Ｗ膜４２は光反射率が高いので、露光時にフォトレジスト膜４３がハレーションを引き起こしてパターン（幅およびスペース）の寸法精度が低下することがある。これを防止するためには、Ｗ膜４２の上部に反射防止膜を薄く堆積してからフォトレジスト膜４３を塗布すればよい。反射防止膜には有機系の材料または光反射率が低い金属材料（例えばＴｉＮ膜）を使用する。
【０１０５】
ここで、酸化シリコン膜とその上部に堆積した各種金属膜との密着性について検討した結果を説明する。
【０１０６】
【表１】
表１は、プラズマＣＶＤ法で堆積した酸化シリコン膜の表面に６種類の金属膜（試料１〜６）を堆積し、８００℃の窒素雰囲気中で５分間熱処理した後に両者の界面の密着性を評価した結果をまとめたものである。全ての試料においてＷ膜はスパッタリング法で堆積し、膜厚は３００nmとした。また、試料１〜５のＴｉＮ膜はすべて反応性スパッタリング法で堆積し、膜厚は５０nmとした。試料２、３および４のＴｉＮx 膜は、反応性スパッタリング法で組成比（ｘ）を変えて堆積した。具体的には、Ａｒ（アルゴン）−窒素混合ガスの窒素分圧を調節することによって組成比（ｘ）を変えた。試料１のＴｉ膜はスパッタリング法で堆積し、膜厚は５０nmとした。
【０１０８】
表に示すように、試料１〜４は界面に剥離が発生したが、試料５、６は全く剥離が発生しなかった。このことから、Ｔｉ膜、またはＴｉが過剰な状態で含まれたＴｉ化合物膜と酸化シリコン膜とが界面を接した状態で高温の熱処理を行うと、膜剥がれが発生することが判明した。そこで、酸化物を生成する際の熱化学的生成エネルギーを見ると、ＷよりもＳｉのほうが酸化物を形成し易く、さらにＴｉの方がＳｉよりも酸化物を形成しやすいエネルギー変化となっている。従って、この物質固有の性質が上記した膜剥がれの原因であると推定される。また、界面にＴｉが存在する場合でも、Ｔｉ単体としてではなく安定な窒素化合物（ＴｉＮ）として存在する場合には、Ｔｉ−Ｎ結合を壊すエネルギーが必要となることから、これが試料５で膜剥がれが発生しなかった原因と思われる。
【０１０９】
前述した製造方法では、酸化シリコン膜２８の上部のＷ膜４１、ＴｉＮ膜４０およびＴｉ膜３６を一旦除去してコンタクトホール３０〜３４の内部とスルーホール２２の内部とにプラグ３５を形成した後、酸化シリコン膜２８の上部に新たに堆積したＷ膜４２をパターニングしてビット線ＢＬおよび配線２３〜２６を形成する。従って、この方法によれば、Ｗ膜４１、ＴｉＮ膜４０およびＴｉ膜３６をパターニングしてビット線ＢＬおよび配線２３〜２６を形成する場合に比べて製造工程は増えるが、後にビット線ＢＬの上部に情報蓄積用容量素子Ｃを形成する際に行われる高温熱処理によってビット線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良を確実に防止することができる。
【０１１０】
また、アスペクト比の大きいコンタクトホール３０〜３４の内部にプラグ３５を形成した後、ビット線ＢＬおよび配線２３〜２６を形成するためのＷ膜４２を酸化シリコン膜２８の上部に堆積する前記の製造方法によれば、Ｗ膜４２を堆積する際にスルーホール２２およびコンタクトホール３０〜３４の内部への膜の埋め込みを考慮する必要がないので、Ｗ膜４２を薄い膜厚で堆積することができる。すなわち、この製造方法によれば、ビット線ＢＬの膜厚を薄くすることができるので、隣接するビット線ＢＬとの間に形成される寄生容量をさらに低減することができる。
【０１１１】
さらに、酸化シリコン膜２８の表面をＣＭＰ法で研磨して平坦化し、その上部に薄い膜厚のＷ膜４２を堆積したことにより、Ｗ膜４２をエッチングするときのオーバーエッチング量を少なくすることができるので、フォトレジスト膜４３の幅よりも広い径を有するスルーホール２２の内部のプラグ３５が深く削れる不具合を防止することができる。
【０１１２】
ビット線ＢＬおよび配線２３〜２６は、ＣＶＤ法で堆積したＷ膜や、Ｗ膜とＴｉＮ膜との積層膜を使って形成してもよい。また、酸化シリコン系の絶縁膜との密着性が良好な他の高融点金属（例えばＭｏ膜、Ｔａ膜）やその窒化物の単層膜あるいはそれらの積層膜を使って形成してもよい。
【０１１３】
次に、図２３に示すように、ビット線ＢＬと第１層目の配線２３〜２６のそれぞれの上部に膜厚１００nm程度の酸化シリコン膜３８を堆積し、続いて酸化シリコン膜３８の上部に膜厚２５０nm程度のＳ０Ｇ膜３９をスピン塗布した後、水蒸気を含む４００℃程度の酸素雰囲気中でベーク処理を行い、さらに８００℃、１分程度の熱処理を行ってデンシファイ（緻密化）することによって、ＳＯＧ膜３９の表面を平坦化する。
【０１１４】
前記のように、酸化シリコン膜２８の表面を平坦化し、その上部に薄い膜厚のＷ膜４２を堆積してビット線ＢＬと第１層目の配線２３〜２６とを形成したことにより、Ｓ０Ｇ膜３９の下地段差を小さくすることができるので、ビット線ＢＬおよび配線２３〜２６のそれぞれの上部を２層の絶縁膜（酸化シリコン膜３８、ＳＯＧ膜３９）だけで平坦化することができる。すなわち、ゲート電極８Ａ、８Ｂ、８Ｃの上部を平坦化したときのように、ＳＯＧ膜（１６）の上部にさらに酸化シリコン膜（１７）を堆積してその表面をＣＭＰ法で研磨しなくとも十分な平坦性を確保することができるため、製造工程を短縮することができる。
【０１１５】
なお、ビット線ＢＬと第１層目の配線２３〜２６による段差が小さい場合には、Ｓ０Ｇ膜３９を使用せずに酸化シリコン膜３８を厚く堆積するだけで平坦化を図ることもできる。他方、ビット線ＢＬと配線２３〜２６の密度差が大きく、Ｓ０Ｇ膜３９だけでは十分な平坦性が得られないような場合には、Ｓ０Ｇ膜３９の表面をＣＭＰ法で研磨し、さらにその上部にＳＯＧ膜３９の表面の微細な研磨傷を補修するための酸化シリコン膜を堆積してもよい。また、Ｓ０Ｇ膜３９をデンシファイする温度をあまり高くできないような場合には、その耐湿性の低下を補うために、その上部にさらに酸化シリコン膜を堆積してもよい。
【０１１６】
次に、図２４に示すように、ＳＯＧ膜３９の上部に膜厚２００nm程度の多結晶シリコン膜７０をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしてこの多結晶シリコン膜７０をドライエッチングすることにより、コンタクトホール２０の上方にスルーホール７１を形成する。このスルーホール７１は、その直径が最小加工寸法と同程度となるように形成する。
【０１１７】
次に、図２５に示すように、スルーホール７１の側壁に多結晶シリコン膜で構成されたサイドウォールスペーサ７２を形成する。サイドウォールスペーサ７２は、スルーホール７１の内部を含む多結晶シリコン膜７０の上部に膜厚６０nm程度の薄い第２の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、この多結晶シリコン膜をエッチバックしてスルーホール７１の側壁に残すことにより形成する。このサイドウォールスペーサ７２を形成することにより、スルーホール７１の内径は、最小加工寸法よりも微細になる。
【０１１８】
次に、図２６に示すように、多結晶シリコン膜７０とサイドウォールスペーサ７２とをマスクにしてスルーホール７１の底部の絶縁膜（ＳＯＧ膜３９、酸化シリコン膜３８、２８）をドライエッチングすることにより、ビット線ＢＬとこれに隣接するビット線ＢＬとのスペース領域を通ってコンタクトホール２０に達するスルーホール４８を形成する。
【０１１９】
スルーホール４８は、最小加工寸法よりも微細な内径を有するスルーホール７１の側壁のサイドウォールスペーサ７２をマスクにして形成されるので、その内径は最小加工寸法よりも微細になる。これにより、ビット線ＢＬのスペース領域とスルーホール４８との合わせマージンを十分に確保することができるので、次の工程でスルーホール４８の内部に埋め込まれるプラグ４９がビット線ＢＬまたはその下部のプラグ３５とショートするのを確実に防止することができる。
【０１２０】
次に、図２７に示すように、スルーホール４８の内部を含む多結晶シリコン膜７０の上部にｎ型不純物（例えばＰ（リン））をドープした膜厚２００nm程度の多結晶シリコン膜（図示せず）をＣＶＤ法で堆積した後、この多結晶シリコン膜を多結晶シリコン膜７０およびサイドウォールスペーサ７２と共にエッチバックすることにより、スルーホール４８の内部に多結晶シリコン膜で構成されたプラグ４９を形成する。
【０１２１】
次に、図２８に示すように、ＳＯＧ膜３９の上部に膜厚２００nm程度の窒化シリコン膜４４をＣＶＤ法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで周辺回路の窒化シリコン膜４４を除去する。メモリアレイに残った窒化シリコン膜４４は、後述する情報蓄積用容量素子Ｃの下部電極４５を形成する工程で酸化シリコン膜をエッチングする際のエッチングストッパとして使用される。
【０１２２】
次に、図２９に示すように、窒化シリコン膜４４の上部にＣＶＤ法で酸化シリコン膜５０を堆積した後、フォトレジスト膜をマスクにして酸化シリコン膜５０およびその下部の窒化シリコン膜４４をドライエッチングすることにより、スルーホール４８の上部に凹溝７３を形成する。情報蓄積用容量素子Ｃの下部電極４５は、この凹溝７３の内壁に沿って形成されるので、下部電極４５の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜５０を厚い膜厚（例えば1.３μｍ程度）で堆積する必要がある。
【０１２３】
次に、図３０に示すように、凹溝７３の内部を含む酸化シリコン膜５０の上部にｎ型不純物（例えばＰ（リン））をドープした膜厚６０nm程度の多結晶シリコン膜４５ＡをＣＶＤ法で堆積する。この多結晶シリコン膜４５Ａは、情報蓄積用容量素子Ｃの下部電極材料として使用される。
【０１２４】
次に、図３１に示すように、凹溝７３の内部を含む多結晶シリコン膜４５Ａの上部に膜厚３００nm程度のＳＯＧ膜７４をスピン塗布し、次いで４００℃程度の熱処理を行ってＳＯＧ膜７４をベークした後、凹溝７３の外部のＳＯＧ膜７４をエッチバックして除去する。
【０１２５】
次に、図３２に示すように、周辺回路の多結晶シリコン膜４５Ａの上部をフォトレジスト膜７５で覆い、メモリアレイの酸化シリコン膜５０の上部の多結晶シリコン膜４５Ａをエッチバック（異方性エッチング）して除去することにより、凹溝７３の内壁に沿って下部電極４５が形成される。下部電極４５は、多結晶シリコン膜４５Ａ以外の導電膜で構成することもできる。下部電極用の導電膜は、次の工程で行われる容量絶縁膜の高温熱処理によって劣化しない程度の耐熱性および耐酸化性を備えた導電材料、例えばＷ、Ｒｕ（ルテニウム）などの高融点金属や、ＲｕＯ（酸化ルテニウム）、ＩｒＯ（酸化イリジウム）などの導電性金属酸化物で構成することが望ましい。
【０１２６】
次に、図３３に示すように、凹溝７３と凹溝７３との隙間に残った酸化シリコン膜５０、および凹溝７３の内部のＳＯＧ膜７４をフッ酸系のエッチング液で同時に除去した後、フォトレジスト膜７５を除去する。続いて、メモリアレイを覆うフォトレジスト膜をマスクにしたドライエッチングで周辺回路の多結晶シリコン膜４５Ａを除去することによって、筒型の下部電極４５が完成する。凹溝の隙間の酸化シリコン膜５０の底部には窒化シリコン膜４４が形成されているので、酸化シリコン膜５０をウェットエッチングするときに下層のＳＯＧ膜３９がエッチングされることはない。またこのとき、周辺回路の表面は多結晶シリコン膜４５Ａで覆われているので、その下層の厚い酸化シリコン膜５０がエッチングされることはない。
【０１２７】
周辺回路に厚い膜厚の酸化シリコン膜５０を残すことにより、後の工程で情報蓄積用容量素子Ｃの上層に形成される層間絶縁膜５６、６３の表面がメモリアレイと周辺回路とでほぼ同じ高さになるので、層間絶縁膜５６の上部に配置される第２層目の配線５２、５３、層間絶縁膜６３の上部に配置される第３層目の配線５７〜５８、および第２層目と第３層目の配線間を接続するスルーホール６０、６１の形成が容易になる。
【０１２８】
次に、アンモニア雰囲気中で８００℃、３分程度の熱処理を行って下部電極４５の表面に薄い窒化膜（図示せず）を形成した後、図３４に示すように、下部電極４５の上部に膜厚１４nm程度の薄いＴａ2 Ｏ5 ( 酸化タンタル) 膜４６を堆積する。下部電極４５の表面の窒化膜は、下部電極４５を構成する多結晶シリコン膜（４５Ａ）が次に行う熱処理によって酸化されるのを防ぐために形成する。また、Ｔａ2 Ｏ5 膜４６は、例えばペンタエトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）をソースガスに用いたＣＶＤ法で堆積する。ＣＶＤ法で堆積したＴａ2 Ｏ5 膜４６はステップカバレージがよいので、立体的な筒型形状を有する下部電極４５の表面全体にほぼ均一な膜厚で堆積される。
【０１２９】
続いて、８００℃の酸化性雰囲気中でＴａ2 Ｏ5 膜４６を３分程度熱処理する。この高温熱処理を行うことによって、膜中の結晶欠陥が修復され、良質なＴａ2 Ｏ5 膜４６が得られる。これにより、情報蓄積用容量素子Ｃのリーク電流を低減することができるので、リフレッシュ特性の向上したＤＲＡＭを製造することができる。
【０１３０】
また、情報蓄積用容量素子Ｃの下部電極４５を立体的な筒型形状にしてその表面積を大きくし、かつ容量絶縁膜を誘電率が２０〜２５程度のＴａ2 Ｏ5 膜４６で構成することにより、メモリセルを微細化しても情報の保持に十分な蓄積電荷量を確保することが可能となる。
【０１３１】
また、Ｔａ2 Ｏ5 膜４６の堆積に先だって形成される下層のビット線ＢＬおよび第１層目の配線２３〜２６を、酸化シリコン系の絶縁膜との密着性が良好なＷ膜で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温熱処理に起因してビット線ＢＬや配線２３〜２６が膜剥がれを引き起こす不良を確実に防止することができる。
【０１３２】
また、ビット線を耐熱性の高いＷ膜で構成したことにより、最小加工寸法以下の微細な幅で形成されたビット線ＢＬがＴａ2 Ｏ5 膜４６の高温熱処理に起因して劣化したり断線したりする不良を確実に防止することができる。さらに、周辺回路のＭＩＳＦＥＴと第１層目の配線２３〜２６とを接続するコンタクトホール３０〜３５の内部のプラグ３５を耐熱性の高い導電材料（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成したことにより、Ｔａ2 Ｏ5 膜４６の高温熱処理に起因してソース、ドレインのリーク電流が増大したり、コンタクト抵抗が増大したりする不具合を防止することができる。
【０１３３】
情報蓄積用容量素子Ｃの容量絶縁膜は、例えばＢＳＴ、ＳＴＯ、ＢａＴｉＯ3 （チタン酸バリウム）、ＰｂＴｉＯ3 （チタン酸鉛）、ＰＺＴ（ＰｂＺｒX Ｔｉ1-X Ｏ3 ）、ＰＬＴ（ＰｂＬａX Ｔｉ1-X Ｏ3 ）、ＰＬＺＴなどの金属酸化物からなる高（強）誘電体膜で構成することもできる。これらの高（強）誘電体膜は、それらに共通の性質として、結晶欠陥の少ない高品質の膜を得るために成膜後に少なくとも７５０℃程度以上の高温熱処理を行う必要があるので、これらの高（強）誘電体膜を使用した場合でも前記と同様の効果を得ることができる。
【０１３４】
次に、図３５に示すように、Ｔａ2 Ｏ5 膜４６の上部にＣＶＤ法とスパッタリング法とを併用してＴｉＮ膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでＴｉＮ膜およびＴａ2 Ｏ5 膜４６をパターニングすることにより、ＴｉＮ膜からなる上部電極４７と、Ｔａ2 Ｏ5 膜４６からなる容量絶縁膜と、多結晶シリコン膜（４５Ａ）からなる下部電極４５とで構成された情報蓄積用容量素子Ｃが完成する。また、ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されたメモリセルが完成する。情報蓄積用容量素子Ｃの上部電極４７は、ＴｉＮ膜以外の導電膜、例えばＷ膜などで構成することもできる。
【０１３５】
次に、図３６に示すように、情報蓄積用容量素子Ｃの上部に層間絶縁膜５６を形成した後、フォトレジスト膜をマスクにして周辺回路の層間絶縁膜５６、酸化シリコン膜５０、ＳＯＧ膜３９および酸化シリコン膜３９をエッチングすることにより、第１層目の配線２６の上部にスルーホール５４を形成する。層間絶縁膜５６は、例えばＣＶＤ法で堆積した膜厚６００nm程度の酸化シリコン膜で構成する。
【０１３６】
次に、図３７に示すように、スルーホール５４の内部にプラグ５５を形成した後、層間絶縁膜５６の上部に第２層目の配線５２、５３を形成する。プラグ５５は、例えば層間絶縁膜５６の上部にスパッタリング法でＴｉ膜を堆積し、さらにその上部にＣＶＤ法でＴｉＮ膜とＷ膜とを堆積した後、これらの膜をエッチバック（ドライエッチング）してスルーホール５４の内部のみに残すことにより形成する。第２層目の配線５２、５３は、層間絶縁膜５６の上部にスパッタリング法で膜厚５０nm程度のＴｉ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程度のＴｉ膜および膜厚５０nm程度のＴｉＮ膜を順次堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこれらの膜をパターニングして形成する。
【０１３７】
情報蓄積用容量素子Ｃの容量絶縁膜を形成した後は、高温の熱処理を伴う工程がないため、層間絶縁膜５６の上部に形成される第２層目の配線５２、５３の材料として、高融点金属やその窒化物に比べて耐熱性は劣るが、電気抵抗が低いＡｌを主体とした導電材料を使用することができる。また、高温の熱処理を伴う工程がないことにより膜剥がれの問題も生じないので、酸化シリコンで構成された層間絶縁膜５６の上部に第２層目の配線５２、５３を形成する際、層間絶縁膜５６と界面を接する部分のバリアメタルにＴｉ膜を使用することができる。
【０１３８】
次に、図３８に示すように、第２層目の配線５２、５３の上部に第２の層間絶縁膜６３を形成した後、情報蓄積用容量素子Ｃの上部の層間絶縁膜６３、５６をエッチングしてスルーホール６０を形成し、周辺回路の第２層目の配線５３の上部の層間絶縁膜６３をエッチングしてスルーホール６１を形成する。第２の層間絶縁膜６３は、例えばＣＶＤ法で堆積した膜厚３００nm程度の酸化シリコン膜とその上部にスピン塗布した膜厚４００nm程度のＳＯＧ膜と、さらにその上部にＣＶＤ法で堆積した膜厚３００nm程度の酸化シリコン膜とで構成する。層間絶縁膜６３の一部を構成するＳＯＧ膜のベークは、Ａｌを主体とする第２層目の配線５２、５３と情報蓄積用容量素子Ｃの容量絶縁膜とが劣化するのを防止するために、４００℃程度の温度で行う。
【０１３９】
その後、スルーホール６０、６１の内部にプラグ６２を形成し、続いて層間絶縁膜の上部に第３層目の配線５７、５８、５９を形成することにより、前記図３に示すＤＲＡＭがほぼ完成する。プラグ６２は、例えば前記プラグ５５と同一の導電材料（Ｗ膜／ＴｉＮ膜／Ｔｉ膜）で構成し、第３層目の配線５７、５８、５９は、例えば前記第２層目の配線５２、５３と同一の導電材料（ＴｉＮ膜／Ｔｉ膜／Ａｌ膜／Ｔｉ膜）で構成する。なお、第３層目の配線５７、５８、５９の上部には、耐水性が高い緻密な絶縁膜（例えばプラズマＣＶＤ法で堆積した酸化シリコン膜と窒化シリコン膜とからなる２層の絶縁膜）を堆積するが、その図示は省略する。
【０１４０】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１４１】
本発明は、ＤＲＡＭとロジックＬＳＩやフラッシュメモリとを同一の半導体チップ上に混在させる半導体集積回路装置などに適用することもできる。
【０１４２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【０１４３】
本発明によれば、情報蓄積用容量素子の容量絶縁膜を高誘電体材料で構成するキャパシタ・オーバー・ビットライン構造のＤＲＡＭにおいて、情報蓄積用容量素子よりも下層に配置されるビット線や周辺回路の配線の、少なくとも下地の酸化シリコン膜と接する部分をチタンやコバルト以外の高融点金属膜で構成することにより、ビット線や周辺回路の配線と酸化シリコン膜との密着性が向上し、容量絶縁膜を形成する際に行われる高温熱処理に起因してビット線や周辺回路の配線と酸化シリコン膜との界面に剥離が生じる不良を確実に防止することができるので、２５６Ｍbit およびそれ以降の世代に対応した大容量ＤＲＡＭの信頼性ならびに製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成した半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの等価回路図である。
【図３】本発明の一実施の形態であるＤＲＡＭのメモリアレイと周辺回路のそれぞれの一部を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＤＲＡＭのメモリアレイの一部を示す半導体基板の概略平面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ ｐ型ウエル
３ ｎ型半導体領域
４ ｎ型ウエル
５ 酸化シリコン膜
６ 素子分離溝
７ ゲート酸化膜
８Ａ〜８Ｃ ゲート電極
９ ｎ型半導体領域（ソース、ドレイン）
９ａ ｎ- 型半導体領域（ソース、ドレイン）
１０ ｎ+ 型半導体領域（ソース、ドレイン）
１１ ｐ+ 型半導体領域（ソース、ドレイン）
１２ 窒化シリコン膜
１３ 窒化シリコン膜
１３ｓ サイドウォールスペーサ
１４ ｎ- 型半導体領域
１５ ｐ- 型半導体領域
１６ ＳＯＧ膜
１７ 酸化シリコン膜
１８ 酸化シリコン膜
１９ コンタクトホール
２０ コンタクトホール
２１ プラグ
２２ スルーホール
２３〜２６ 配線
２７ フォトレジスト膜
２８ 酸化シリコン膜
３０〜３４ コンタクトホール
３５ プラグ
３６ Ｔｉ膜
３７ ＴｉＳｉ2 層
３８ 酸化シリコン膜
３９ ＳＯＧ膜
４０ ＴｉＮ膜
４１ Ｗ膜
４２ Ｗ膜
４３ フォトレジスト膜
４４ 窒化シリコン膜
４５ 下部電極（蓄積電極）
４５Ａ 多結晶シリコン膜
４６ Ｔａ2 Ｏ5 膜
４７ 上部電極（プレート電極）
４８ スルーホール
４９ プラグ
５０ 酸化シリコン膜
５１ 酸化シリコン膜
５２、５３ 配線
５４ スルーホール
５５ プラグ
５６ 層間絶縁膜
５７、５８、５９ 配線
６０ スルーホール
６１ スルーホール
６２ プラグ
６３ 第２層間絶縁膜
７０ 多結晶シリコン膜
７１ スルーホール
７２ サイドウォールスペーサ
７３ 凹溝
７４ ＳＯＧ膜
７５ フォトレジスト膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
ＭＡＲＹ メモリアレイ
ＭＣ メモリセル
Ｑｎ ｎチャネル型ＭＩＳＦＥＴＱｎ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴＱｐ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＷＤ ワードドライバ
ＷＬ ワード線
Claims (14)
- 半導体基板の主面上に形成された酸化シリコン系の第１絶縁膜の上部に、少なくともその一部が前記第１絶縁膜と接するように延在する配線が形成され、前記配線の上部に形成された第２絶縁膜の上部に、少なくともその一部が金属酸化物からなり、７５０℃以上の高温熱処理が施された高誘電体膜で構成された容量絶縁膜を有する容量素子が形成された半導体集積回路装置であって、前記配線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、タングステン、モリブデン、タンタル、またはこれらの窒化物からなることを特徴とする半導体集積回路装置。
- 半導体基板の主面上の第１領域に、ワード線と一体に構成されたゲート電極を備えたメモリセル選択用ＭＩＳＦＥＴが形成され、前記メモリセル選択用ＭＩＳＦＥＴを覆う酸化シリコン系の第１絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続され、かつ前記第１絶縁膜と接するように延在するビット線が形成され、前記ビット線の上部に形成された第２絶縁膜の上部に、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続され、かつ少なくともその一部が金属酸化物からなり、７５０℃以上の高温熱処理が施された高誘電体膜で構成された容量絶縁膜を有する情報蓄積用容量素子が形成されたＤＲＡＭを有する半導体集積回路装置であって、前記ビット線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、タングステン、モリブデン、タンタル、またはこれらの窒化物からなることを特徴とする半導体集積回路装置。
- 請求項２記載の半導体集積回路装置であって、前記高誘電体膜は、ＣＶＤ法で堆積され、前記高温熱処理により結晶化された酸化タンタル膜であることを特徴とする半導体集積回路装置。
- 請求項２記載の半導体集積回路装置であって、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路のＭＩＳＦＥＴが形成され、前記周辺回路のＭＩＳＦＥＴを覆う前記酸化シリコン系の第１絶縁膜の上部に、前記周辺回路のＭＩＳＦＥＴのゲート電極、ソースまたはドレインのいずれかと電気的に接続され、かつ前記第１絶縁膜と接するように延在する第１層目の配線が形成され、前記第１層目の配線を構成する導電膜は、少なくとも前記第１絶縁膜と界面を接する部分が、タングステン、モリブデン、タンタル、またはこれらの窒化物からなることを特徴とする半導体集積回路装置。
- 請求項４記載の半導体集積回路装置であって、前記第１絶縁膜に開孔され、前記第１層目の配線と前記周辺回路のＭＩＳＦＥＴのソースまたはドレインとを電気的に接続するコンタクトホールの底部には、チタンシリサイド層が形成されていることを特徴とする半導体集積回路装置。
- 請求項４記載の半導体集積回路装置であって、前記ビット線および前記第１層目の配線のそれぞれを構成する前記導電膜は、タングステン膜であることを特徴とする半導体集積回路装置。
- 請求項４記載の半導体集積回路装置であって、前記第１層目の配線は、前記コンタクトホールの内部に形成されたチタン膜とバリアメタル膜との積層膜、またはチタン膜とバリアメタル膜とタングステン膜との積層膜で構成されたプラグを介して前記周辺回路のＭＩＳＦＥＴのソースまたはドレインと電気的に接続されていることを特徴とする半導体集積回路装置。
- 請求項４記載の半導体集積回路装置であって、前記周辺回路のＭＩＳＦＥＴのゲート電極は、少なくとも前記第１層目の配線と接する部分が金属膜で構成されていることを特徴とする半導体集積回路装置。
- 請求項４記載の半導体集積回路装置であって、前記情報蓄積用容量素子の上部に形成された酸化シリコン系の第３絶縁膜の上部に、前記第１層目の配線と電気的に接続された第２層目の配線が形成され、前記第２層目の配線を構成する導電膜は、少なくとも前記第３絶縁膜と界面を接する部分がチタン膜であることを特徴とする半導体集積回路装置。
- 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上に酸化シリコン系の第１絶縁膜を形成した後、前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、タングステン、モリブデン、タンタル、またはこれらの窒化物からなる導電膜を堆積する工程、
（ｂ）前記導電膜をパターニングすることによって、少なくともその一部が前記第１絶縁膜と接するように延在する配線を形成した後、前記配線の上部に第２絶縁膜を形成する工程、
（ｃ）前記第２絶縁膜の上部に金属酸化物からなる高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための７５０℃以上の高温熱処理を行う工程、
（ｄ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有する容量素子を形成する工程。 - 以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）半導体基板の主面上の第１領域に、ＤＲＡＭのメモリセルを構成するメモリセル選択用ＭＩＳＦＥＴを形成し、前記半導体基板の主面上の第２領域に、前記ＤＲＡＭの周辺回路を構成するＭＩＳＦＥＴを形成する工程、
（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよび前記周辺回路のＭＩＳＦＥＴのそれぞれの上部に酸化シリコン系の第１絶縁膜を形成する工程、
（ｃ）前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの少なくとも一方の上部の前記第１絶縁膜に第１コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの上部の前記第１絶縁膜に第２コンタクトホールを形成し、前記周辺回路のＭＩＳＦＥＴのゲート電極の上部の前記第１絶縁膜に第３コンタクトホールを形成する工程、
（ｄ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記第１絶縁膜の上部にチタン膜を堆積した後、前記半導体基板を熱処理することによって、前記第２コンタクトホールの底部に露出した前記周辺回路のＭＩＳＦＥＴのソースおよびドレインのそれぞれの表面にチタンシリサイド層を形成する工程、
（ｅ）前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部を含む前記チタン膜の上部に、バリアメタル膜、または前記バリアメタル膜とチタンを除いた高融点金属膜との積層膜を堆積した後、前記第１絶縁膜の上部の前記バリアメタル膜または前記積層膜を前記チタン膜と共に除去することによって、前記第２コンタクトホールおよび前記第３コンタクトホールのそれぞれの内部にプラグを形成する工程、
（ｆ）前記第１絶縁膜の上部に、少なくとも前記第１絶縁膜と界面を接する部分が、タングステン、モリブデン、タンタル、またはこれらの窒化物からなる導電膜を堆積する工程、
（ｇ）前記導電膜をパターニングすることによって、前記第１コンタクトホールを通じて前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの一方と電気的に接続されるビット線を形成し、前記第２コンタクトホールまたは前記第３コンタクトホールを通じて前記周辺回路のＭＩＳＦＥＴと電気的に接続される周辺回路の第１層目の配線を形成する工程、
（ｈ）前記ビット線および前記周辺回路の第１層目の配線のそれぞれの上部に堆積した第２絶縁膜の上部に金属酸化物からなる高誘電体膜を堆積した後、前記高誘電体膜の膜質を改善するための７５０℃以上の高温熱処理を行う工程、
（ｉ）前記第２絶縁膜の上部に、少なくともその一部が前記高誘電体膜で構成された容量絶縁膜を有し、前記メモリセル選択用ＭＩＳＦＥＴのソース、ドレインの他方と電気的に接続される情報蓄積用容量素子を形成する工程。 - 請求項１１記載の半導体集積回路装置の製造方法であって、前記メモリセル選択用ＭＩＳＦＥＴのゲート電極および前記周辺回路のＭＩＳＦＥＴのゲート電極のそれぞれを構成する導電膜は、不純物がドープされた低抵抗多結晶シリコン膜とバリアメタル膜とタングステン膜との積層膜であることを特徴とする半導体集積回路装置の製造方法。
- 請求項１１記載の半導体集積回路装置の製造方法であって、前記ビット線および前記周辺回路の第１層目の配線は、タングステン膜であることを特徴とする半導体集積回路装置の製造方法。
- 請求項１１記載の半導体集積回路装置の製造方法であって、前記高誘電体膜が酸化タンタル膜であり、前記高温熱処理温度が８００℃以上であることを特徴とする半導体集積回路装置の製造方法。
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