JP3250664B2 - 半導体記憶素子の製造方法 - Google Patents
半導体記憶素子の製造方法Info
- Publication number
- JP3250664B2 JP3250664B2 JP14499699A JP14499699A JP3250664B2 JP 3250664 B2 JP3250664 B2 JP 3250664B2 JP 14499699 A JP14499699 A JP 14499699A JP 14499699 A JP14499699 A JP 14499699A JP 3250664 B2 JP3250664 B2 JP 3250664B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- upper electrode
- semiconductor memory
- memory device
- dielectric constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Landscapes
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【発明の属する技術分野】ＤＲＡＭをはじめとする半導
体記憶素子を製造する方法に関する。
体記憶素子を製造する方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ries）をはじめとする半導体記憶素子の集積度の向上に
伴い、容量絶縁膜として、シリコン酸化膜やシリコン窒
化膜に代わり、（Ｂａ，Ｓｒ）ＴｉＯ3をはじめとする
高誘電率絶縁膜が盛んに検討されている。
ries）をはじめとする半導体記憶素子の集積度の向上に
伴い、容量絶縁膜として、シリコン酸化膜やシリコン窒
化膜に代わり、（Ｂａ，Ｓｒ）ＴｉＯ3をはじめとする
高誘電率絶縁膜が盛んに検討されている。
【０００３】図２に、従来技術の一例として、上記の高
誘電率絶縁膜を用いた半導体記憶素子の製造工程図を示
す。
誘電率絶縁膜を用いた半導体記憶素子の製造工程図を示
す。
【０００４】まず図２（ａ）に示すように、容量コンタ
クト１０１を作り込んだ層間絶縁膜１０２上に、Ｔｉ、
ＴｉＮ、Ｒｕからなる下部電極層１０３をスパッタ法に
より形成し、ＰＲマスクを用いてドライエッチング法に
より所望の形状に加工する。
クト１０１を作り込んだ層間絶縁膜１０２上に、Ｔｉ、
ＴｉＮ、Ｒｕからなる下部電極層１０３をスパッタ法に
より形成し、ＰＲマスクを用いてドライエッチング法に
より所望の形状に加工する。
【０００５】ついで、図２（ｂ）に示すように、高誘電
率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０４をＭＯ
−ＣＶＤ法により、Ｒｕ上部電極１０５をスパッタ法に
より順次形成する。
率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０４をＭＯ
−ＣＶＤ法により、Ｒｕ上部電極１０５をスパッタ法に
より順次形成する。
【０００６】その後、図２（ｃ）に示すように、配線に
引き出すための層間絶縁膜１０６をＣＶＤ法を用いて形
成する。
引き出すための層間絶縁膜１０６をＣＶＤ法を用いて形
成する。
【０００７】
【発明が解決しようとする課題】上記の従来例における
ように、層間絶縁膜にＴＥＯＳ原料を用いたＮＳＧ膜を
使用した場合、図２（ｃ）に示すように不均一膜が形成
されてしまう。その原因としては、ＴＥＯＳ原料を用い
たＮＳＧ膜は、下地の結晶性、水和性等に影響を受けや
すく、均一膜の形成が困難であることが考えられる。ま
た、加工された構造では、電極上面と側面の結晶軸を制
御することが困難であり、成長したＮＳＧ膜は膜厚が不
均一となる。
ように、層間絶縁膜にＴＥＯＳ原料を用いたＮＳＧ膜を
使用した場合、図２（ｃ）に示すように不均一膜が形成
されてしまう。その原因としては、ＴＥＯＳ原料を用い
たＮＳＧ膜は、下地の結晶性、水和性等に影響を受けや
すく、均一膜の形成が困難であることが考えられる。ま
た、加工された構造では、電極上面と側面の結晶軸を制
御することが困難であり、成長したＮＳＧ膜は膜厚が不
均一となる。
【０００８】
【課題を解決するための手段】本発明は、半導体基板上
に下部電極層を形成後、所望の形状に加工した後、高誘
電率酸化膜、上部電極、ＴＥＯＳ原料を用いたＮＳＧ膜
を順次形成する工程を含む半導体記憶素子の製造方法に
おいて、上部電極形成後にプラズマ処理を施す工程を有
することを特徴とする。
に下部電極層を形成後、所望の形状に加工した後、高誘
電率酸化膜、上部電極、ＴＥＯＳ原料を用いたＮＳＧ膜
を順次形成する工程を含む半導体記憶素子の製造方法に
おいて、上部電極形成後にプラズマ処理を施す工程を有
することを特徴とする。
【０００９】具体的には、半導体基板上に下部電極層を
形成後、所望の形状に加工した後、高誘電率酸化膜、上
部電極を順次形成する。その後、上部電極の表面にＯ2
ガス等によるプラズマ処理を施し、最後にＴＥＯＳ原料
を用いたＮＳＧ膜を形成することを特徴とする。
形成後、所望の形状に加工した後、高誘電率酸化膜、上
部電極を順次形成する。その後、上部電極の表面にＯ2
ガス等によるプラズマ処理を施し、最後にＴＥＯＳ原料
を用いたＮＳＧ膜を形成することを特徴とする。
【００１０】本発明によれば、上部電極形成後にプラズ
マ処理することにより、上部電極表面に均一に吸着しや
すい層を形成することができるため、ＴＥＯＳ原料を用
いたＮＳＧ膜を均一に成長させることが可能となる。
マ処理することにより、上部電極表面に均一に吸着しや
すい層を形成することができるため、ＴＥＯＳ原料を用
いたＮＳＧ膜を均一に成長させることが可能となる。
【００１１】また加工された構造では、電極上面と側面
の結晶軸を制御することが困難であり、成長したＮＳＧ
膜は膜厚が不均一となる。
の結晶軸を制御することが困難であり、成長したＮＳＧ
膜は膜厚が不均一となる。
【００１２】ところが本発明を用いると、上部電極表面
をＯ2プラズマ処理することにより、上部電極表面に均
一に吸着しやすい層を形成することができる。このた
め、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に成長させる
ことが可能となる。
をＯ2プラズマ処理することにより、上部電極表面に均
一に吸着しやすい層を形成することができる。このた
め、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に成長させる
ことが可能となる。
【００１３】また結晶軸の制御しにくい加工された構造
上でも、プラズマ処理により核生成が均一に行なわれる
ため、均一膜が形成できる。
上でも、プラズマ処理により核生成が均一に行なわれる
ため、均一膜が形成できる。
【００１４】一方、上部電極を形成後にプラズマ処理を
施すことなく、ＴＥＯＳ原料を用いたＮＳＧ膜を形成し
た場合、下地の結晶性、水和性等に影響を受けやすいＴ
ＥＯＳ原料を用いたＮＳＧ膜においては、均一膜の形成
が困難である。
施すことなく、ＴＥＯＳ原料を用いたＮＳＧ膜を形成し
た場合、下地の結晶性、水和性等に影響を受けやすいＴ
ＥＯＳ原料を用いたＮＳＧ膜においては、均一膜の形成
が困難である。
【００１５】
【発明の実施の形態】図１は、本発明の第１の実施の形
態において薄膜キャパシタの製造工程を示す工程図であ
る。
態において薄膜キャパシタの製造工程を示す工程図であ
る。
【００１６】まず図１（ａ）に示すように、容量コンタ
クト１０１を作り込んだ層間絶縁膜１０２上にＴｉ、Ｔ
ｉＮ、Ｒｕからなる下部電極層１０３をスパッタ法によ
り形成し、ＰＲマスクを用いてドライエッチング法によ
り所望の形状に加工する。
クト１０１を作り込んだ層間絶縁膜１０２上にＴｉ、Ｔ
ｉＮ、Ｒｕからなる下部電極層１０３をスパッタ法によ
り形成し、ＰＲマスクを用いてドライエッチング法によ
り所望の形状に加工する。
【００１７】その後、図１（ｂ）に示すように、高誘電
率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０４をＭＯ
−ＣＶＤ法により、Ｒｕ上部電極１０５をスパッタ法に
より順次形成する。そして本発明に従って、図１（ｃ）
に示すように、Ｏ2プラズマで６０秒間の上部電極１０
５の表面処理を行なう。
率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０４をＭＯ
−ＣＶＤ法により、Ｒｕ上部電極１０５をスパッタ法に
より順次形成する。そして本発明に従って、図１（ｃ）
に示すように、Ｏ2プラズマで６０秒間の上部電極１０
５の表面処理を行なう。
【００１８】最後に、図１（ｄ）に示すように、ＴＥＯ
Ｓ原料を用いたＮＳＧ膜１０６をＣＶＤ法を用いて形成
し、本発明による半導体記憶素子を得る。表１は上記実
施例による半導体記憶素子と上部電極形成後のプラズマ
処理を施さない従来法による半導体記憶素子のスタック
表面及び側面の凸凹を断面ＳＥＭ観察より読み取った結
果である。
Ｓ原料を用いたＮＳＧ膜１０６をＣＶＤ法を用いて形成
し、本発明による半導体記憶素子を得る。表１は上記実
施例による半導体記憶素子と上部電極形成後のプラズマ
処理を施さない従来法による半導体記憶素子のスタック
表面及び側面の凸凹を断面ＳＥＭ観察より読み取った結
果である。
【００１９】
【表１】
【００２０】この結果から、従来法で作製した半導体記
憶素子のＮＳＧ膜表面には、スタック表面及び側面にお
いて大きな３００〜５００ｎｍ周期で凸凹が形成されて
いるのに対して、本実施例による半導体記憶素子では、
凸凹の小さい均一膜が形成されていることが分かる。
憶素子のＮＳＧ膜表面には、スタック表面及び側面にお
いて大きな３００〜５００ｎｍ周期で凸凹が形成されて
いるのに対して、本実施例による半導体記憶素子では、
凸凹の小さい均一膜が形成されていることが分かる。
【００２１】本実施例による方法では、上部電極を形成
後、Ｏ2プラズマで上部電極表面を処理する工程を採用
しているため、上部電極表面に均一に吸着しやすい層を
形成することができ、ＴＥＯＳ原料を用いたＮＳＧ膜を
均一に成長させることが可能となる。
後、Ｏ2プラズマで上部電極表面を処理する工程を採用
しているため、上部電極表面に均一に吸着しやすい層を
形成することができ、ＴＥＯＳ原料を用いたＮＳＧ膜を
均一に成長させることが可能となる。
【００２２】つぎに本発明の第２の実施の形態について
説明する。
説明する。
【００２３】上記の第１の実施の形態では、上部電極形
成後のプラズマ処理にＯ2プラズマを適用したが、他の
ガス系によるプラズマを適用することができる。このよ
うな第２の実施の形態を、第１の実施の形態で用いた図
１を参照して説明する。
成後のプラズマ処理にＯ2プラズマを適用したが、他の
ガス系によるプラズマを適用することができる。このよ
うな第２の実施の形態を、第１の実施の形態で用いた図
１を参照して説明する。
【００２４】まず図１（ａ）に示すように、容量コンタ
クト１０１を作り込んだ層間絶縁膜１０２上にＴｉ、Ｔ
ｉＮ、Ｒｕからなる下部電極層１０３をスパッタ法によ
り形成し、ＰＲマスクを用いてドライエッチング法によ
り所望の形状に加工する。
クト１０１を作り込んだ層間絶縁膜１０２上にＴｉ、Ｔ
ｉＮ、Ｒｕからなる下部電極層１０３をスパッタ法によ
り形成し、ＰＲマスクを用いてドライエッチング法によ
り所望の形状に加工する。
【００２５】その後、図１（ｂ）に示すように、高誘電
率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０４をＭＯ
−ＣＶＤ法により、Ｒｕ上部電極１０５をスパッタ法に
より順次形成する。
率絶縁膜である（Ｂａ，Ｓｒ）ＴｉＯ3膜１０４をＭＯ
−ＣＶＤ法により、Ｒｕ上部電極１０５をスパッタ法に
より順次形成する。
【００２６】そして本発明に従って、図１（ｃ）に示す
ように、Ａｒ／Ｃｌ2＝９０／１０混合ガスを用いたプ
ラズマで上部電極１０５の１０秒間の表面処理を行な
う。
ように、Ａｒ／Ｃｌ2＝９０／１０混合ガスを用いたプ
ラズマで上部電極１０５の１０秒間の表面処理を行な
う。
【００２７】最後に、図１（ｄ）に示すように、ＴＥＯ
Ｓ原料を用いたＮＳＧ膜１０６をＣＶＤ法を用いて形成
し、本発明による半導体記憶素子を得る。
Ｓ原料を用いたＮＳＧ膜１０６をＣＶＤ法を用いて形成
し、本発明による半導体記憶素子を得る。
【００２８】表２は、上記実施例による半導体記憶素子
と上部電極形成後のプラズマ処理を施さない従来法によ
る半導体記憶素子のスタック表面及び側面の凸凹を断面
ＳＥＭ観察より読み取った結果である。
と上部電極形成後のプラズマ処理を施さない従来法によ
る半導体記憶素子のスタック表面及び側面の凸凹を断面
ＳＥＭ観察より読み取った結果である。
【００２９】
【表２】
【００３０】この結果から、従来法で作製した半導体記
憶素子のＮＳＧ膜表面には、スタック表面及び側面にお
いて大きな３００〜５００ｎｍ周期で凸凹が形成されて
いるのに対して、本実施例による半導体記憶素子では、
凸凹の小さい均一膜が形成されていることが分かる。
憶素子のＮＳＧ膜表面には、スタック表面及び側面にお
いて大きな３００〜５００ｎｍ周期で凸凹が形成されて
いるのに対して、本実施例による半導体記憶素子では、
凸凹の小さい均一膜が形成されていることが分かる。
【００３１】この第２の実施の形態では、上部電極を形
成後、Ａｒ／Ｃｌ2＝９０／１０混合ガスを用いたプラ
ズマで上部電極表面を処理する工程を採用しているた
め、上部電極表面に均一に吸着しやすい層を形成するこ
とができ、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に成長
させることが可能となる。
成後、Ａｒ／Ｃｌ2＝９０／１０混合ガスを用いたプラ
ズマで上部電極表面を処理する工程を採用しているた
め、上部電極表面に均一に吸着しやすい層を形成するこ
とができ、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に成長
させることが可能となる。
【００３２】上記の２つの実施の形態においては、プラ
ズマ処理時間を５〜１０秒間で行なったが、時間に限定
せず効果が得られる。ただし、高誘電率絶縁膜へのプラ
ズマダメージを考えるとプラズマ処理時間は短時間の方
が望ましい。
ズマ処理時間を５〜１０秒間で行なったが、時間に限定
せず効果が得られる。ただし、高誘電率絶縁膜へのプラ
ズマダメージを考えるとプラズマ処理時間は短時間の方
が望ましい。
【００３３】また各実施の形態においては、下部電極層
として、Ｔｉ、ＴｉＮ、Ｒｕからなる積層構造について
述べたが、Ｒｕ及びＲｕＯ2層にＲｕ、Ｉｒ、Ｒｅ、Ｏ
ｓ、Ｒｈの金属、あるいはそれらの酸化物、シリサイド
化合物の中から選ばれた少なくとも１種類以上の材料、
またはＰｔ、Ａｕ、Ａｇ、Ｐｄ、Ｎｉ、Ｃｏの中から選
ばれた少なくても１種類以上の材料を用いても有効であ
る。またＴｉＮ、Ｔｉ層にＴｉ、ＴｉＮ、ＴｉＳｉX、
Ｔａ、ＴａＮ、ＷあるいはＷＳｉの少なくとも１種類以
上の材料を用いても有効である。
として、Ｔｉ、ＴｉＮ、Ｒｕからなる積層構造について
述べたが、Ｒｕ及びＲｕＯ2層にＲｕ、Ｉｒ、Ｒｅ、Ｏ
ｓ、Ｒｈの金属、あるいはそれらの酸化物、シリサイド
化合物の中から選ばれた少なくとも１種類以上の材料、
またはＰｔ、Ａｕ、Ａｇ、Ｐｄ、Ｎｉ、Ｃｏの中から選
ばれた少なくても１種類以上の材料を用いても有効であ
る。またＴｉＮ、Ｔｉ層にＴｉ、ＴｉＮ、ＴｉＳｉX、
Ｔａ、ＴａＮ、ＷあるいはＷＳｉの少なくとも１種類以
上の材料を用いても有効である。
【００３４】また各実施の形態においては、高誘電率酸
化膜として（Ｂａ，Ｓｒ）ＴｉＯ3の例を述べたが、本
発明は、高誘電率酸化物膜が化学式ＡＢＯ3で表され、
それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌ
ｉ、Ｋのうち少なくても１種類以上、ＢとしてＴｉ、Ｚ
ｒ、Ｔａ、Ｎｂ、Ｍｇ、Ｆｅ、Ｚｎ、Ｗのうち少なくて
も１種類以上を含むもの、例えばＳｒＴｉＯ3、（Ｓ
ｒ，Ｃａ）ＴｉＯ3、（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ3、Ｐ
ｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｐｂ（Ｍ
ｇ，Ｗ）Ｏ3、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3ＬｉＴａＯ3、Ｌ
ｉＮｂＯ3、ＫＴａＯ3、ＫＮｂＯ3など、あるいは化学
式（Ｂｉ2Ｏ2）（Ａm-1ＢmＯ3m+1）（ｍ＝１，２，３，
４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐ
ｂ、Ｃａ、Ｋ、Ｂｉのうち１種類以上、ＢとしてＮｂ、
Ｔａ、Ｔｉ、Ｗの少なくても１種類以上を含むもの、例
えばＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎ
ｂ2Ｏ9、あるいは上記化学式とは異なる化学組成をもつ
Ｔａ2Ｏ5についても同様の効果が得られる。また、実施
例では（Ｂａ，Ｓｒ）ＴｉＯ3が１層構造について述べ
たが、第１の高誘電率層が形成されていれば、上層は複
数層ので構成されている場合にも同様の効果が得られ
る。
化膜として（Ｂａ，Ｓｒ）ＴｉＯ3の例を述べたが、本
発明は、高誘電率酸化物膜が化学式ＡＢＯ3で表され、
それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌ
ｉ、Ｋのうち少なくても１種類以上、ＢとしてＴｉ、Ｚ
ｒ、Ｔａ、Ｎｂ、Ｍｇ、Ｆｅ、Ｚｎ、Ｗのうち少なくて
も１種類以上を含むもの、例えばＳｒＴｉＯ3、（Ｓ
ｒ，Ｃａ）ＴｉＯ3、（Ｂａ，Ｓｒ，Ｃａ）ＴｉＯ3、Ｐ
ｂＴｉＯ3、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3、（Ｐｂ，Ｌａ）
（Ｚｒ，Ｔｉ）Ｏ3、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3、Ｐｂ（Ｍ
ｇ，Ｗ）Ｏ3、Ｐｂ（Ｚｎ，Ｎｂ）Ｏ3ＬｉＴａＯ3、Ｌ
ｉＮｂＯ3、ＫＴａＯ3、ＫＮｂＯ3など、あるいは化学
式（Ｂｉ2Ｏ2）（Ａm-1ＢmＯ3m+1）（ｍ＝１，２，３，
４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐ
ｂ、Ｃａ、Ｋ、Ｂｉのうち１種類以上、ＢとしてＮｂ、
Ｔａ、Ｔｉ、Ｗの少なくても１種類以上を含むもの、例
えばＢｉ4Ｔｉ3Ｏ12、ＳｒＢｉ2Ｔａ2Ｏ9、ＳｒＢｉ2Ｎ
ｂ2Ｏ9、あるいは上記化学式とは異なる化学組成をもつ
Ｔａ2Ｏ5についても同様の効果が得られる。また、実施
例では（Ｂａ，Ｓｒ）ＴｉＯ3が１層構造について述べ
たが、第１の高誘電率層が形成されていれば、上層は複
数層ので構成されている場合にも同様の効果が得られ
る。
【００３５】
【発明の効果】以上に説明したように本発明によれば、
上部電極表面をＯ2プラズマ処理することにより、上部
電極表面に均一に吸着しやすい層を形成することができ
る。このため、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に
成長させることが可能となる。
上部電極表面をＯ2プラズマ処理することにより、上部
電極表面に均一に吸着しやすい層を形成することができ
る。このため、ＴＥＯＳ原料を用いたＮＳＧ膜を均一に
成長させることが可能となる。
【００３６】また結晶軸の制御しにくい加工された構造
上でも、プラズマ処理により核生成が均一に行なわれる
ため、均一膜が形成できる。
上でも、プラズマ処理により核生成が均一に行なわれる
ため、均一膜が形成できる。
【図１】本発明の製造方法における半導体記憶素子の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２】従来法における半導体記憶素子の製造工程を示
す工程断面図。
す工程断面図。
１０１ 容量コンタクト １０２ 層間絶縁膜 １０３ 下部電極層 １０４ 高誘電率絶縁膜 １０５ 上部電極 １０６ ＮＳＧ膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−22463（ＪＰ，Ａ) 特開 平９−116115（ＪＰ，Ａ) 特開 平11−40768（ＪＰ，Ａ) 特開 平８−264665（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/105
Claims (1)
- 【請求項１】 半導体基板上に下部電極層を形成後、所
望の形状に加工した後、高誘電率酸化膜、Ｒｕからなる
上部電極、ＴＥＯＳ原料を用いたＮＳＧ膜を順次形成す
る工程を含む半導体記憶素子の製造方法において、前記
上部電極形成後に、ＴＥＯＳ原料を用いたＮＳＧ膜を形
成する工程に先だち、前記上部電極表面に酸素ガスまた
はアルゴンと塩素の混合ガスによるプラズマ処理を施す
工程を有することを特徴とする半導体記憶素子の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14499699A JP3250664B2 (ja) | 1999-05-25 | 1999-05-25 | 半導体記憶素子の製造方法 |
| US09/577,993 US6306667B1 (en) | 1999-05-25 | 2000-05-25 | Method for forming a capacitor in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14499699A JP3250664B2 (ja) | 1999-05-25 | 1999-05-25 | 半導体記憶素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000332219A JP2000332219A (ja) | 2000-11-30 |
| JP3250664B2 true JP3250664B2 (ja) | 2002-01-28 |
Family
ID=15375055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14499699A Expired - Fee Related JP3250664B2 (ja) | 1999-05-25 | 1999-05-25 | 半導体記憶素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6306667B1 (ja) |
| JP (1) | JP3250664B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403611B1 (ko) | 2000-06-07 | 2003-11-01 | 삼성전자주식회사 | 금속-절연체-금속 구조의 커패시터 및 그 제조방법 |
| JP4053226B2 (ja) * | 2000-10-18 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG54456A1 (en) * | 1996-01-12 | 1998-11-16 | Hitachi Ltd | Semconductor integrated circuit device and method for manufacturing the same |
| KR0183868B1 (ko) * | 1996-05-25 | 1999-04-15 | 김광호 | 강유전체막 및 그의 형성방법 |
| KR100230418B1 (ko) * | 1997-04-17 | 1999-11-15 | 윤종용 | 백금족 금속층 형성방법 및 이를 이용한 커패시터 제조방법 |
| US6143598A (en) * | 1999-02-08 | 2000-11-07 | Chartered Semiconductor Manufacturing Ltd. | Method of fabrication of low leakage capacitor |
-
1999
- 1999-05-25 JP JP14499699A patent/JP3250664B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-25 US US09/577,993 patent/US6306667B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000332219A (ja) | 2000-11-30 |
| US6306667B1 (en) | 2001-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3485690B2 (ja) | 半導体装置のキャパシタ及びその製造方法 | |
| US6351006B1 (en) | Ferroelectric capacitor with means to prevent deterioration | |
| JP3955660B2 (ja) | 強誘電体キャパシターを具備する半導体メモリ装置及びその製造方法 | |
| US5581436A (en) | High-dielectric-constant material electrodes comprising thin platinum layers | |
| US7700454B2 (en) | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities | |
| KR100763559B1 (ko) | 강유전체막의 형성 방법 및 이를 이용한 강유전체캐패시터의 제조 방법 | |
| JPH09260600A (ja) | 半導体メモリ素子の製造方法 | |
| KR100430324B1 (ko) | 커패시터 전극 구조물 | |
| US6677217B2 (en) | Methods for manufacturing integrated circuit metal-insulator-metal capacitors including hemispherical grain lumps | |
| JP3419665B2 (ja) | 半導体装置の製造方法 | |
| JP3800294B2 (ja) | 半導体装置およびその製造方法 | |
| KR101227446B1 (ko) | 강유전체막의 형성 방법 및 이를 이용한 강유전체커패시터의 제조 방법 | |
| CN101636836A (zh) | 半导体装置及其制造方法 | |
| US20030175425A1 (en) | Vapor phase deposition method for metal oxide dielectric film | |
| JP2003163333A (ja) | キャパシタの製造方法 | |
| JP2001237402A (ja) | 構造化された金属酸化物含有層および半導体構造素子の製造方法 | |
| JPH09246490A (ja) | 半導体装置及びその製造方法 | |
| JP3250664B2 (ja) | 半導体記憶素子の製造方法 | |
| US6531378B2 (en) | Method for processing wafer by applying layer to protect the backside during a tempering step and removing contaminated portions of the layer | |
| JP3173451B2 (ja) | 半導体装置及びその製造方法 | |
| JP2004153006A (ja) | 容量素子の製造方法 | |
| JP3415487B2 (ja) | 半導体素子の製造方法 | |
| JP2003163284A (ja) | 半導体素子のキャパシタ及びその製造方法 | |
| KR100384869B1 (ko) | 캐패시터의 제조 방법 | |
| US6218231B1 (en) | Methods for fabricating high dielectric capacitors of semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |