JP2007103620A - 半導体装置およびその製造方法ならびにその配線装置 - Google Patents

Abstract

【課題】配線を多層化した場合の配線混雑化がもたらす不都合を解消すること。
【解決手段】同一配線層においてシート抵抗値が異なる配線を備えることにより、配線混雑の発生を抑制している。また、同一配線層においてシート抵抗値が異なる素材からなる配線を有する半導体装置の製造方法を提供している。また、半導体装置の配線経路の一部を同じ配線経路のまま、異なるシート抵抗の配線に置き換える配線装置を提供している。
【選択図】図１

Description

本発明は、複数の配線層を有する半導体装置およびその製造方法ならびにその配線装置に関するものである。

微細化された半導体装置においては、ばらつきによるトランジスタの駆動能力への影響が顕著になってきている。ばらつきには、電源電圧のゆらぎによるばらつきやトランジスタの製造ばらつきなどがあり、ばらつきによってトランジスタの駆動能力が大きく変化してしまう。結果として設計段階ではタイミング制約を満たしていて正常動作すると考えられていたものが、製造してみるとタイミング制約を満たせないために所望の動作ができなくなってしまうということが起こる。

このようなことを防ぐためには、ばらつきを考慮して十分な設計マージンを確保して半導体装置設計を行うことが重要である。

設計マージンの一つとして、フリップフロップのホールド時間というものがある。これはフリップフロップにクロック信号が入力された後もデータ信号を保持しておかなければならない最小時間のことである。

この最小時間のデータ信号の保持が行なわれないと、フリップフロップが間違ったデータを保持することになり誤動作の原因となる。

よって、ばらつきによってトランジスタの駆動能力が変化してクロックやデータの到着時刻が変化してもフリップフロップで正しいデータの保持ができる回路構成が必要である。

図１５は従来の半導体装置１０００を示している。半導体装置１０００は、フリップフロップ１０１０、スキャンテストを行なうためのスキャンチェーン１０２０を備えて構成されている。フリップフロップ１０１０のスキャンデータを取り込むＳＩ端子におけるホールド時間を満たすために、スキャンチェーン１０２０はクロック信号の配線が形成された配線層より単位長さ当たりの抵抗値が高い配線層を使用して配線されている。

このような構成により、近接配置されたフリップフロップ同士を接続するスキャンチェーン１０２０において、ばらつきによってスキャンチェーン１０２０の信号伝播時間が変化しても、高抵抗な配線を使用することにより十分な遅延値が得られることでフリップフロップ１０１０のＳＩ端子におけるホールド時間を満たすことができる（例えば、特許文献１参照）。

しかしながら前記従来の技術では、以下のような問題点を有している。スキャンチェーン１０２０のホールド時間を満たすために、単位長さ当たりの抵抗値が高い配線層を多層配線層中に挿入すると、速度がクリティカルな信号線がその高抵抗の配線層を使用するのは速度の面から不適であり、速度がクリティカルな信号線はその高抵抗の配線層を避けて配線する必要がある。

このため高抵抗の配線層の上下の配線層への接続が増えるので配線混雑が発生する。配線混雑は配線の迂回や隣接配線同士でのクロストークを発生させてしまうので、速度がクリティカルな信号線がタイミング制約を満たせなくなることが起こってしまう。これにより、半導体装置を所望の動作周波数で動かすことが困難になってしまう。
特開２００４−３０１６６１号公報（第１頁、第１図）

本発明は、配線を多層化した場合の配線混雑化がもたらす速度がクリティカルな信号線でのタイミング制約を満たし、これにより、半導体装置を所望の動作周波数で動かすことを容易化することである。

（１）本発明に係る半導体装置は、多層化された配線層を有し、第１の配線層が、第１の配線と第２の配線とを備え、前記第１の配線と前記第２の配線とは互いにシート抵抗値が異なることを特徴とする。

本発明では、抵抗値が低い配線と抵抗値が高い配線とを同一配線層に備えることができるので、従来の半導体装置に比べて配線混雑が起こりにくくなる。

本発明の好適な一態様は、第１と第２の配線が電気的に接続可能な素材で構成されていることである。

本発明の好適な一態様は、データ記憶装置と論理回路素子とを備え、第１の配線は第２の配線よりもシート抵抗値が高く、データ記憶装置同士を接続する信号線には論理回路素子が３個以下挿入されていて、信号線は第１の配線により構成されていることである。

データ記憶装置は、フリップフロップに限定されず、データを記憶することができる装置、回路であればよく、例えばラッチ等がある。論理回路素子は、バッファ素子に限定されず、論理回路を構成することができる素子であればよく、例えばインバータ等がある。

これにより、配線抵抗が大きい配線を使用するだけでホールド時間を満たすことができる。この場合、配線抵抗が小さい素材の配線だけで構成される半導体装置では、ホールド時間を満たしていない箇所にバッファ素子等を挿入して遅延を稼がなくてはいけないが、本発明では抵抗値が高い素材の配線を使用するだけで遅延が稼げるので、バッファ素子挿入が削減できるので、半導体装置の消費電力増加を抑制できる。また、配線抵抗が小さい素材の配線だけで構成される半導体装置では、ホールド時間を満たしていない箇所の配線を長い距離引き回して遅延を稼がなくてはいけないが、本発明では配線経路を変えずに抵抗値が高い素材の配線を使用するだけで遅延が稼げる。そのため配線の引き回しによる他の配線との配線間容量の変化が起こらないので、他の配線のタイミング変化を起こさずにホールド時間を満たす修正を行なうことができる。

本発明の好適な一態様は、第１の配線は第２の配線よりもシート抵抗値が高く、データ記憶装置のスキャンチェーン配線に第１の配線を使用することである。

本発明の好適な一態様は、第１の配線は第２の配線よりもシート抵抗値が高く、通常動作時には異なるクロック周波数で動作しスキャンモード時には同一周波数で動作する２つのデータ記憶装置同士を接続する信号線に、第１の配線を使用することである。

これらにより、データ記憶装置が近接配置されていてホールド時間を満たしていない箇所において、バッファ素子挿入したり、配線を引き回したりする領域の確保が難しい場合でも、高抵抗の配線に変えるだけでホールド時間を満たすことができる。

本発明の好適な一態様は、第１の集積回路ブロックと第２の集積回路ブロックとを備え、第２の配線は第１の配線よりもシート抵抗値が低く、第１、第２の集積回路ブロック間を接続する信号線に第２の配線を使用することである。

これにより、集積回路ブロック間でタイミングが厳しい配線を抵抗値の低い素材で形成することによって、集積回路ブロック間での遅延時間を削減することができる。

本発明の好適な一態様は、メモリセル内のアクセストランジスタと、このアクセストランジスタをオン・オフさせるワード線とを有し、第２の配線は第１の配線よりもシート抵抗値が低く、ワード線に第２の配線を使用することである。

これによって、ワード線の配線抵抗が小さくなりアクセストランジスタのゲートを開けるタイミングが速くなるので、データ記憶装置からのデータ読み出しの高速化を達成できる。

本発明の好適な一態様は、データを保持するメモリセルと、メモリセルが接続されているビット線とを有し、第２の配線は第１の配線よりもシート抵抗値が低く、ビット線に第２の配線を使用することである。

これによって、ビット線の配線抵抗が小さくなりメモリセルからのデータ読み出しやビット線のプリチャージ・ディスチャージ動作が速くなるので、データ記憶装置の高速化を達成できる。

本発明の好適な一態様は、第２の配線は第１の配線よりもシート抵抗値が低く、クロック配線に第２の配線を使用することである。

これによって、クロック配線の抵抗値が下がるので、クロック配線のレイテンシ削減によるクロック信号の伝播ばらつき抑制につながる。

また、クロック信号の急峻な立ち上がり・立下りを達成できるので、半導体装置のリーク電流削減や動作周波数の向上ができる。

本発明の好適な一態様は、第２の配線は第１の配線よりもシート抵抗値が低く、電源配線に第２の配線を使用することである。

これによって、電源配線におけるＩＲドロップが抑制されるので、半導体装置に備えられるトランジスタへの電源供給が安定し、半導体装置の安定動作を達成できる。

本発明の好適な一態様は、第２の配線は第１の配線よりもシート抵抗値が低く、アナログ回路の電源配線に第２の配線を使用することである。

これにより、アナログ回路の電源配線をＩＯパッドから低抵抗の素材の配線で引くことができるので、アナログ回路の安定動作を達成できる。

本発明の好適な一態様は、第１の配線若しくは第２の配線のうち、その一部若しくは全部が電気的に拡散層に接続されていないことである。

これによって、ある配線層において、単位面積当たりの配線の面積率を規定値内に収めるために拡散層に接続しない配線を配置する場合、抵抗値が高くて信号線の配線として使えないが単価が安い素材を、拡散層に接続しない配線として使用することで半導体装置の製造コストを下げることができる。

（２）本発明にかかる半導体装置は、多層化された配線層を有し、第１の配線層と第２の配線層とを接続するコンタクトが、第１の素材でできた第１のコンタクトと第２の素材でできた第２のコンタクトとを備え、前記第１のコンタクトと前記第２のコンタクトとは互いにシート抵抗値が異なることを特徴とする。

本発明の好適な一態様は、本発明の好適な一態様は、第１と第２のコンタクトが電気的に接続可能な素材で構成されていることである。

本発明の好適な一態様は、データ記憶装置および論理回路素子を備え、第１のコンタクトは第２のコンタクトよりもシート抵抗値が高く、データ記憶装置同士を接続する信号線には論理回路素子が３個以下挿入されていて、信号線は第１のコンタクトを使用することである。

本発明の好適な一態様は、スキャン機能付きデータ記憶装置を備え、第１のコンタクトは第２のコンタクトよりもシート抵抗値が高く、データ記憶装置のスキャンチェーン配線に第１のコンタクトを使用することである。

本発明の好適な一態様は、データ記憶装置を備え、第１のコンタクトは第２のコンタクトよりもシート抵抗値が高く、通常動作時には異なるクロック周波数で動作しスキャンモード時には同一周波数で動作する２つのデータ記憶装置同士を接続する信号線に第１のコンタクトを使用することである。

本発明の好適な一態様は、第１の集積回路ブロックと第２の集積回路ブロックを備え、第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、第１の集積回路ブロックと第２の集積回路ブロックとの間を接続する信号線に第２のコンタクトを使用することである。

本発明の好適な一態様は、第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、クロック配線に第２のコンタクトを使用することである。

本発明の好適な一態様は、第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、電源配線に第２のコンタクトを使用することである。

本発明の好適な一態様は、第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、アナログ回路の電源配線に第２のコンタクトを使用することである。

本発明の好適な一態様は、第１のコンタクト若しくは第２のコンタクトのうち、その一部若しくは全部が電気的に拡散層に接続されていないことである。

（３）本発明に係る製造方法は、層間絶縁膜をエッチングして第１の溝を形成し、導電性を持つ第１の素材を第１の溝に埋める工程と、前記層間絶縁膜の第１の溝以外の場所をエッチングして第２の溝を形成し、第１の素材とはシート抵抗値が異なりかつ導電性を持つ第２の素材を第２の溝に埋める工程を有することを特徴とする。

（４）本発明に係る製造方法は、導電性を持つ第１の素材を平面上に噴霧し第１のレイアウトパターンを形成する工程と、第１の素材とはシート抵抗値が異なりかつ導電性を持つ第２の素材を前記平面と同一平面上に噴霧し第２のレイアウトパターンを形成する工程と、前記第１のレイアウトパターンと第２のレイアウトパターンを絶縁するための絶縁体を前記平面に噴霧し絶縁膜を形成する工程とを有することを特徴とする。

これらによって、一つの配線層に異なるシート抵抗値の配線を形成することができる。

（５）本発明に係る配線装置は、半導体装置からホールド時間違反を起こす箇所の抽出を行なう工程と、ホールド時間違反箇所が違反で無くなるために配線の抵抗値をどれだけ上げればよいかの計算を行なう工程と、どれだけ抵抗値を上げるかの計算結果と等しくなるように配線をシート抵抗値の低い素材から高い素材に変更を行なう工程を有することを特徴とする。

これによって、ホールドエラーの改善を、配線を形成する素材の変更のみで行なうことができるように情報を出力することができる。

（６）本発明に係る配線装置は、半導体装置からセットアップ時間違反を起こす箇所の抽出を行なう工程と、セットアップ時間違反箇所が違反で無くなるために配線の抵抗値をどれだけ下げればよいかの計算を行なう工程と、どれだけ抵抗値を下げるかの計算結果と等しくなるように配線をシート抵抗値の高い素材から低い素材に変更を行なう工程とを有することを特徴とする。

これによって、セットアップエラーの改善を、配線を形成する素材の変更のみで行なうことができるように情報を出力することができる。

以下、添付した図面を参照して本発明の実施例を説明する。

（実施例１）
図１は実施例１における半導体装置１００を示す平面図である。

半導体装置１００は、多層化された配線層を有し、同図に示すように、スキャン機能付きのフリップフロップ（データ記憶装置）１１０，１１１と、スキャンチェーンを構成するフリップフロップ１１，１１１を接続する配線（スキャンチェーン配線）１２０と、信号配線１２１とを備えて構成されている。フリップフロップ１１０，１１１はクロック端子ＣＫ、スキャンデータ入力端子ＳＩ、スキャンデータ出力端子ＳＯを備えている。フリップフロップ１１０，１１１は半導体装置の機能テスト容易化手法としてのスキャンパステスト方式において、シフトレジスタ型のスキャンレジスタとして動作するように縦続接続されてスキャンチェーンを構成する。

図２は、図１のスキャンチェーン配線１２０を立体的に表した図である。スキャンチェーン配線１２０は配線１３０、１４０，１５０およびコンタクト１６０、１７０、１８０、１９０から構成されている。配線１４０（第１の配線）と信号配線１２１（第２の配線）は同じ第１の配線層である。配線１３０と配線１５０は同じ第２の配線層である。第１の配線層は第２の配線層よりも上の配線層である。フリップフロップ１１１のＳＩ端子のホールド時間を満たすために、配線１４０は、信号配線１２１に比べてシート抵抗値が高い金属を使用している。

図３はフリップフロップ１１１のタイミングチャートを示している。

スキャンチェーンは一般的に近接配置されたフリップフロップのＳＯ端子とＳＩ端子とを接続しているので、配線による遅延時間が非常に短いためにＳＩ端子におけるホールド時間を満たさない場合が多い。

(a)は配線１４０（第１の配線）の素材にシート抵抗値の低い金属を使った場合で、(b)は配線１４０（第１の配線）の素材にシート抵抗値の高い金属を使った場合である。(a)ではフリップフロップ１１１のＣＫ端子に到達するクロック信号に対してＳＩ端子に到達する信号が早すぎてホールド時間を満たしていない。これを(b)に示すように、配線１４０（第１の配線）の素材にシート抵抗値の高い金属を使用することによってスキャンチェーン１２０における伝播遅延が大きくなり、フリップフロップ１１１のＣＫ端子に到達するクロック信号に対してフリップフロップ１１１のＳＩ端子に到達する信号が遅くなりホールド時間を満たすことができる。配線１４０（第１の配線）に使用するシート抵抗値の高い金属としてはタングステンを使い、配線１４０（第１の配線）と同じ配線層の信号配線１２１（第２の配線）にはシート抵抗値の低い銅を使っている。シート抵抗値の高い素材とシート抵抗値の低い素材との組み合わせはタングステンと銅以外のものでも構わない。

遅延を稼ぐためには、フリップフロップ(データ記憶装置)１１０，１１１同士を接続する信号線１２０にバッファ素子（論理回路素子）１２２を３個以下で挿入する方法がある（図１３）。あるいは配線を引き回す（図１４）方法がある。図１３のようにバッファ素子１２２の挿入の場合、消費電力増加などの弊害がある。図１４のように配線を引き回す場合には、配線経路の変化によって配線間容量が変わり他の信号線のタイミングを変化させてしまう弊害がある。しかし本実施例１を適用すると、遅延を稼ぎたい箇所の配線の一部である配線(第１の配線)１４０をシート抵抗値の高い素材で配線することによって他の配線に影響を与えずに容易に遅延値を稼ぐことができる。

また、バッファ素子(論理回路素子)挿入や配線引き回しと本実施例１を併用しても構わない。なお、本実施例ではスキャンチェーンについて述べたが、近接されたフリップフロップ(データ記憶装置)同士の接続にバッファ素子(論理回路素子)が３個程度しか挿入されておらずホールド時間を満たせないような箇所にも、本実施例１と同様にフリップフロップ(データ記憶装置)とバッファ素子（論理回路素子）や、バッファ素子(論理回路素子)同士を接続している配線にシート抵抗値の高い素材の配線(第１の配線)を用いても同様の効果が得られる。

なお、本実施例１では１つの配線層のみ異なるシート抵抗を持つ金属で配線しているが、複数の配線層で同様に異なるシート抵抗を持つ金属を使っても構わない。

（実施例２）
（実施例２−１）
図４は実施例２における半導体装置２００を示す平面図である。

半導体装置２００は、多層化された配線層を有し、同図に示すように、第１の集積回路ブロック２１０と、第２の集積回路ブロック２１１と、第１、第２の集積回路ブロック２１０，２１１同士を接続する第１の配線２２０と第２の配線２２１とを備えて構成されている。第１、第２の配線２２０，２２１は区間ａ−ａ’において同じ配線層で配線されている。

一般的に、集積回路ブロック同士を接続する配線は長配線でかつ他の配線と平行配線となることが多いので、配線抵抗や配線間容量により、配線での伝播遅延が大きくなってしまいセットアップ時間を満足しないことが多い。

図５にフリップフロップのデータ入力端子におけるセットアップ時間についてのタイミングチャートを示す。セットアップ時間とは、フリップフロップにクロック信号が入力される前にデータ信号が確定しておかなければならない最小時間のことである。この最小時間までにデータ信号の確定が行なわれないと、フリップフロップが間違ったデータを保持することになり誤動作の原因となる。そのため本実施例２では、配線２２１は特にセットアップタイミングが厳しい素子同士を接続する配線で、配線の伝播遅延を小さくするために第２の配線２２１は区間ａ−ａ’において第１の配線２２０に比べてシート抵抗値の小さい金属で構成されている。本実施例では、第１の配線２２０にはアルミニウムを使い、第２の配線２２１には銅を使っている。なお、シート抵抗値の高い素材とシート抵抗値の低い素材の組み合わせはアルミニウムと銅以外のものでも構わない。

上記のような構成により、シート抵抗値の小さい金属からなる第２の配線２２１を集積回路ブロック２１０，２１１間に使うことによって、伝播遅延を小さくすることができるので、セットアップ時間を満たすことができる。本実施例２では、タイミングが厳しい集積回路ブロック２１０，２１１間の配線について述べたが、遅延値を小さくしたい他の箇所についても同様の構成がとれる。

（実施例２−２）
例えば、図６に示すように、半導体装置３００に搭載したメモリマクロ３１０を示す。このメモリマクロ３１０はデータを保持する複数のメモリセル３２０を備える。メモリセル３２０はそれぞれ複数のアクセストランジスタ３３０を備える。これらアクセストランジスタ３３０をオン・オフするワード線３４０と、メモリセル３２０からのデータ読み出しを行なうビット線３５０とを第２の配線として同じ配線層の他の配線(第１の配線)よりもシート抵抗値の低い金属を使用する。

ワード線３４０は一般的に長く、アクセストランジスタ３３０のオン・オフを高速に行なうには第２の配線として低抵抗なワード線が求められる。

また、ビット線３５０は一般的に長くて多くのメモリセルが接続されているので、第２の配線として低抵抗な配線になるとメモリセルの読み出し速度が速くなる。つまり、ワード線３４０やビット線３５０の低抵抗化はメモリマクロ３１０の高速化に寄与できる。

（実施例２−３）
また、図７に示すように、半導体装置４００のフリップフロップ４１０にクロック信号を供給するクロック配線４２０を第２の配線としてに同じ配線層の他の配線(第１の配線)よりもシート抵抗値の低い金属を使用することによって、クロック信号の信号波形の急峻な立ち上がり・立下りを実現できるので、半導体装置のリーク電流削減が達成できる。

（実施例３）
（実施例３−１）
図８は実施例３における半導体装置５００を示す平面図である。

半導体装置５００は、多層化された配線層を有し、同図に示すように、電源配線５１０と集積回路ブロック５２０とを備えて構成されている。

集積回路ブロック５２０には半導体装置５００の外部からＩＯパッド（図８では省略）を通して電源配線５１０によって電源が供給されている。電源配線５１０が使用する配線層には信号配線５３０も通っている。電源配線５１０は第２の配線として他の信号配線５３０(第１の配線)よりもシート抵抗値が低い金属を使用している。実施例３では、電源配線５１０には第２の配線として銅を、信号配線５３０には第１の配線としてアルミニウムを使っている。

なお、シート抵抗値の低い素材とシート抵抗値の高い素材との組み合わせは銅とアルミニウム以外のものでも構わない。

上記のような構成により、電源配線５１０の抵抗値を小さくできるので集積回路ブロック５２０の一部で瞬時に大きな電流を消費するような事態が起きても、電源配線５１０における電圧変動は小さくて済むので、半導体装置５１０の安定動作を達成できる。

（実施例３−２）
なお、本実施例３では、集積回路ブロック５２０へ電源供給する電源配線５１０について述べたが、集積回路ブロック５２０を半導体装置に搭載するアナログ回路５２０としこのアナログ回路５２０へ電源を供給する電源配線５１０についても同様のことが言える。

ディジタル回路と共に半導体装置に搭載されるアナログ回路の電源は、通常ディジタル回路とは分離された電源でＩＯパッドから配線されている。これは、一般的にアナログ回路の電源には、デジタル回路からのノイズを避けて、できるだけＩＯパッドから電圧降下がない状態で電源が供給されることが望まれるからである。

（実施例３−３）
実施例１から３においては、配線について述べたが、コンタクトについても同様のことが言える。例えば、図２において第１のコンタクト１７０を第２のコンタクト１８０よりもシート抵抗値の高い金属で構成して遅延を稼ぐようなことを行なってもよい。

（実施例４）
図９は実施例４における複数の配線層を有する半導体装置６００を示す平面図である。半導体装置６００は、多層化された配線層を有する。図９はある１つの配線層６１０のみを上から平面的に見た図である。図９で示すように、配線層６１０は、第２の配線である信号配線６２０と、電気的に拡散層に接続されていない第１の配線６３０とを備えて構成されている。第１の配線６３０は、配線層６１０を上から見たときに、配線層６１０の全ての場所において面積に占める配線の面積率を規定値以内に収めるために挿入されている。これは配線の面積率を規定値以内に収めることで、エッチング時における溝の掘り具合を均一化して製造ばらつきを抑制するために行なっている。

通常、半導体装置は回路の配置され方によって配線の粗密に大きな偏りが出るため、第１の配線６３０の挿入は必須である。本発明において第１の配線６３０は第２の配線である信号配線６２０よりも安価な金属である。上記のように構成された半導体装置６００では、配線層６１０を単価の安い金属を多用することによってコスト削減を図ることができる。

（実施例５）
図１０は実施例５における複数の配線層を有する半導体装置７００の製造方法を示している。半導体装置７００のある配線層の配線を、まず(a)に示すように周囲を層間絶縁膜７０１で囲まれているコンタクト７１０と接続する配線の場所をエッチングして第１の溝７２０を形成する。次に(b)に示すように第１の溝７２０を第１の素材である銅で埋めて第１の配線７３０を形成する。次に(c)に示すようにコンタクト７４０と接続する配線の場所をエッチングして第２の溝７５０を形成する。次に(d)に示すように第２の溝７５０を銅よりもシート抵抗値の高い第２の素材であるアルミニウムで埋めて第２の配線７６０を形成する。最後に(e)に示すように平坦化の処理等を経て配線層の上に絶縁膜７７０を形成する。

上記のような半導体装置の製造方法によって、同じ配線層に異なるシート抵抗値の第１、第２の配線７３０，７６０を形成することができる。そのため、配線の遅延を稼ぎたい、配線の遅延を小さくしたい等の目的に応じて配線を形成する金属を変えて配線を形成すれば、所望の遅延値が得られる。なお、本実施例５では銅とアルミニウムとを使用したが、その他の素材の組み合わせでも構わない。なお、本実施例５では半導体装置の配線の製造方法について述べたが、コンタクトの製造方法についても同様のことが言える。

（実施例６）
図１１は実施例６における複数の配線層を有する半導体装置８００の製造方法を示している。半導体装置８００のある配線層の配線のうち、まず(a)に示すように第２の素材である銅を配線層を形成する絶縁膜８０１の平面に噴霧して第２の配線８１０を形成する。

次に(b)に示すように、銅よりも抵抗値が高い第１の素材であるタングステンを配線層を形成する平面に噴霧して第１の配線８２０を形成する。最後に(c)に示すように第１の配線８１０と第２の配線８２０とを絶縁するために絶縁体を噴霧して絶縁膜８３０を形成する。

上記のような半導体装置の製造方法によって、同じ配線層に異なるシート抵抗値の第１、第２の配線８１０，８２０を形成することができる。そのため、配線の遅延を稼ぎたい、配線の遅延を小さくしたい等の目的に応じて配線を形成する金属を変えて配線を形成すれば、所望の遅延値が得られる。なお、本実施例５では銅とタングステンとを使用したが、その他の素材の組み合わせでも構わない。なお、本実施例５では半導体装置の配線の製造方法について述べたが、コンタクトの製造方法についても同様のことが言える。

（実施例７）
図１２は実施例７における複数の配線層を有する半導体装置において、ホールド時間を満たしていない箇所の配線の素材を変更することができる配線装置のフローチャートについて示している。図１２に示すように、まず半導体装置からホールド時間違反を起こす箇所の抽出を行なう工程９００を実施する。次に、ホールド違反箇所が違反でなくなるために配線の抵抗値をどれだけ上げればよいかの計算を行なう工程９１０を実施する。最後に、どれだけ抵抗値を上げるかの結果に基づいて、その計算結果と等しくなるように配線をシート抵抗値の低い素材から高い素材に変更を行なう工程９２０を実施する。

この配線装置を使って配線の素材の変更が行なわれた半導体装置は、ある配線層に異なるシート抵抗値の配線が存在する。

上記の配線装置よって、他の配線のタイミングに影響を与えずに配線抵抗を稼ぎたい箇所の配線の変更が容易に行なえる。

なお、本実施例では、配線遅延を稼ぎたい箇所の配線の変更について述べたが、逆に配線遅延を小さくしたい箇所の配線を、シート抵抗値の高い配線からシート抵抗値の低い配線に変更する配線装置についても同じことが言える。

本発明は、配線混雑を起こさないで配線遅延を大きくしたり小さくしたりする効果を有していて、高集積化を目指す半導体装置に有用である。

また本発明は、１つの配線層に２つの異なるシート抵抗の配線を形成できるという効果を有していて、タイミングが厳しい半導体装置に有用である。

また本発明は、ある配線の遅延値を他の配線のタイミングに影響を与えずに変更できる効果を有していて、微細化されたプロセスで設計する半導体装置の設計に有用である。

図１は本発明の実施例１における半導体装置の平面図である。 図２は本発明の実施例１における半導体装置の立体図である。 図３は本発明の実施例１におけるタイミングチャートである。 図４は本発明の実施例２における半導体装置の立体図である。 図５は本発明の実施例２におけるタイミングチャートである。 図６は本発明の実施例２における半導体装置の平面図である。 図７は本発明の実施例２における半導体装置の平面図である。 図８は本発明の実施例３における半導体装置の平面図である。 図９は本発明の実施例４における半導体装置の立体図である。 図１０は本発明の実施例５における半導体装置の製造方法の工程図である。 図１１は本発明の実施例６における製造方法の工程図である。 図１２は本発明の実施例７における製造方法の工程図である。 図１３は本発明の実施例１においてバッファ素子を設ける例を示す平面図である。 図１４は本発明の実施例１において配線を引き回した例を示す平面図である。 図１５は従来の技術における半導体装置の平面図である。

符号の説明

１００半導体装置
１１０、１１１フリップフロップ
１２０スキャンチェーン配線
１２１信号配線
１３０、１４０、１５０配線
１６０、１７０、１８０、１９０コンタクト

Claims (26)

1. 多層化された配線層を有し、
   第１の配線層が、第１の配線と第２の配線とを備え、
   第１の配線と第２の配線は、互いにシート抵抗値が異なることを特徴とする半導体装置。
2. 第１の配線と第２の配線は、電気的に接続可能な素材により構成されている、ことを特徴とする請求項１記載の半導体装置。
3. データ記憶装置と論理回路素子とを備え、
   第１の配線は第２の配線よりもシート抵抗値が高く、
   データ記憶装置同士を接続する信号線には論理回路素子が３個以下挿入されており、
   その信号線は第１の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
4. スキャン機能付きのデータ記憶装置を備え、
   第１の配線は第２の配線よりもシート抵抗値が高く、
   データ記憶装置のスキャンチェーン配線が第１の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
5. 通常動作時には異なるクロック周波数で動作しスキャンモード時には同一周波数で動作する２つのデータ記憶装置を備え、
   第１の配線は第２の配線よりもシート抵抗値が高く、
   前記両データ記憶装置同士を接続する信号線が第１の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
6. 第１、第２の集積回路ブロックを備え、
   第２の配線は第１の配線よりもシート抵抗値が低く、
   前記両集積回路ブロックを接続する信号線が、第２の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
7. メモリセル内のアクセストランジスタと、
   このアクセストランジスタをオン・オフさせるワード線とを有し、
   第２の配線は第１の配線よりもシート抵抗値が低く、
   ワード線は、第２の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
8. データを保持するメモリセルと、
   メモリセルが接続されているビット線とを有し、
   第２の配線は第１の配線よりもシート抵抗値が低く、
   ビット線が、第２の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
9. 第２の配線は第１の配線よりもシート抵抗値が低く、
   クロック配線を備え、
   このクロック配線が、第２の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
10. 第２の配線は第１の配線よりもシート抵抗値が低く、
    電源配線を備え、
    この電源配線が、第２の配線で構成されている、ことを特徴とする請求項１または２記載の半導体装置。
11. 第２の配線は第１の配線よりもシート抵抗値が低く、
    電源配線が、アナログ回路の電源配線である、ことを特徴とする請求項１０記載の半導体装置。
12. 第１の配線若しくは第２の配線のうち、その一部若しくは全部が電気的に拡散層に接続されていないことを特徴とする請求項１または２記載の半導体装置。
13. 多層化された配線層を有し、
    第１の配線層と第２の配線層を接続するコンタクトが、第１のコンタクトと第２のコンタクトとを備え、
    第１のコンタクトと第２のコンタクトは互いにシート抵抗値が異なることを特徴とする半導体装置。
14. 第１のコンタクトと第２のコンタクトは電気的に接続可能な素材により構成されている、ことを特徴とする請求項１３記載の半導体装置。
15. データ記憶装置と論理回路素子とを備え、
    第１のコンタクトは第２のコンタクトよりもシート抵抗値が高く、
    データ記憶装置同士を接続する信号線には前記論理回路素子が３個以下挿入されており、
    前記信号線は第１のコンタクトで構成されている、ことを特徴とする請求項１３または１４記載の半導体装置。
16. スキャン機能付きデータ記憶装置を備え、
    第１のコンタクトは第２のコンタクトよりもシート抵抗値が高く、
    データ記憶装置のスキャンチェーン配線が、第１のコンタクトで構成されている、ことを特徴とする請求項１３または１４記載の半導体装置。
17. 通常動作時には異なるクロック周波数で動作しスキャンモード時には同一周波数で動作する２つの前記データ記憶装置を備え、
    第１のコンタクトは第２のコンタクトよりもシート抵抗値が高く、
    前記両データ記憶装置同士を接続する信号線が、第１のコンタクトで構成されている、ことを特徴とする請求項１３または１４記載の半導体装置。
18. 第１の集積回路ブロックと第２の集積回路ブロックとを備え、
    第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、
    第１の集積回路ブロックと第２の集積回路ブロックとの間を接続する信号線が、第２のコンタクトで構成されている、ことを特徴とする請求項１３または１４記載の半導体装置。
19. 第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、
    クロック配線を備え、
    このクロック配線が、第２のコンタクトで構成されている、ことを特徴とする請求項１３または１４記載の半導体装置。
20. 第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、
    電源配線を備え、
    この電源配線が、第２のコンタクトで構成されている、ことを特徴とする請求項１３または１４記載の半導体装置。
21. 第２のコンタクトは第１のコンタクトよりもシート抵抗値が低く、
    電源配線が、アナログ回路の電源配線である、ことを特徴とする請求項２０記載の半導体装置。
22. 第１のコンタクト若しくは第２のコンタクトのうち、その一部若しくは全部が電気的に拡散層に接続されていないことを特徴とする請求項１３または１４記載の半導体装置。
23. 層間絶縁膜をエッチングして第１の溝を形成し、導電性を持つ第１の素材を第１の溝に埋める工程と、
    前記層間絶縁膜の第１の溝以外の場所をエッチングして第２の溝を形成し、第１の素材とはシート抵抗値が異なりかつ導電性を持つ第２の素材を前記第２の溝に埋める工程と、
    を有することを特徴とする半導体装置の製造方法。
24. 導電性を持つ第１の素材を平面上に噴霧し第１のレイアウトパターンを形成する工程と、
    第１の素材とはシート抵抗値が異なりかつ導電性を持つ第２の素材を前記平面と同一平面上に噴霧し第２のレイアウトパターンを形成する工程と、
    前記第１のレイアウトパターンと第２のレイアウトパターンを絶縁するための絶縁体を前記平面に噴霧し絶縁膜を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
25. 半導体装置の設計を行なう配線装置において、
    前記半導体装置からホールド時間違反を起こす箇所の抽出を行なう工程と、
    ホールド時間違反箇所が違反で無くなるために配線の抵抗値をどれだけ上げればよいかの計算を行なう工程と、
    どれだけ抵抗値を上げるかの計算結果と等しくなるように配線をシート抵抗値の低い素材から高い素材に変更を行なう工程と、
    を有することを特徴とする半導体装置の配線装置。
26. 半導体装置の設計を行なう配線装置において、
    前記半導体装置からセットアップ時間違反を起こす箇所の抽出を行なう工程と、
    セットアップ時間違反箇所が違反で無くなるために配線の抵抗値をどれだけ下げればよいかの計算を行なう工程と、
    どれだけ抵抗値を下げるかの計算結果と等しくなるように配線をシート抵抗値の高い素材から低い素材に変更を行なう工程と、
    を有することを特徴とする半導体装置の配線装置。

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