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CN113396486B - 具有电介质dbr的磷化铟vcsel - Google Patents

具有电介质dbr的磷化铟vcsel Download PDF

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CN113396486B CN202080012942.5A CN202080012942A CN113396486B CN 113396486 B CN113396486 B CN 113396486B CN 202080012942 A CN202080012942 A CN 202080012942A CN 113396486 B CN113396486 B CN 113396486B
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Abstract

本发明公开一种光电设备，该光电设备包括承载衬底(22)，其中下部分布式布拉格反射器(DBR)叠层(24)设置在该衬底的区域上并且包括交替的第一电介质层和半导体层。外延层组(26,28,30,31,34)设置在该下部DBR上方，其中该外延层组包含一种或多种III‑V半导体材料并且限定量子阱结构(28)和限制层(31)。上部DBR叠层(38)设置在该外延层组上方并且包括交替的第二电介质层和半导体层。将电极(40,42)耦接以将激励电流施加到该量子阱结构。

Description

具有电介质DBR的磷化铟VCSEL
技术领域
本发明整体涉及半导体设备，并且具体地涉及光电设备及其制造。
背景技术
垂直腔面发射半导体激光器(VCSEL)为半导体激光器，其中在垂直于基板的方向上从激光器的顶部或底部发出高度定向的激光辐射。VCSEL被制造成单个激光器或激光器阵列，并且它们能够具有高发射功率。
发明内容
下文描述的本发明的实施方案提供了用于制造VCSEL的改进方法以及通过此类方法制成的VCSEL。
因此，根据本发明的一个实施方案，提供一种光电设备，该光电设备包括：承载衬底；和下部分布式布拉格反射器(DBR)叠层，该下部DBR叠层设置在衬底的区域上并且包括交替的第一电介质层和半导体层。外延层组设置在下部DBR上方，其中该外延层组包含一种或多种III-V半导体材料并且限定量子阱结构和限制层。上部DBR叠层设置在该外延层组上方并且包括交替的第二电介质层和半导体层。将电极耦接以将激励电流施加到量子阱结构。
在一些实施方案中，承载衬底包括硅(Si)晶片。在本发明所公开的实施方案中，该设备包括互补金属氧化物半导体(CMOS)电路，该CMOS电路形成在Si晶片上并且被耦接以驱动电极。
在一个实施方案中，交替的第一电介质层和半导体层包括二氧化硅(SiO2)和非晶硅(a-Si)的交替层。另选地，交替的第一电介质层和半导体层包括氮化铝(AlN)和a-Si的交替层。
在本发明所公开的实施方案中，III-V半导体材料选自由磷化铟(InP)、砷化铟镓(InGaAs)、和磷化铟镓砷(InGaAsP)、砷化铝镓铟(AlGaInAs)以及锑化铝镓砷(AlGaAsSb)组成的材料组。
在一些实施方案中，限制层包括包含III-V半导体材料的中心部分和围绕中心部分并且包含电介质材料的外围部分。在一个实施方案中，外围部分包含氧化铝(Al2O3)。除此之外或另选地，限制层包括掩埋隧道结。
在本发明所公开的实施方案中，第二电介质层和半导体层包括SiO2和非晶硅的交替层。
在一些实施方案中，电极中的至少一个电极包括金属环，该金属环靠近量子阱结构设置。在本发明所公开的实施方案中，该设备包括一个或多个金属通孔，该一个或多个金属通孔穿过DBR叠层中的至少一个DBR叠层，以便将DBR叠层中的至少一个DBR叠层的内侧处的金属环连接到DBR叠层中的至少一个DBR叠层的外侧上的电触点。
根据本发明的一个实施方案，还提供一种用于制造光电设备的方法，该方法包括在III-V衬底上沉积包含III-V半导体材料的外延层组以便形成量子阱结构。在量子阱结构上方形成限制层。沉积交替的第一电介质层和半导体层以便形成下部分布式布拉格反射器(DBR)叠层。III-V衬底接合到承载衬底，使得下部DBR叠层定位在量子阱结构和承载衬底之间，然后移除III-V衬底。在移除III-V衬底之后，在该外延层组上方沉积交替的第二电介质层和半导体层以便形成上部DBR叠层。将电极耦接以将激励电流施加到量子阱结构。
在一个实施方案中，形成限制层包括横向蚀刻外延层中的一个外延层，使得限制层包括包含III-V半导体材料的中心部分和包含围绕中心部分的电介质材料的外围部分。另选地，形成限制层图案化，然后再生长外延层中的一个外延层，以便在外延层中的一个外延层的中心部分中形成掩埋隧道结。
在本发明所公开的实施方案中，沉积交替的第一电介质层和第一半导体层包括在承载衬底上形成下部DBR叠层，并且接合III-V衬底包括将该外延层组接合到承载衬底上的下部DBR叠层。另选地，沉积交替的第一电介质层和半导体层包括在III-V衬底上在该外延层组层和限制层上方形成下部DBR叠层，并且接合III-V衬底包括将III-V衬底上的下部DBR叠层接合到承载衬底。
在一些实施方案中，耦接电极包括在形成上部DBR叠层之前，在量子阱结构的至少一侧上方沉积金属环。在本发明所公开的实施方案中，耦接电极包括形成一个或多个金属通孔，该一个或多个金属通孔穿过DBR叠层中的至少一个DBR叠层，以便将DBR叠层中的至少一个DBR叠层的内侧处的金属环连接到DBR叠层中的至少一个DBR叠层的外侧上的电触点。
结合附图，从下文中对本发明的实施方案的详细描述将更全面地理解本发明，在附图中：
附图说明
图1是根据本发明的一个实施方案的VCSEL的示意性截面视图；
图2A和图2B是根据本发明的一个实施方案的示意性地示出VCSEL的制造过程的流程图；
图3是根据本发明的一个实施方案的在外延生长步骤之后的结构的示意性截面视图；
图4是根据本发明的一个实施方案的在CMOS步骤和下部DBR沉积步骤之后的结构的示意性截面视图；
图5是根据本发明的一个实施方案的在接合步骤之后的结构的示意性截面视图；
图6是根据本发明的一个实施方案的在横向蚀刻步骤之后的结构的示意性截面视图；
图7是根据本发明的一个实施方案的在间隙填充步骤之后的结构的示意性截面视图；
图8是根据本发明的一个实施方案的在上部DBR沉积步骤之后的结构的示意性截面视图；
图9是根据本发明的一个实施方案的在钝化步骤之后完成的VCSEL的示意性截面视图；
图10A和图10B是根据本发明的另一实施方案的VCSEL的示意性截面视图；
图11A、图11B、图11C、图11D、图11E和11F是根据本发明的一个实施方案的在图10A/图10B的VCSEL的制造过程的连续步骤中形成的结构的示意性截面视图；
图12是根据本发明的又一实施方案的VCSEL的示意性截面视图；并且
图13A、图13B和图13C是根据本发明的一个实施方案的在图12的VCSEL的制造过程的连续步骤中形成的结构的示意性截面视图。
具体实施方式
概述
基于磷化铟(InP)的垂直腔面发射激光器(VCSEL)能够发射波长范围为1350nm至2000nm的光。(如本说明书和权利要求书中所用的术语“光学辐射”和“光”通常是指可见辐射、红外辐射和紫外辐射中的任何和全部。)承载VCSEL的InP芯片可接合到承载衬底(诸如硅(Si)衬底)，以便利用Si晶片上的互补金属氧化物半导体(CMOS)控制电路。(如本说明书和权利要求书中所用的术语“衬底”可指完整晶片或晶片的一部分，诸如在半导体芯片中。)
可通过首先在Si衬底上方沉积下部反射器来制造基于InP的VCSEL。该反射器可包括分布式布拉格反射器(DBR)叠层或光子晶体镜(PCM)，并且一般被设计成在激光波长下具有超过99％的反射率。DBR包括重复的高折射率和低折射率材料对，其中每层的厚度为VCSEL发出的光的本地波长的四分之一(即，自由空间波长除以材料在该波长下的折射率)。PCM包括周期性光学纳米结构，其带隙可被定制为使得PCM用作高反射率镜。
接下来，在下部反射器上方沉积包括InP层和多量子阱(MQW)叠层的外延层，以形成VCSEL的有源区。基于InP的MQW叠层可包括(但不限于)InxGa1-xAs、InxAlyGa1-x-yAs、InxGa1-xAsyP1-y和/或InxGa1-xAsyN1-y，其中0≤x、y≤1。阻挡材料可包括(但不限于)InP、InaAl1-aAs、InaAlbGa1-a-bAs、InaGa1-aAsbP1-b和/或InaGa1-aAsbN1-b，其中0≤a、b≤1。量子阱和阻挡层中的每一者的典型厚度在纳米范围内(例如，在1nm和15nm之间)。量子阱层的典型数量可在3至15的范围内，阻挡层的数量类似。然后，在外延层上方沉积上部反射器(其类似于下部反射器(但通常具有较低反射率))，并且在外延层上沉积电极并图案化，以便将激励电流施加到MQW。
高级VCSEL采用用于将电流和光学辐射两者限制在VCSEL内的方法和结构。电流的限制将载流子引入VCSEL的QW叠层的中心区域内严格限定的体积中，并且光学限制控制由VCSEL生成的光学辐射的空间模式。一种用于将电流限制在基于InP的VCSEL中的方法包括将质子植入围绕期望电流路径的区域中。另一种方法使用横向蚀刻的掩埋隧道结(BTJ)进行光学限制和电限制两者。利用了PCM的VCSEL可通过选择性地修改光子晶体结构来限制光学辐射。
VCSEL和衬底之间的良好热导率对于带走VCSEL激励电流生成的热量很重要。热导率可基于下部反射器和VCSEL/衬底界面处的其他层的材料和厚度的选择而受到影响。
优化基于InP的VCSEL的性能需要高度的电限制和光学限制两者，以及从VCSEL到衬底的良好热导率。本文所述的本发明的实施方案解决了这些需求，以便能够制造具有高输出功率和高效率以及良好光学模式限制的基于InP的VCSEL。
本发明所公开的实施方案在基于InP的外延叠层中结合MQW叠层，该MQW叠层包括限制层并且具有下部DBR和上部DBR，该下部DBR和上部DBR包括半导体材料和电介质材料的交替层。典型的基于InP的材料(除InP本身之外)包括但不限于InxGa1-xAs、InxAlyGa1-x-yAs、InxGa1-xAsyP1-y、InxGa1-xAsyN1-y、AlxGa1-xAsySb1-y、InaAl1-aAs、InaAlbGa1-a-bAs、InaGa1-aAsbP1-b和InaGa1-aAsbN1-b。横向蚀刻限制层(该限制层任选地包括BTJ)，从而在围绕MQW的中心部分(芯)的外围部分中生成空间。所生成的空间随后可用电介质材料填充，该电介质材料将电流和光场两者限制到中心芯中。
下部DBR(其包括常用半导体材料和电介质材料的交替层)提供从VCSEL到衬底中的固有良好的热导率。在一些实施方案中，使用电介质材料(诸如氮化铝(AlN))来进一步改善热导率。将电极沉积并图案化到外延层上以便将激励电流施加至量子阱结构。在一些实施方案中，为了增强从有源区的热量移除，电极中的一者或两者包括金属环，该金属环靠近量子阱结构设置。一个或多个金属通孔穿过DBR叠层中的一者或两者，以便将DBR叠层的内侧处的金属环连接到DBR叠层的外侧上的电触点。
尽管本发明所公开的实施方案使用基于InP的外延叠层，但另选地，可使用其他III-V半导体材料，诸如砷化镓(GaAs)和砷化镓铝(GaAlAs)。除此之外或另选地，可使用GaSb和/或GaN用于更宽的光谱覆盖。(对于基于GaSb的系统，波长为大约2μm或更长。对于基于GaN的系统，波长通常低于500nm)。此外，可使用其他半导体承载衬底代替Si。然而，Si的益处在于，基于成熟的工艺技术，具有非常紧密的设计规则(小横向尺寸)的CMOS电路可在衬底的表面上以高产率制造并且被耦接以驱动VCSEL。
设备描述
图1是根据本发明的一个实施方案的VCSEL 20的示意性截面视图。
VCSEL 20包括半导体衬底，诸如硅(Si)衬底22。在Si衬底22上沉积有下部DBR24，该下部DBR包括半导体材料和电介质材料的交替层，其中每层的厚度为VCSEL 20发出的光的本地波长的四分之一。形成足够数量的层对以便实现高反射率，例如99％反射率。下部DBR24可包括例如作为半导体材料的非晶硅(a-Si)和作为电介质材料的二氧化硅(SiO2)的交替层。另选地，使用AlN作为电介质材料，从VCSEL 20到衬底22的热导率可显著增加超过用SiO2实现的热导率。
下部DBR 24上方是MQW叠层28，该MQW叠层夹在下部触点26(该下部触点包括n型InP)与p型InP(p-InP)层30之间。如上所述，MQW叠层28通常包含量子阱材料，诸如InxGa1- xAs、InxAlyGa1-x-yAs、InxGa1-xAsyP1-y和/或InxGa1-xAsyN1-y，其中阻挡层包含InP、InaAl1-aAs、InaAlbGa1-a-bAs、InaGa1-aAsbP1-b和/或InaGa1-aAsbN1-b。p-InP层30上方是限制层31，然后是上部n-InP触点34。在图示实施方案中，限制层31在其中心部分包括BTJ 32，该BTJ可被其外围部分中的电介质填充物36围绕。BTJ32通常包括一对p+层和n+层，其中p+层与上部触点34相邻。电介质填充物36通常包括氧化铝(Al2O3)。上部DBR 38(其包括氮化硅(SiN)和a-Si的交替层)沉积在上部触点34上方。
在另选的实施方案(图中未示出)中，限制层31包括例如横向蚀刻的p型半导体层，而不具有BTJ，并且上部触点34也可包含p型材料。为了适应这种另选种类的限制层，下面描述的过程中所需的改变对于本领域的技术人员而言将是显而易见的。
VCSEL 20已被蚀刻以生成台面型结构，该台面型结构具有侧壁44。VCSEL 20的台面型结构通常是圆柱形的，因此侧壁44为连续圆柱形表面。然而，另选的实施方案可使用其他形状的台面型结构(诸如例如立方体)，因此台面型结构可具有若干侧壁。阴极电极40和阳极电极42已分别沉积在下部接触层26和上部接触层34上并且图案化，以便为VCSEL 20提供激励电流路径。同样，由于圆柱形台面型结构，电极40和42为同心环。
以下在图2至图9中提供对VCSEL 20的结构和制造过程的更详细描述。
制造方法
图2A和图2B一起呈现了示意性地示出根据本发明的一个实施方案的VCSEL 20的制造过程的流程图100。在图3至图9中示出在关键工艺步骤中形成的结构的截面视图，并且将在流程图100的适当步骤中提及这些结构。在该实施方案中，通过在Si衬底22(承载衬底)上沉积层来形成下部DBR 24，而构成VCSEL的有源区的外延层沉积在III-V衬底上(诸如沉积在InP衬底中)，然后接合到下部DBR。在另选的实施方案中，如下文参考图10A/图10B和图12所述，在III-V衬底上在外延层组和限制层上方形成下部DBR，然后将III-V衬底上的该下部DBR接合到承载衬底。
制造过程从开始步骤102开始，从该开始步骤开始，制造过程初始遵循两条平行路径。在CMOS步骤104中，在Si衬底22上制造CMOS电路224(图1和图4)。在下部DBR沉积步骤106中，在Si衬底22上方沉积多层结构，该多层结构包括SiO2和a-Si的交替层，其中在VCSEL 20波长处具有四分之一波长厚度，从而形成下部DBR 24。可例如通过PVD(物理气相沉积)、CVD(化学气相沉积)或PECVD(等离子体增强CVD)或其他方法诸如ALD(原子层沉积)、MOCVD(金属有机CVD)、MBE(分子束外延)或CBE(化学束外延)来执行沉积。在图4中详述所得结构220。在外延生长步骤108中，在InP晶片202上生长外延层(从InGaAs蚀刻停止层204开始)，如图3所详述。在切片步骤110中，将InP晶片202切割成芯片，其中每个芯片稍后将变为VCSEL 20。步骤104-106和步骤108-110的两条路径在接合步骤112中会聚，其中将每个InP芯片翻转并接合到Si衬底22。在图5中详述所得结构240。
在衬底移除步骤114中，向下移除InP晶片202的剩余部分，直到蚀刻停止层204。在停止层移除步骤116中，移除图3所示的层204。在阳极电极步骤117中，沉积金属层并图案化以形成阳极电极42。在硬掩模沉积步骤中，在上部触点34上方沉积SiO2硬掩模264(如图6所示)并图案化。在第一台面蚀刻步骤120中，向下蚀刻具有侧壁44的部分台面，直到p-InP层30。
如图6所示，在横向蚀刻步骤122中，蚀刻BTJ 32使得其仅在VCSEL 20的芯部分中保留在适当的位置，并且在上部触点34和p-InP层30之间挖出间隙226。如图7所示，在间隙填充步骤124中，使用原子层沉积(ALD)在整个结构上方沉积电介质材料(诸如Al2O3)的填充层282。
在填充层蚀刻步骤126中，蚀刻掉大部分填充层282，仅留下材料填充间隙226以及围绕先前蚀刻的台面的一些材料。在第二台面蚀刻步骤128中，先前蚀刻的台面侧壁44继续向下至下部触点26。在SiN间隔物沉积步骤130和SiN间隔物蚀刻步骤132中，分别沉积SiN层，然后蚀刻SiN层以围绕台面的侧面形成SiN间隔物304，如图8所示。
进一步参考图8，在阴极电极步骤134中，沉积阴极电极40并图案化。在第三台面蚀刻步骤136中，向下蚀刻台面结构的侧壁44，直到下部触点DBR 24(如图9所示)。在硬掩模蚀刻步骤138中，蚀刻掉大部分硬掩模264。在上部DBR沉积步骤140中，沉积上部DBR38作为SiN和a-Si的交替层，如图1和图8所详述。在上部通孔步骤142中，打开通孔以分别触及阴极电极40和阳极电极42。在下部通孔步骤144中，打开通孔以触及CMOS电路224中的金属层。
在导体沉积步骤146中，沉积导体322和324并图案化以用作RDL(再分布层)，从而分别将阳极电极42和阴极电极40连接到CMOS电路224。在钝化步骤148中，在VCSEL 20上方沉积SiN，并且通过无源层打开焊盘以实现与芯片的电接触。
结束步骤150结束该过程。在该阶段，可切割Si衬底22以制得具有单个VCSEL或VCSEL阵列的芯片。
图3是根据本发明的一个实施方案的在外延生长步骤108之后的结构200的示意性截面视图。
可在例如3”InP晶片202上制造结构200，但可另选地使用其他晶片直径。在InP晶片202上方沉积第一InGaAs停止层204。已在InGaAs停止层204上方外延生长了以下层：上部触点34、BTJ 32、p-InP层30、MQW叠层28和下部触点26。外延层的典型总厚度为2.5微米。术语“上部”和“下部”由结构200在接合步骤112中翻转后将具有的取向限定。
图4是根据本发明的一个实施方案的在CMOS步骤104和下部DBR沉积步骤106之后的结构220的示意性截面视图。
可在例如300mm Si晶片22上制造结构220，但可另选地使用其他晶片直径。在CMOS步骤104中，使用标准CMOS工艺，已在Si晶片22上制造了CMOS电路224。在下部DBR沉积步骤106中，已在CMOS电路224上方沉积了下部DBR 24。插图228示出具有SiO2 230和a-Si 232的交替层的下部DBR24的结构。例如，对于SiO2 230，层的厚度可为224nm，并且对于a-Si 232，层的厚度可为93nm。可选择层数以实现期望水平的反射率。
图5是根据本发明的一个实施方案的在接合步骤112之后的结构240的示意性截面视图。
在接合步骤112中，将在切片步骤110中由结构200制得的InP芯片242相对于图3所示的取向翻转，并且通过InP到氧化物接合而接合到结构220上。另选地，如果在InP上方沉积附加氧化物层，则可使用直接氧化物到氧化物接合。
图6是根据本发明的一个实施方案的在横向蚀刻步骤122之后的结构260的示意性截面视图。
结构260包括图4的结构220以及图3的结构200的以下剩余层(从下到上列出)：下部触点26、MQW叠层28、p-InP层30、BTJ 32和上部触点34。此外，结构260包括阳极电极42和硬掩模264。已蚀刻上部触点34和BTJ 32以限定具有侧壁44的部分台面结构，并且已横向蚀刻BTJ 32以在p-InP层30和上部触点34之间挖出间隙226，其中仅剩余BTJ的芯部分。
图7是根据本发明的一个实施方案的在间隙填充步骤124之后的结构280的示意性截面视图。
结构280与图6的结构260相同，不同的是添加了填充层282，该填充层已沉积在结构260上方以便共形地填充间隙226。填充层282包含例如使用高度共形的ALD沉积过程沉积的Al2O3。另选地，可使用其他电介质材料。
图8是根据本发明的一个实施方案的在上部DBR蚀刻步骤140之后的结构300的示意性截面视图。
在填充层282的连续的台面蚀刻和部分蚀刻之后，结构300包括与图7的结构280相同的层。此外，结构300包括阴极电极40和SiN间隔物304。在结构300上方已沉积上部DBR38，该上部DBR包括SiN和a-Si的交替层。
上部DBR层的厚度和数量取决于设计目标。例如，对于940nm目标VCSEL波长，每个a-Si层的厚度为约86nm。一般来讲，每层的厚度大致等于波长/(4.0*材料在此波长下的折射率)。在上部DBR选择中使用的材料对可包括(但不限于)例如SiN/a-Si、SiO2/a-Si或AlN/a-Si。上部镜反射率也可变化，但其一般大于99％，而底部DBR的反射率一般大于99.9％。为了达到该反射率范围，一般需要至少三对交替的SiO2/a-Si或其他DBR材料。另选地，可以使用两对AlN/a-Si和另外两对SiO2/a-Si来达到该反射率范围。
SiN间隔物304的层厚度可为几十纳米至几百纳米，或甚至更高。另选地，间隔物层可由SiN之外的材料(诸如(但不限于)SiO2、AlOx或AlN)制成。
图9是根据本发明的一个实施方案的在钝化步骤148之后完成的VCSEL 20的示意性截面视图。
VCSEL 20与图8的结构300类似，其中添加了阳极导体322和阴极导体324以用于将阳极电极42和阴极电极40通过在步骤142和144中打开的通孔分别连接到CMOS电路224。VCSEL 20还涂覆有SiN钝化层326。
另选的实施方案
图10A和图10B是根据本发明的另一实施方案的VCSEL 400的示意性截面视图。图10A是如前述附图中一样的侧视截面视图，而图10B是沿图10A中的线XB-XB截取的前视截面视图。该实施方案以及图12所示的实施方案在其材料以及结构和制造原理方面与上文所述的实施方案类似，但下文所述的某些差异除外。为了简洁起见，下面的描述将集中于这些差异。
VCSEL 400包括外延层，这些外延层构成有源区402，该有源区如前述实施方案中那样包括量子阱结构和限制层410。在III-V半导体衬底(如图11C所示)上在有源区402的层上方形成下部DBR 406，然后该下部DBR接合到承载衬底408。承载衬底可包含半导体材料(诸如前述实施方案中的Si晶片)或电介质材料(诸如AlN晶片)。在接合到承载衬底之后，移除III-V晶片，然后在有源区402上方沉积上部DBR 404。如前述实施方案中那样，下部DBR406和上部DBR 404两者包括a-Si和电介质材料(诸如SiO2或AlN)的交替层412和414。
与前述实施方案中那样在承载晶片上沉积下部DBR叠层相比，以这种方式在III-V晶片上沉积上部DBR叠层和下部DBR叠层两者在增强可制造性和提高工艺产率方面均是有利的。除了其他有益效果之外，VCSEL 400的设计消除了处理非常薄的III-V晶片件的需要，从而减少了因晶片破损而导致的产率损失。在本实施方案中，有源区402可被制成非常薄，从而便于热耗散。
为了进一步促进热耗散，VCSEL 400包括金属环形电极420和424，该金属环形电极靠近有源区402(即，接近VCSEL中的发热量子阱结构)。在图示实施方案中，环形电极420和424分别沉积在DBR 404和406下方，并且通过穿过DBR层412、414的叠层的金属通孔422分别连接到电触点416和418。环形电极包含具有高电导率和高热导率两者的金属(例如，金)。它们具有双重目的，即将激励电流递送到有源区402并从有源区移除热量，从而降低结温度并提高VCSEL的壁塞效率。尽管在图10B的截面视图中仅示出了两个通孔422，但出于热耗散的目的，可根据需要形成更多数量的通孔。在另选的实施方案(图中未示出)中，这种环形电极可仅嵌入在有源区402的一侧上，而外部电极(例如，如前述实施方案中那样)嵌入在另一侧上。
如前述实施方案中那样，限制层410包括中心部分426，该中心部分包含III-V半导体材料，其中外围部分包含围绕中心部分的电介质材料。在电极420和424之间流动的电流被引导通过该中心部分426，由量子阱结构生成的光能也是如此，从而产生良好控制的输出光束428。
图11A、图11B、图11C、图11D、图11E和11F是根据本发明的一个实施方案的在VCSEL400的制造过程的连续步骤中形成的结构的示意性截面视图。
如图11A所示，在III-V半导体衬底430(诸如InP晶片)上通过外延层的生长而形成有源区402。在有源区402上方沉积金属层并图案化以限定环形电极424。也可在该阶段执行初始台面蚀刻(如图2A的步骤120中那样)。然后，例如在湿法蚀刻过程中横向蚀刻限制层410(如步骤122中那样)，以使半导体材料仅留在中心部分426中。例如，通过ALD用电介质材料434填充外围部分，如图11B所示。
接下来，如图11C所示，通过交替地沉积层412和414(连同下面的SiN蚀刻停止层，在该图中未示出)在有源区402和环形电极424上方形成下部DBR 406。将下部DBR 406图案化以限定穿过下部DBR 406的通孔422。在沉积和蚀刻合适的阻挡层(未示出)之后，在通孔中和在DBR 406的外表面上方沉积金属(例如，金)。因此，通孔422将环形电极424以电的方式和热的方式两种方式连接到电触点418，如图11D所示。
现在翻转III-V半导体衬底430并将其接合到承载晶片408，如图11E所示。例如，可通过将电触点418的Au接合到承载晶片的表面上的合适层(诸如Au或含Au焊料层)或使用合适的粘合剂来将衬底接合在一起。只有在该接合步骤之后，才例如通过湿法蚀刻移除衬底430。然后，在有源区402的外表面上沉积环形电极420，之后沉积上部DBR 404的层的叠层，然后进行蚀刻和金属填充以形成通孔和电触点416，如图11F所示。这些后面的步骤与上文参考图11C和图11D所述的那些步骤类似，但加以必要的变更。移除电触点416的金属以暴露VCSEL的光学孔。
发明人基于VCSEL中材料的热特性研究了VCSEL 400操作期间的热耗散。有源区402中的大部分热量横向向外流向环形电极420和424；然后，通孔422将热量向外传导至上部金属接触层和下部金属接触层。在VCSEL 400在标称输出功率和室温下的连续波(CW)操作中，有源区402中的温度保持适度，例如在一些设计中不超过约50℃，而DBR 404和406的外表面基本上较冷。环形电极和通孔的冷却效应增强了VCSEL的电效率和寿命，并且简化了VCSEL的接合和封装的工艺要求。
图12是根据本发明的又一实施方案的VCSEL 450的示意性截面视图。VCSEL 450在其结构和操作原理上与VCSEL 400类似，如上文所示和所述，不同的是VCSEL 450的有源区452中的限制层包括BTJ 454，该BTJ通过外延再生长过程(而不是如VCSEL 400中那样的横向蚀刻和电介质填充过程)形成。这种限制层要求良好地控制再生长过程，但避免了在前述实施方案中使用的横向蚀刻过程中的蚀刻不准确的问题。
图13A、图13B和图13C是根据本发明的一个实施方案的在VCSEL450(特别是有源区452)的制造过程的连续步骤中形成的结构的示意性截面视图。如图13A所示，通过在轻掺杂p型(p-)半导体层上方在有源区452的量子阱结构上方外延生长重掺杂p型(p++)半导体层而形成BTJ454。将p++层蚀刻到期望深度(以在轻掺杂p型半导体层处停止)和期望横向尺寸(以形成VCSEL的电流孔)。然后，将重掺杂n型(n++)半导体层456在图案化的p++半导体上方和周围再生长，从而产生BTJ和限制层。在层456上方沉积金属层，然后蚀刻以形成环形电极424，如图13B所示。在环形电极424和有源区452上方沉积下部DBR406，如图13C所示。然后，该过程以上文参考图11D/图11E/图11F所述的方式继续。
应当理解，上文所描述的实施方案以示例的方式引用，并且本发明不限于上文已特别示出和描述的内容。相反，本发明的范围包括上文所述的各种特征，以及本领域的技术人员在阅读以上描述之后会想到的在现有技术中没有公开的其变型形式和修改形式的组合和子组合。

Claims (16)

1.一种光电设备，包括：
承载衬底；
下部分布式布拉格反射器DBR叠层，下部DBR叠层设置在所述衬底的区域上并且包括交替的第一电介质层和半导体层；
外延层组，所述外延层组设置在所述下部DBR上方，其中所述外延层组包含一种或多种III-V半导体材料并且限定：
量子阱结构；和
限制层；
上部DBR叠层，所述上部DBR叠层设置在所述外延层组上方并且包括交替的第二电介质层和半导体层；和
电极，所述电极被耦接以便将激励电流施加到所述量子阱结构，其中所述电极中的至少一个电极包括金属环，所述金属环靠近所述量子阱结构设置在DBR叠层中的至少一个DBR叠层的内侧处；以及
一个或多个金属通孔，所述一个或多个金属通孔穿过所述DBR叠层中的所述至少一个DBR叠层，以便将所述DBR叠层中的所述至少一个DBR叠层的所述内侧处的所述金属环连接到所述DBR叠层中的所述至少一个DBR叠层的外侧上的电触点。
2.根据权利要求1所述的光电设备，其中所述承载衬底包括硅Si晶片。
3.根据权利要求2所述的光电设备，还包括互补金属氧化物半导体CMOS电路，所述CMOS电路形成在所述Si晶片上并且被耦接以驱动所述电极。
4.根据权利要求1所述的光电设备，其中所述交替的第一电介质层和半导体层包括二氧化硅(SiO2)和非晶硅(a-Si)的交替层。
5.根据权利要求1所述的光电设备，其中所述交替的第一电介质层和半导体层包括氮化铝(AlN)和a-Si的交替层。
6.根据权利要求1所述的光电设备，其中所述III-V半导体材料选自由磷化铟(InP)、砷化铟镓(InGaAs)、磷化铟镓砷(InGaAsP)、砷化铝镓铟(AlGaInAs)和锑化铝镓砷(AlGaAsSb)组成的材料组。
7.根据权利要求1至6中任一项所述的光电设备，其中所述限制层包括：
中心部分，所述中心部分包含III-V半导体材料；和
外围部分，所述外围部分围绕所述中心部分并且包含电介质材料。
8.根据权利要求7所述的光电设备，其中所述外围部分包含氧化铝(Al2O3)。
9.根据权利要求1至6中任一项所述的光电设备，其中所述限制层包括掩埋隧道结。
10.根据权利要求1至6中任一项所述的光电设备，其中所述第二电介质层和半导体层包括SiO2和非晶硅的交替层。
11.一种用于制造光电设备的方法，所述方法包括：
在III-V衬底上沉积包含III-V半导体材料的外延层组以便形成量子阱结构；
在所述量子阱结构上方形成限制层；
沉积交替的第一电介质层和半导体层，以便形成下部分布式布拉格反射器DBR叠层；
将所述III-V衬底接合到承载衬底，使得下部DBR叠层定位在所述量子阱结构和所述承载衬底之间，然后移除所述III-V衬底；
在移除所述III-V衬底之后，在所述外延层组上方沉积交替的第二电介质层和半导体层以便形成上部DBR叠层；以及
通过在形成所述上部DBR叠层之前在所述量子阱结构的至少一侧上方在DBR叠层中的至少一个DBR叠层的内侧处沉积金属环以及形成穿过所述DBR叠层中的所述至少一个DBR叠层的一个或多个金属通孔，以便将所述DBR叠层中的所述至少一个DBR叠层的所述内侧处的所述金属环连接到所述DBR叠层中的所述至少一个DBR叠层的外侧上的电触点，来将电极耦接以便将激励电流施加到所述量子阱结构。
12.根据权利要求11所述的方法，其中形成所述限制层包括横向蚀刻所述外延层中的一个外延层，使得所述限制层包括包含III-V半导体材料的中心部分和包含围绕所述中心部分的电介质材料的外围部分。
13.根据权利要求11所述的方法，其中形成限制层图案化，然后再生长所述外延层中的一个外延层，以便在所述外延层中的所述一个外延层的中心部分中形成掩埋隧道结。
14.根据权利要求11所述的方法，其中沉积所述交替的第一电介质层和半导体层包括在所述承载衬底上形成所述下部DBR叠层，并且其中接合所述III-V衬底包括将所述外延层组接合到所述承载衬底上的所述下部DBR叠层。
15.根据权利要求11所述的方法，其中沉积所述交替的第一电介质层和半导体层包括在所述III-V衬底上在所述外延层组和所述限制层上方形成所述下部DBR叠层，并且其中接合所述III-V衬底包括将所述III-V衬底上的下部DBR叠层接合到所述承载衬底。
16.根据权利要求11至15中任一项所述的方法，其中沉积在所述外延层组中的所述III-V半导体材料选自由磷化铟(InP)、砷化铟镓(InGaAs)、磷化铟镓砷(InGaAsP)、砷化铝镓铟(AlGaInAs)和锑化铝镓砷(AlGaAsSb)组成的材料组。
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