[go: up one dir, main page]

CN113169229A - 碳化硅半导体装置及其制造方法 - Google Patents

碳化硅半导体装置及其制造方法 Download PDF

Info

Publication number
CN113169229A
CN113169229A CN201880099607.6A CN201880099607A CN113169229A CN 113169229 A CN113169229 A CN 113169229A CN 201880099607 A CN201880099607 A CN 201880099607A CN 113169229 A CN113169229 A CN 113169229A
Authority
CN
China
Prior art keywords
region
conductivity type
trench
silicon carbide
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201880099607.6A
Other languages
English (en)
Other versions
CN113169229B (zh
Inventor
田中梨菜
菅原胜俊
福井裕
八田英之
宫田祐辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN113169229A publication Critical patent/CN113169229A/zh
Application granted granted Critical
Publication of CN113169229B publication Critical patent/CN113169229B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0495—Schottky electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/141—VDMOS having built-in components
    • H10D84/146—VDMOS having built-in components the built-in components being Schottky barrier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

漂移层(2)包括碳化硅，具有第1导电类型。至少1个沟槽(6)具有面对肖特基势垒二极管区域(RD)的第1侧面(SD1)和在晶体管区域(RT)延伸且与源极区域(3)、体区域(5)及漂移层(2)相接的第2侧面(SD2)。第1保护区域(51)设置于至少1个沟槽(6)的下方，具有第2导电类型，相比于体区域(5)，第2导电类型的杂质浓度更高。第2保护区域(52)从第1保护区域(51)延伸，到达第1侧面(SD1)和第2侧面(SD2)的与第1侧面(SD1)连接的端部区域(SD2b)的至少任意一个，具有比体区域(5)的最下部浅的最上部，相比于体区域(5)，第2导电类型的杂质浓度更高。

Description

碳化硅半导体装置及其制造方法
技术领域
本发明涉及碳化硅半导体装置及其制造方法，特别涉及具有沟槽栅极的碳化硅半导体装置及其制造方法。
背景技术
已知具有在MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)等单极性型半导体开关元件内置有作为单极性型的续流二极管的肖特基势垒二极管(SBD：Schottky Barrier Diode)的构造的功率用半导体装置。具体而言，通过在芯片内的预定的区域的表面设置肖特基电极，该区域作为SBD动作。由此，相比于作为二极管的零件外装到MOSFET芯片的情况，能够降低成本。特别是，在MOSFET的母材是碳化硅(SiC)的情况下，通过内置单极性型的肖特基势垒二极管，能够抑制MOSFET具有的寄生pn二极管的双极性动作也是优点之一。其原因为，在碳化硅半导体装置中，起因于与双极性动作相伴的载流子再结合能量而晶体缺陷扩展，由此元件的可靠性有时受到损害。
在沟槽内具有栅极电极的MOSFET、即沟槽栅极型MOSFET与平面型MOSFET、即在平坦面上具有栅极电极的MOSFET不同，在沟槽侧面形成沟道。由此，沟道宽度密度提高，其结果，能够降低导通电阻(导通状态下的电阻)。另一方面，在截止状态下，担心向沟槽底部的电场集中。该担心在MOSFET的漂移层包括SiC的情况下特别大。其原因为，SiC的绝缘破坏强度高，所以相比于漂移层内的雪崩破坏，易于先产生起因于向沟槽底部的电场集中的栅极绝缘膜破坏。
为了缓和向沟槽底部的电场集中，广泛进行在沟槽下方设置具有与漂移层的导电类型不同的导电类型的保护区域。沟槽型半导体装置具有的多个沟槽通常在与各自的延伸方向正交的排列方向上，隔开预定的距离排列。各保护区域不仅缓和正上方的沟槽的电场，而且还能够缓和与该沟槽邻接的沟槽的电场，所以上述距离(即沟槽间距离)越大，利用保护区域的电场缓和效果可能越低。因此，从利用保护区域的电场缓和效果的观点而言，最好沟槽间距离并非过大。
在上述排列方向上相互邻接的沟槽之间插入肖特基势垒二极管区域时，为了防止沟槽间距离变得过大，限制肖特基势垒二极管区域的排列方向上的尺寸。在该情况下，难以充分确保肖特基势垒二极管区域的面积，所以难以得到高的肖特基电流。因此，如果代替这样的配置而以在沟槽的延伸方向上与沟槽的端部邻接的方式配置肖特基势垒二极管区域，则能够避免在排列方向上沟槽间距离变得过大的问题。例如，日本特开2003-229570号公报(专利文献1)中公开了这样的配置。
现有技术文献
专利文献
专利文献1：日本特开2003-229570号公报
发明内容
然而，在使用如上述的配置的情况下，延伸方向上的沟槽的端部处的电场集中易于成为问题。特别是，电场易于集中到沟槽的端部处的、沟槽侧面和沟槽底部的边界、即沟槽角部。起因于该电场集中，担心沟槽的端部处的栅极绝缘膜破坏。
另外，为了使芯片内的电流分布以及电场分布尽可能均匀化，肖特基势垒二极管区域并非仅集中在芯片的外周，而且还需要配置于晶体管区域之间。在这样的要求下，充分地确保肖特基势垒二极管区域的面积并且防止栅极绝缘膜破坏的方法此前未充分探讨过。
本发明是为了解决如以上的课题而完成的，其目的在于提供具有充分的肖特基势垒二极管区域并且能够提高栅极绝缘膜的可靠性的碳化硅半导体装置。
本发明的碳化硅半导体装置具有在面内方向中包含的至少一个方向上夹着肖特基势垒二极管区域的晶体管区域。碳化硅半导体装置具有半导体层、栅极电极、栅极绝缘膜以及肖特基电极。半导体层包括漂移层、体区域、源极区域、至少1个沟槽、第1保护区域以及第2保护区域。漂移层跨越晶体管区域以及肖特基势垒二极管区域，在肖特基势垒二极管区域到达半导体层的表面，包括碳化硅，具有第1导电类型。体区域在晶体管区域设置于漂移层上，具有与第1导电类型不同的第2导电类型。源极区域设置于体区域上，具有第1导电类型。至少1个沟槽具有面对肖特基势垒二极管区域的第1侧面和在晶体管区域延伸且与源极区域、体区域以及漂移层相接的第2侧面。第1保护区域设置于至少1个沟槽的下方，具有第2导电类型，第2导电类型的杂质浓度高于体区域。第2保护区域从第1保护区域延伸，到达第1侧面和第2侧面的与第1侧面连接的端部区域的至少任意一个，具有比体区域的最下部浅的最上部，具有第2导电类型，第2导电类型的杂质浓度高于体区域。栅极电极设置于至少1个沟槽内。栅极绝缘膜在至少1个沟槽内将半导体层和栅极电极隔开。肖特基电极在肖特基势垒二极管区域与半导体层相接。
根据本发明，在与肖特基电极邻接的沟槽端部，沟槽的下端附近被由第1保护区域以及第2保护区域构成的电场缓和区域保护。因此，沟槽的下端附近处的、起因于电场集中的栅极绝缘膜的绝缘破坏难以产生。因此，能够提高栅极绝缘膜的可靠性。
本发明的目的、特征、方面以及优点通过以下的详细的说明和附图将变得更加明确。
附图说明
图1是省略一部分的结构的图示而概略地示出本发明的实施方式1中的碳化硅半导体装置的结构的剖面立体图。
图2是沿着图1的线II-II的概略性的部分剖面图。
图3是沿着图1的线III-III的概略性的部分剖面图。
图4是以与线II-II(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第1工序的、沿着图5的线IV-IV的部分剖面图。
图5是以与线III-III(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第1工序的部分剖面图。
图6是以与线II-II(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第2工序的、沿着图5的线IV-IV的部分剖面图。
图7是以与线III-III(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第2工序的部分剖面图。
图8是以与线II-II(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第3工序的、沿着图5的线IV-IV的部分剖面图。
图9是以与线III-III(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第3工序的部分剖面图。
图10是以与线II-II(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第4工序的、沿着图5的线IV-IV的部分剖面图。
图11是以与线III-III(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的第4工序的部分剖面图。
图12是以与线III-III(图1)对应的视野概略地示出本发明的实施方式1中的碳化硅半导体装置的制造方法的变形例的一个工序的部分剖面图。
图13是以与图3对应的视野示出比较例的碳化硅半导体装置的结构的剖面立体图。
图14是示出关于比较例的碳化硅半导体装置的、截止状态的电场强度分布的仿真结果的分布图。
图15是示出关于本发明的实施方式1的、截止状态的电场强度分布的仿真结果的图。
图16是省略一部分的结构的图示而概略地示出本发明的实施方式1的变形例的碳化硅半导体装置的结构的部分顶视图。
图17是以与图3的视野对应的视野概略地示出本发明的实施方式2中的碳化硅半导体装置的结构的部分剖面图。
图18是示出关于本发明的实施方式1以及2的、第1保护区域形成的pn结附近处的电势分布的仿真结果的图表图。
图19是以与图17的视野对应的视野概略地示出本发明的实施方式3中的碳化硅半导体装置的结构的部分剖面图。
图20是以与图17的视野对应的视野概略地示出本发明的实施方式4中的碳化硅半导体装置的结构的部分剖面图。
图21是以与线III-III(图1)对应的视野概略地示出本发明的实施方式4中的碳化硅半导体装置的制造方法的变形例的一个工序的部分剖面图。
图22是以与图17的视野对应的视野概略地示出本发明的实施方式5中的碳化硅半导体装置的结构的部分剖面图。
图23是省略一部分的结构的图示而概略地示出本发明的实施方式6中的碳化硅半导体装置的结构的剖面立体图。
(符号说明)
RD：肖特基势垒二极管区域；BT：底部；SD1：第1侧面；SD2：第2侧面；SL：半导体层；RT：晶体管区域；SD2a：主区域；SD1b、SD2b：端部区域；1：基板；2：漂移层；3：源极区域；4：体接触区域；5：体区域；6：沟槽；6a：邻接沟槽；6b：连接沟槽；7：栅极绝缘膜；8：栅极电极；9：源极电极；10：肖特基电极；11：漏极电极；12：层间绝缘膜；32：掩模；51：第1保护区域；52：第2保护区域；53、53A～53C：第3保护区域；61：第1低电阻区域；62：第2低电阻区域；63：第3低电阻区域；91、91V、92～96：碳化硅半导体装置。
具体实施方式
以下，根据附图，说明本发明的实施方式。此外，在以下的附图中，对同一或者相当的部分，附加同一参照编号，不重复其说明。另外，在一部分附图中，为便于说明，示出作为正交坐标系的xyz坐标系。另外，在本说明书中，各区域(或者层)的“杂质浓度”表示该区域(或者层)中的杂质浓度的最高值。
<实施方式1>
(结构)
图1是省略一部分的结构的图示而概略地示出本实施方式1中的碳化硅半导体装置的结构的剖面立体图。图2是沿着图1的线II-II的概略性的部分剖面图。图3是沿着图1的线II-II的概略性的部分剖面图。碳化硅半导体装置91具有在xy面内方向中包含的y方向(至少一个方向)上夹着肖特基势垒二极管区域RD的晶体管区域RT。
碳化硅半导体装置91具有基板1、半导体层SL、栅极电极8、栅极绝缘膜7、肖特基电极10、源极电极9、漏极电极11以及层间绝缘膜12。基板1是具有n型(第1导电类型)的SiC基板。半导体层SL设置于基板1的上表面上。半导体层SL可以其整体包括SiC。半导体层SL包括漂移层2、体区域5、源极区域3、体接触区域4、多个沟槽6(至少1个沟槽)、第1保护区域51、第2保护区域52、以及第3保护区域53A。
漂移层2跨越晶体管区域RT以及肖特基势垒二极管区域RD，在肖特基势垒二极管区域RD到达半导体层SL的表面。漂移层2包括SiC，具有n型。漂移层2相比于基板1，n型的杂质浓度(施主浓度)更低。
体区域5在晶体管区域RT设置于漂移层2上，具有p型(与第1导电类型不同的第2导电类型)。源极区域3设置于体区域5上，具有n型。体接触区域4与体区域5连接，到达半导体层SL的表面。体接触区域4具有p型，以降低与源极电极9的接触电阻的目的，相比于体区域5，p型的杂质浓度(受主浓度)更高。
沟槽6形成于半导体层SL的上表面。沟槽6具有第1侧面SD1和第2侧面SD2。此外，沟槽6具有相互相对的1对侧面，其一方图示为第2侧面SD2。该1对侧面的一方和另一方通过第1侧面SD1连接。通过1对侧面的一方(第2侧面SD2)设置的结构和通过另一方设置的结构可以具有大致对称地配置的大致同样的结构。
第1侧面SD1在y方向上面对肖特基势垒二极管区域RD。第2侧面SD2在晶体管区域RT沿着y方向延伸，与源极区域3、体区域5以及漂移层2相接。因此，沟槽6在晶体管区域RT从源极区域3的表面贯通体区域5而到达漂移层2。在晶体管区域RT，源极区域3、体区域5以及漂移层2和与它们隔着栅极绝缘膜7面对的栅极电极8构成MOS构造。沟槽6在其延伸方向(y方向)上夹着肖特基势垒二极管区域RD。换言之，沟槽6如图1所示，在延伸方向(y方向)上划分，在这样划分的沟槽6之间配置有肖特基势垒二极管区域RD。在x方向上排列有多个沟槽6，由此沟槽6具有条纹状的配置。肖特基势垒二极管区域RD以外的、包括沟槽6的区域是晶体管区域RT。
第1保护区域51具有p型，相比于体区域5，p型的杂质浓度更高。第1保护区域51设置于沟槽6的下方。关于xy面内方向上的位置，第1保护区域51的至少一部分与沟槽6重叠。第1保护区域51离开基板1。第1保护区域51优选与沟槽6的底部BT相接。第1保护区域51也可以相比于沟槽6的侧面向漂移层2中伸出。此外，作为变形例，第1保护区域51也可以离开沟槽6。具体而言，也可以通过漂移层2将沟槽6的底部BT与第1保护区域51之间隔开。
第2保护区域52从第1保护区域51的侧面延伸。在图3所示的结构中，第2保护区域52与第1保护区域51的侧面相接，优选通过仅与第1保护区域51的侧面的一部分相接，离开第1保护区域51的底部。第2保护区域52具有比体区域5(图2)的最下部浅的最上部，在图3所示的例子中，第2保护区域52的最上部到达半导体层SL的表面。第2保护区域52具有p型，相比于体区域5，p型的杂质浓度更高。
沟槽6的第2侧面SD2(图1)具有与沟槽6的第1侧面SD1连接的端部区域SD2b和通过端部区域SD2b从第1侧面SD1隔开的主区域SD2a。第2侧面SD2的主区域SD2a具有作为MOSFET的沟槽栅极的功能。另一方面，第2侧面SD2的端部区域SD2b是不具有作为MOSFET的沟槽栅极的功能的、沟槽6的端部。典型地，在第2侧面SD2中，主区域SD2a延伸至源极区域3朝向肖特基势垒二极管区域RD到达的位置，端部区域SD1b在该主区域SD2a与第1侧面SD1之间延伸。第2保护区域52到达第1侧面SD1和第2侧面SD2的端部区域SD2b的至少任意一个，在本实施方式中，到达其两方。
第3保护区域53A的至少一部分设置于肖特基势垒二极管区域RD，在图1所示的结构中跨越肖特基势垒二极管区域RD以及晶体管区域RT。第3保护区域53A在x方向上与第2保护区域52邻接。第3保护区域53A在与沟槽延伸方向(y方向)交叉的方向上(在图1中的x方向上)，至少一部分被第2保护区域52夹着。第3保护区域53A具有比第2保护区域52的最下部更浅地设置的最下部。第3保护区域53A具有p型，相比于体区域5，p型的杂质浓度更高。第3保护区域53A优选到达半导体层SL的表面。此外，第3保护区域53A也可以不形成，也可以该区域设为漂移层2的一部分。
栅极电极8设置于沟槽6内。栅极绝缘膜7形成于沟槽6的内表面(侧面以及底部所成的面)，在沟槽6内将半导体层SL和栅极电极隔开。换言之，栅极电极8隔着栅极绝缘膜7形成于沟槽6内。栅极绝缘膜7中的沟槽6的第2侧面SD2上的部分与漂移层2部分性地相接。栅极绝缘膜7中的沟槽6的第1侧面SD1上的部分既可以与漂移层2相接，也可以不相接。栅极电极8如图2所示，被层间绝缘膜12覆盖。
肖特基电极10通过在肖特基势垒二极管区域RD与半导体层SL相接，形成肖特基接触。在本实施方式中，在肖特基势垒二极管区域RD，肖特基电极10与漂移层2的表面相接。沟槽6的第1侧面SD1的上边在y方向上隔开间隔与肖特基电极10对置。肖特基电极10如图3所示，可以与第2保护区域52相接，由此肖特基电极10的边缘处的电场被缓和。或者，肖特基电极10可以离开第2保护区域52，由此能够将SBD的电流路径确保得更宽。
源极电极9设置于半导体层SL上，与源极区域3以及体接触区域4相接。源极电极9通过包括Ni或者Ti等金属硅化物，与源极区域3以及体接触区域4形成欧姆接触。漏极电极11设置于基板1的下表面上。漏极电极11是包括Ni等的金属电极。
接下来，说明杂质浓度的例子。漂移层2的n型的杂质浓度是1.0×1014cm-3～1.0×1017cm-3，根据碳化硅半导体装置91的耐电压等设定。体区域5的p型的杂质浓度是1.0×1014cm-3～1.0×1018cm-3。源极区域3的n型的杂质浓度是1.0×1018～1.0×1021cm-3。体接触区域4的p型的杂质浓度是1.0×1018cm-3～1.0×1021cm-3。第1保护区域51以及第2保护区域52的p型的杂质浓度是1.0×1014cm-3以上且1.0×1020cm-3以下。此外，这些杂质浓度的浓度分布可以不均匀。
(动作)
接下来，简单说明碳化硅半导体装置91的动作。在对栅极电极8施加阈值电压以上的电压的情况下，在晶体管区域RT，在体区域5，沿着沟槽6的第2侧面SD2，形成导电类型反转的区域、即n型沟道。由此，从源极电极9至漏极电极11，形成同一导电类型的电流路径。因此，能够得到能够使电流在这些电极之间流过的状态、即MOSFET的导通状态。另一方面，在对栅极电极8施加小于阈值电压的电压的情况下，在体区域5不形成沟道。因此，不形成如导通状态的情况下的电流路径。因此，能够得到即使对漏极电极11与源极电极9之间施加电压也能够使电流几乎不在这些电极之间流过的状态、即MOSFET的截止状态。通过控制对栅极电极8施加的电压，能够实现切换导通状态和截止状态的动作。另外，在截止状态下，对设置于肖特基势垒二极管区域RD的SBD施加正向电压的情况下，在肖特基电极10与漏极电极11之间流过单极性电流。
(制造方法)
接下来，以下，参照图4～图11，说明碳化硅半导体装置91的制造方法。图4、图6、图8以及图10各自是以与线II-II(图1)对应的视野、换言之图2的视野概略地示出本实施方式1中的碳化硅半导体装置91的制造方法的第1～第4工序的部分剖面图。图5、图7、图9、以及图11各自是以与线III-III(图1)对应的视野、换言之图3的视野概略地示出本实施方式1中的碳化硅半导体装置91的制造方法的第1～第4工序的部分剖面图。
参照图4以及图5，准备将包括SiC的n型的漂移层2形成为半导体层SL的基板1。换言之，准备跨越晶体管区域RT以及肖特基势垒二极管区域RD的漂移层2。漂移层2能够通过基板1上的外延生长形成。
参照图6以及图7，在晶体管区域RT，在n型的漂移层2上，形成p型的体区域5。另外，在体区域5上，形成p型的体接触区域4和n型的源极区域3。这些区域能够通过离子注入形成。在形成n型区域的离子注入中，使用N(氮)或者P(磷)等施主离子，在形成p型区域的离子注入中，使用Al(铝)或者B(硼)等受主离子。此外，形成这些区域的顺序是任意的。另外，这些区域的全部或者一部分也可以代替离子注入而通过外延生长形成。
参照图8以及图9，在半导体层SL上，形成具有开口的掩模32。通过使用掩模32的反应性离子蚀刻(RIE：Reactive Ion Etching)形成沟槽6。沟槽6在其延伸方向(y方向)上被划分的区域成为肖特基势垒二极管区域RD(图9)。
参照图10以及图11，通过在沟槽6的底部BT进行p型的离子注入，在沟槽6的下方形成第1保护区域51。在图示的例子中，第1保护区域51与沟槽6的底部BT相接。此外，作为变形例，也可以在将沟槽6以第1保护区域51的厚度量形成得更深之后，在沟槽6内通过外延生长形成第1保护区域51。
通过离子注入，形成第2保护区域52。此时，优选向第1侧面SD1(参照图11)和第2侧面SD2的端部区域SD2b(参照图1)，进行倾斜离子注入。通过进行倾斜离子注入，能够在第1侧面SD1和第2侧面SD2的端部区域SD2b同时形成第2保护区域52。
再次参照图2以及图3，在沟槽6的底部BT、第1侧面SD1以及第2侧面SD2上形成栅极绝缘膜7。以隔着栅极绝缘膜7埋入到沟槽6的方式，形成栅极电极8。以覆盖栅极电极8的方式，形成层间绝缘膜12。在肖特基势垒二极管区域RD，形成与漂移层2相接的肖特基电极10。以与源极区域3的表面和体接触区域4的表面相接的方式，形成源极电极9。在基板1的背面上形成漏极电极11。通过以上的工序，能够制作碳化硅半导体装置91。
图12是以与线III-III(图1)对应的视野概略地示出本实施方式1中的碳化硅半导体装置91的制造方法的变形例的一个工序的部分剖面图。在上述工序中，在形成沟槽6之后形成第1保护区域51，但第1保护区域51也可以在形成沟槽6之前形成。具体而言，如图12所示，也可以通过利用层2a的外延生长和层2b的外延生长进行漂移层2的成膜，且在这些成膜工序之间埋入第1保护区域51来形成。此时的第1保护区域51的形成方法可以是离子注入以及外延生长中的任意方法。
与其类似地，也可以在形成沟槽6之前，通过使用成为第1侧面SD1的部位的附近被开口的注入掩模从半导体层SL表面垂直地进行离子注入，形成第2保护区域52。之后，形成具有被第2保护区域52覆盖的第1侧面SD1的沟槽6。
(电场强度的仿真)
图13是以与图3对应的视野示出比较例的碳化硅半导体装置90的结构的剖面立体图。碳化硅半导体装置90不具有第2保护区域52(图3：本实施方式)。因此，碳化硅半导体装置90的第1侧面SD1在宽范围与漂移层2相接。因此，形成于第1侧面SD1的栅极绝缘膜7向漂移层2在宽范围露出。
图14是示出关于比较例的碳化硅半导体装置90(图13)的、截止状态的电场强度分布的仿真结果的分布图。图15是示出关于本实施方式1(图3)的、截止状态的电场强度分布的仿真结果的图。在这些图中，更亮地示出的区域是电场强度更高的区域，更暗地示出的区域是电场强度更低的区域。图的上边中的肖特基势垒二极管区域RD中包含的部分与肖特基界面的左一半对应。另外，关于晶体管区域RT，仅示出第1侧面SD1附近。与图14不同，在图15中，设置有第2保护区域52。具体而言，如图3(本实施方式)所示，沟槽6的第1侧面SD1与肖特基势垒二极管区域RD的漂移层2之间被第2保护区域52隔开。因此，第1侧面SD1与第2保护区域52相接，而不与漂移层2相接。此外，除了有无第2保护区域52以外，图14以及图15的仿真条件相同。
根据关于比较例的仿真结果(图14)，在截止状态下施加漏极电极时，对栅极绝缘膜7中的覆盖沟槽角部(第1侧面SD1和底部BT的边界部)的部分和第1保护区域51的下侧角部(侧面和底部的边界部)施加高的电场。即，在这些部位观察到电场集中。具体而言，对栅极绝缘膜7最大施加3MV/cm的电场。另一方面，根据关于本实施方式的仿真结果(图15)，在截止状态下施加漏极电极时，在与比较例的情况同样的部位，观察到某种程度的电场集中，但施加到栅极绝缘膜7的电场最大也被抑制至0.5MV/cm。根据该结果可知，通过第2保护区域52，显著抑制施加到栅极绝缘膜7的电场强度的最大值。
此外，上述仿真是关于第2保护区域52延伸至半导体层SL的上表面的情况(参照图3)下的仿真，但认为由于在第1侧面SD1的下端附近产生向栅极绝缘膜7的电场集中，所以第2保护区域52的最上部无需一定延伸至半导体层SL的上表面，而只要至少延伸至比体区域5(图2)的最下部浅的深度位置，就能够得到对于栅极绝缘膜7的电场缓和有意义的效果。另一方面，认为在第2保护区域52延伸至半导体层SL的上表面的情况下，能够更可靠地得到效果，在第1侧面SD1和漂移层2被第2保护区域52隔开的情况(第1侧面SD1不与漂移层2相接的情况)下，能够进一步可靠地得到效果。
(效果)
根据本实施方式，半导体层SL的第2保护区域52(图3)从第1保护区域51的侧面向沟槽6的第1侧面SD1延伸，具有比体区域5的最下部浅的最上部。由此，由第1保护区域51以及第2保护区域52构成的电场缓和区域保护沟槽6的第2侧面SD2的下端的附近。因此，难以产生沟槽6的第2侧面SD2的下端的附近处的、起因于电场集中的栅极绝缘膜7的绝缘破坏。因此，能够提高栅极绝缘膜7的绝缘可靠性。因此，能够提高碳化硅半导体装置91的耐电压。
另外，通过根据需要增大肖特基势垒二极管区域RD的宽度尺寸(图3中的y方向的尺寸)，能够得到充分高的肖特基电流。在该情况下，如果假设无第2保护区域52(参照图13)，则担心利用第1保护区域51的栅极绝缘膜7的电场缓和效果降低，但在本实施方式中，通过第2保护区域52的贡献，栅极绝缘膜7被充分保护。因此，根据本实施方式，具有充分的肖特基势垒二极管区域RD并且能够提高栅极绝缘膜7的绝缘可靠性。
另外，肖特基势垒二极管区域RD和晶体管区域RT并非x方向而在y方向上相邻，所以无需夹着肖特基势垒二极管区域RD，而能够在x方向上密集地设置多个沟槽6。由此，能够减小沟槽条纹间隔。换言之，能够减小单元间距。由此，在晶体管区域RT的内侧，也能够抑制施加到栅极绝缘膜7的最大电场。因此，能够进一步提高栅极绝缘膜7的绝缘可靠性。
进而，通过第2保护区域52，第1保护区域51的下侧角部的电场集中也能够缓和某种程度(参照图14以及图15)。由此，也能够抑制在第1保护区域51的下侧角部发生半导体层SL的绝缘破坏。
在设置有第3保护区域53A的情况下，据此能够降低第2保护区域52的电场强度。另外，能够降低由肖特基电极10形成的肖特基界面的电场强度。由此，能够进一步提高碳化硅半导体装置91的可靠性。
(结构的变形例)
图16是概略地示出本实施方式1的变形例的碳化硅半导体装置91V的结构的部分顶视图。为便于说明，源极电极9、层间绝缘膜12以及肖特基电极28的图示被省略。另外，为了使附图易于观察，附加阴影。
在本变形例中，作为沟槽6，设置有多个邻接沟槽6a和连接沟槽6b。邻接沟槽6a各自在y方向上延伸。多个邻接沟槽6a在x方向(与y方向正交的方向)上相邻。连接沟槽6b在x方向(与y方向交叉的方向)上延伸，将多个邻接沟槽6a相互连接。
在图16所示的例子中，连接沟槽6b配置于晶体管区域RT和肖特基势垒二极管区域RD的边界。此外，连接沟槽6b的配置不限定于这样的例子，也可以离开肖特基势垒二极管区域RD地配置。另外，在图16所示的例子中，通过沿着一个方向延伸的一个连接沟槽6b连接3个邻接沟槽6a，但也可以使用其他结构。例如，可以设置连接邻接沟槽6a中的右侧的邻接沟槽和中央的邻接沟槽的第1连接沟槽和连接邻接沟槽6a中的中央的邻接沟槽和左侧的邻接沟槽的第2连接沟槽。在该情况下，y方向上的第1以及第2连接沟槽的位置可以错开。
<实施方式2>
图17是以与图3的视野对应的视野概略地示出本实施方式2中的碳化硅半导体装置92的结构的部分剖面图。在碳化硅半导体装置92中，半导体层SL包括第1低电阻区域61。第1低电阻区域61具有n型，相比于漂移层2，n型的杂质浓度更高。第1低电阻区域61隔着第2保护区域52设置于沟槽6的第1侧面SD1。第1低电阻区域61的最下部优选到达至与至少第2保护区域52的最下部相同的深度。另外，在本实施方式中，第1低电阻区域61更优选具有在深度方向(在图中纵向)上包括第2保护区域52的延伸范围的延伸范围。优选，第1低电阻区域61与第2保护区域52的、面对肖特基电极10的下方的区域的侧面全部相接。在将其参照图17说明时，优选左侧的第1低电阻区域61与第2保护区域52的右侧面全部相接，右侧的第1低电阻区域61与第2保护区域52的左侧面全部相接。
第1低电阻区域61能够与第2保护区域52的形成(图11)同样地，通过倾斜离子注入形成。但是，注入的离子是n型的杂质离子。另外，相比于在第2保护区域52的形成时，使用更高的注入能量。此外，在该注入时，掩模32既可以剩下、或者也可以去除。作为变形例，也可以在形成具有比沟槽6宽的开口的注入掩模之后，向半导体层SL表面在垂直方向上进行离子注入，从而形成第2保护区域52。
此外，上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。
根据本实施方式2，在由肖特基电极10构成的SBD动作时，通过第1低电阻区域61，SBD的电流路径的电阻分量在第2保护区域52周边降低。由此，能够得到更高的肖特基电流。
进而，通过在第1保护区域51附近也形成第1低电阻区域61，能够抑制寄生pn二极管的双极性动作。因此，能够得到更高的肖特基电流。以下，说明其理由。
图18是示出关于碳化硅半导体装置91(图3：实施方式1)以及碳化硅半导体装置92(图17：实施方式2)的、第1保护区域51形成的pn结附近处的电势分布的仿真结果的图表图。图中的电势分布E1以及E2与碳化硅半导体装置91以及碳化硅半导体装置92各自对应。相比于无第1低电阻区域61的情况下的电势(电势E1)，在有第1低电阻区域61的情况(电势E2)下，由第1保护区域51引起的pn结周边的电势增大。包括SiC的pn二极管与SiC的带隙对应地通常在3.5V程度下导通，但在n型区域的电势提高的情况下，如果不施加更高的偏置则不导通。即，在向二极管施加正向偏置时，在接近第1低电阻区域61的第1保护区域51的pn结中，直至更高的电压，二极管不导通，双极性动作被抑制。另一方面，SBD通过施加与肖特基势垒对应的偏置而能够导通，通常能够在1～2V程度等比pn二极管低的电压下导通。在正向偏置施加时，首先，开始流过作为基于SBD的单极性电流的肖特基电流，通过更高的偏置施加，开始流过基于pn二极管的双极性电流。因此，pn二极管难以导通意味着，能够直至更高的电压使基于SBD的单极性电流优先地流过。因此，通过抑制寄生pn二极管(体二极管)的动作，能够使SBD更优先地动作。
<实施方式3>
图19是以与图17的视野对应的视野概略地示出本实施方式3中的碳化硅半导体装置93的结构的部分剖面图。在碳化硅半导体装置93中，半导体层SL包括第2低电阻区域62。第2低电阻区域62具有n型，相比于漂移层2，n型的杂质浓度更高。第2低电阻区域62与肖特基电极10以及漂移层2相接。优选，第2低电阻区域62将肖特基电极10与漂移层2之间隔开。换言之，优选，在碳化硅半导体装置91(图3：实施方式1)中的肖特基电极10和漂移层2的界面的整体，形成有第2低电阻区域62。
第2低电阻区域62能够通过使用至少在肖特基势垒二极管区域RD具有开口的注入掩模的离子注入形成。该离子注入也可以是垂直离子注入(向半导体层SL的表面垂直地注入离子)。或者，也可以通过使用在肖特基势垒二极管区域RD和晶体管区域RT中的第1侧面SD1附近具有开口的注入掩模的倾斜离子注入，同时形成第1低电阻区域61和第2低电阻区域62。或者，第2低电阻区域62也可以在漂移层2表层部通过外延生长形成。
关于上述以外的结构，与上述实施方式2的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。此外，第1低电阻区域61也可以省略。
根据本实施方式3，通过第2低电阻区域62，提高肖特基界面下的载流子浓度。由此，能够降低SBD的电阻。因此，能够得到更高的肖特基电流。
<实施方式4>
图20是以与图17的视野对应的视野概略地示出本实施方式4中的碳化硅半导体装置94的结构的部分剖面图。在碳化硅半导体装置94中，半导体层SL包括第3低电阻区域63。第3低电阻区域63具有n型，相比于漂移层2，n型的杂质浓度更高。第3低电阻区域63与第1保护区域51的底部相接。
第3低电阻区域63能够通过在沟槽6的底部BT进行n型的离子注入来形成。该离子注入的注入能量高于用于形成第1保护区域51的离子注入的注入能量。或者，也可以通过使用在肖特基势垒二极管区域RD和晶体管区域RT中的第1侧面SD1附近具有开口的注入掩模的倾斜离子注入，同时形成第1低电阻区域61和第3低电阻区域63。或者，第3低电阻区域63也可以在形成沟槽6之前形成。具体而言，如图21所示，也可以通过利用层2a的外延生长和层2b的外延生长进行漂移层2的成膜，并在这些成膜工序之间埋入第3低电阻区域63来形成。第3低电阻区域63的形成方法可以是离子注入以及外延生长中的任意方法。
关于上述以外的结构，与上述实施方式2的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。此外，第1低电阻区域61也可以省略。另外，也可以附加第2低电阻区域62(图19：实施方式3)。
根据本实施方式4，在基于肖特基电极10的SBD动作时，通过第3低电阻区域63，面对第1保护区域51的底部的n型区域的电势提高。由此，由于在实施方式2中说明的理由，能够抑制寄生pn二极管的双极性动作。因此，能够得到更高的肖特基电流。
另外，在MOSFET的导通状态下，通过第3低电阻区域63，降低第1保护区域51下部的电阻。由此，MOSFET电流在第1保护区域51下部扩散。由此，能够降低MOSFET的导通电阻。
<实施方式5>
图22是以与图17的视野对应的视野概略地示出本实施方式5中的碳化硅半导体装置95的结构的部分剖面图。在碳化硅半导体装置95中，半导体层SL包括第1低电阻区域61和第3保护区域53B。与实施方式2(图17)同样地，第1低电阻区域61的最下部优选到达至与至少第2保护区域52的最下部相同的深度。
第3保护区域53B具有p型，相比于体区域5，p型的杂质浓度更高。第3保护区域53B包括配置于肖特基电极10与第1低电阻区域61之间的部分。第3保护区域53B具有比第2保护区域52的最下部更浅地设置的最下部。另外，第3保护区域53B在与沟槽延伸方向(y方向)交叉的x方向上，一部分被第2保护区域52夹着(参照图22中的虚线部)。
第3保护区域53B例如可以通过形成体接触区域4的离子注入工序同时形成。为此，使用除了形成体接触区域4的区域以外，在形成第3保护区域53B的区域也具有开口的注入掩模即可。或者，也可以通过朝向沟槽6的第1侧面SD1进行倾斜离子注入，同时形成第2保护区域52以及第3保护区域53B。
关于上述以外的结构，与上述实施方式2的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。此外，也可以附加第2低电阻区域62(图19：实施方式3)以及第3低电阻区域63(图20：实施方式4)的至少一方。
根据本实施方式5，通过位于肖特基电极10与第1低电阻区域61之间的第3保护区域53B，降低肖特基电极10的边缘处的电场集中。由此，能够抑制肖特基电极10的反向泄漏电流。一般而言，在MOSFET的截止状态下施加高电压时，对肖特基电极10的边缘处的肖特基界面施加高电场。起因于此，肖特基电极10的边缘处的来自肖特基界面的泄漏电流易于变大。特别是，在形成肖特基界面的半导体的n型杂质浓度高时，该问题变得显著。在假设没有第3保护区域53B时，起因于第1低电阻区域61具有高的n型杂质浓度，上述问题变得显著。根据本实施方式，通过在肖特基电极10与第1低电阻区域61之间设置第3保护区域53B，能够防止上述问题。
<实施方式6>
图23是概略地示出本实施方式6中的碳化硅半导体装置96的结构的剖面立体图。为便于说明，源极电极9、层间绝缘膜12以及肖特基电极28的图示被省略。另外，关于漂移层2，用双点划线仅描绘其外缘。另外，为了使附图易于观察，附加阴影。
第2保护区域52从第1保护区域51的侧面朝向上方延伸。在碳化硅半导体装置96中，第2保护区域52配置于沟槽6的第2侧面SD2的端部区域SD2b。因此，第2保护区域52从第1保护区域51到达第2侧面SD2的端部区域SD2b。在本实施方式中，第2保护区域52优选不设置于第1侧面SD1上。换言之，第2保护区域52优选不具有面对第1侧面SD1的部分。但是，即使在本实施方式，第2保护区域52也可以仅设置于第1侧面SD1的一部分。第2保护区域52可以到达沟槽6的第1侧面SD1和第2侧面SD2的边界，在该情况下，第2保护区域52到达沟槽6的第1侧面SD1(具体而言第1侧面SD1的边缘)。然而，第2保护区域52也可以不到达第1侧面SD1。在本实施方式中，漂移层2与沟槽6的第1侧面SD1相接。换言之，第1侧面SD1的至少一部分与漂移层2相接。
在本实施方式中，半导体层SL包括第3保护区域53C。第3保护区域53C具有p型，相比于体区域5，p型的杂质浓度更高。第3保护区域53C与沟槽6的第1侧面SD1相接，在与沟槽6的延伸方向(y方向)交叉的x方向上延伸。第3保护区域53C具有比第2保护区域52的最下部更浅地设置的最下部。第3保护区域53C在与沟槽延伸方向(y方向)交叉的x方向上，一部分被第2保护区域52夹着。
第2保护区域52例如能够通过朝向第2侧面SD2进行使用具有使沟槽6的第2侧面SD2的端部区域SD2b露出的开口的注入掩模的倾斜离子注入来形成。第3保护区域53C例如可以通过形成体接触区域4的离子注入工序同时形成。为此，使用除了形成体接触区域4的区域以外，在形成第3保护区域53C的区域也具有开口的注入掩模即可。
上述以外的结构与上述实施方式1的结构大致相同，所以对同一或者对应的要素附加同一符号，不重复其说明。此外，也可以针对本实施方式，应用第2低电阻区域62(图19：实施方式3)以及第3低电阻区域63(图20：实施方式4)的至少任意一个。
根据本实施方式6，在沟槽6的第1侧面SD1的至少一部分，未形成第2保护区域52。由此，能够将肖特基电极10的下方的n型区域确保得宽。进而，在偏置施加时，从第2保护区域52向肖特基势垒二极管区域RD中的漂移层2的耗尽层的延伸少。根据以上，能够抑制起因于第2保护区域52的肖特基电流路径的狭窄程度。因此，能够得到更高的肖特基电流。
另外，通过第3保护区域53C，抑制向肖特基电极10的边缘的电场集中。由此，能够降低肖特基电极10的反向泄漏电流。
此外，在上述各实施方式中，详述第1导电类型是n型且第2导电类型是p型的情况，但这些导电类型也可以调换。
本发明能够在该发明的范围内，自由地组合各实施方式或者将各实施方式适当地变形、省略。虽然详细说明了本发明，但上述说明在所有方面为例示，本发明不限于此。应被理解为未例示的无数的变形例能够不脱离本发明的范围而被设想。

Claims (11)

1.一种碳化硅半导体装置(91、91V、92～96)，具有在面内方向中包含的至少一个方向上夹着肖特基势垒二极管区域(RD)的晶体管区域(RT)，其中，
具备跨越所述晶体管区域(RT)以及所述肖特基势垒二极管区域(RD)的半导体层(SL)，所述半导体层(SL)包括：
漂移层(2)，跨越所述晶体管区域(RT)及所述肖特基势垒二极管区域(RD)，在所述肖特基势垒二极管区域(RD)到达所述半导体层(SL)的表面，包括碳化硅，具有第1导电类型；
体区域(5)，在所述晶体管区域(RT)设置于所述漂移层(2)上，具有与所述第1导电类型不同的第2导电类型；
源极区域(3)，设置于所述体区域(5)上，具有所述第1导电类型；
至少1个沟槽(6)，具有面对所述肖特基势垒二极管区域(RD)的第1侧面(SD1)和在所述晶体管区域(RT)延伸且与所述源极区域(3)、所述体区域(5)及所述漂移层(2)相接的第2侧面(SD2)；
第1保护区域(51)，设置于所述至少1个沟槽(6)的下方，具有所述第2导电类型，相比于所述体区域(5)，所述第2导电类型的杂质浓度更高；以及
第2保护区域(52)，从所述第1保护区域(51)延伸，到达所述第1侧面(SD1)和所述第2侧面(SD2)的与所述第1侧面(SD1)连接的端部区域(SD2b)的至少任意一个，具有比所述体区域(5)的最下部浅的最上部，具有所述第2导电类型，相比于所述体区域(5)，所述第2导电类型的杂质浓度更高，
所述碳化硅半导体装置(91、91V、92～96)还具备：
栅极电极(8)，设置于所述至少1个沟槽(6)内；
栅极绝缘膜(7)，在所述至少1个沟槽(6)内将所述半导体层(SL)和所述栅极电极隔开；以及
肖特基电极(10)，在所述肖特基势垒二极管区域(RD)与所述半导体层(SL)相接。
2.根据权利要求1所述的碳化硅半导体装置(91、95、96)，其中，
所述半导体层(SL)包括第3保护区域(53A～53C)，该第3保护区域(53A～53C)至少设置于所述肖特基势垒二极管区域(RD)，在与所述一个方向交叉的方向上，至少一部分被所述第2保护区域(52)夹着，具有比所述第2保护区域(52)的最下部更浅地设置的最下部，具有所述第2导电类型，相比于所述体区域(5)，所述第2导电类型的杂质浓度更高。
3.根据权利要求1或者2所述的碳化硅半导体装置(92)，其中，
所述半导体层(SL)包括第1低电阻区域(61)，该第1低电阻区域(61)隔着所述第2保护区域(52)设置于所述至少1个沟槽(6)的所述第1侧面(SD1)，具有所述第1导电类型，相比于所述漂移层(2)，所述第1导电类型的杂质浓度更高。
4.根据权利要求1至3中的任意一项所述的碳化硅半导体装置(93)，其中，
所述半导体层(SL)包括第2低电阻区域(62)，该第2低电阻区域(62)与所述肖特基电极(10)以及所述漂移层(2)相接，具有所述第1导电类型，相比于所述漂移层(2)，所述第1导电类型的杂质浓度更高。
5.根据权利要求1至4中的任意一项所述的碳化硅半导体装置(94)，其中，
所述半导体层(SL)包括第3低电阻区域(63)，该第3低电阻区域(63)与所述第1保护区域(51)的底部相接，具有所述第1导电类型，相比于所述漂移层(2)，所述第1导电类型的杂质浓度更高。
6.根据权利要求1所述的碳化硅半导体装置(95)，其中，
所述半导体层(SL)包括：
第1低电阻区域(61)，隔着所述第2保护区域(52)设置于所述至少1个沟槽(6)的所述第1侧面(SD1)，具有所述第1导电类型，相比于所述漂移层(2)，所述第1导电类型的杂质浓度更高；以及
第3保护区域(53B)，设置于所述肖特基电极(10)与所述第1低电阻区域(61)之间，具有所述第2导电类型，相比于所述体区域(5)，所述第2导电类型的杂质浓度更高。
7.根据权利要求1所述的碳化硅半导体装置(96)，其中，
所述至少1个沟槽(6)的所述第2侧面(SD2)具有与所述至少1个沟槽(6)的所述第1侧面(SD1)连接的端部区域(SD2b)，在所述至少1个沟槽(6)的所述第2侧面(SD2)的所述端部区域(SD2b)配置有所述第2保护区域(52)，
所述漂移层(2)与所述至少1个沟槽(6)的所述第1侧面(SD1)相接。
8.根据权利要求7所述的碳化硅半导体装置(96)，其中，
所述半导体层(SL)包括第3保护区域(53C)，该第3保护区域(53C)与所述至少1个沟槽(6)的所述第1侧面(SD1)相接，在与所述一个方向交叉的方向上延伸，具有所述第2导电类型，相比于所述体区域(5)，所述第2导电类型的杂质浓度更高。
9.根据权利要求1至8中的任意一项所述的碳化硅半导体装置(91V)，其中，
所述至少1个沟槽(6)是在与所述一个方向正交的方向上相邻的多个邻接沟槽(6a)和在与所述一个方向交叉的方向上延伸且将所述多个邻接沟槽(6a)相互连接的连接沟槽(6b)。
10.一种碳化硅半导体装置(91、91V、92～96)的制造方法，该碳化硅半导体装置(91、91V、92～96)具有在面内方向中包含的至少一个方向上夹着肖特基势垒二极管区域(RD)的晶体管区域(RT)，其中，所述碳化硅半导体装置(91、91V、92～96)的制造方法具备：
准备跨越所述晶体管区域(RT)及所述肖特基势垒二极管区域(RD)，包括碳化硅，具有第1导电类型的漂移层(2)的工序；
在所述晶体管区域(RT)，在所述漂移层(2)上形成具有与所述第1导电类型不同的第2导电类型的体区域(5)的工序；
在所述体区域(5)上形成具有所述第1导电类型的源极区域(3)的工序；
形成具有面对所述肖特基势垒二极管区域(RD)的第1侧面(SD1)和在所述晶体管区域(RT)延伸且与所述源极区域(3)、所述体区域(5)及所述漂移层(2)相接的第2侧面(SD2)的至少1个沟槽(6)的工序；
在所述至少1个沟槽(6)的下方形成具有所述第2导电类型、相比于所述体区域(5)所述第2导电类型的杂质浓度更高的第1保护区域(51)的工序；
在所述肖特基势垒二极管区域(RD)形成与所述漂移层(2)相接的肖特基电极(10)的工序；
通过离子注入，形成从所述第1保护区域(51)延伸、到达所述第1侧面(SD1)和所述第2侧面(SD2)的与所述第1侧面(SD1)连接的端部区域(SD2b)的至少任意一个、具有比所述体区域(5)的最下部浅的最上部、具有所述第2导电类型、相比于所述体区域(5)所述第2导电类型的杂质浓度更高的第2保护区域(52)的工序。
11.根据权利要求10所述的碳化硅半导体装置(91)的制造方法，其中，
所述至少1个沟槽(6)的所述第2侧面(SD2)具有与所述至少1个沟槽(6)的所述第1侧面(SD1)连接的端部区域(SD2b)，
形成所述第2保护区域(52)的工序包括向所述第1侧面(SD1)和所述第2侧面(SD2)的所述端部区域(SD2b)进行倾斜离子注入的工序。
CN201880099607.6A 2018-12-10 2018-12-10 碳化硅半导体装置及其制造方法 Active CN113169229B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/045278 WO2020121371A1 (ja) 2018-12-10 2018-12-10 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN113169229A true CN113169229A (zh) 2021-07-23
CN113169229B CN113169229B (zh) 2023-12-01

Family

ID=71077230

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880099607.6A Active CN113169229B (zh) 2018-12-10 2018-12-10 碳化硅半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US11848358B2 (zh)
JP (1) JP6995221B2 (zh)
CN (1) CN113169229B (zh)
DE (1) DE112018008195T5 (zh)
WO (1) WO2020121371A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020188686A1 (ja) * 2019-03-18 2020-09-24 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
US11411084B2 (en) 2020-07-09 2022-08-09 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7577947B2 (ja) 2020-09-03 2024-11-06 富士電機株式会社 半導体装置
CN113410284A (zh) * 2021-05-11 2021-09-17 松山湖材料实验室 碳化硅半导体结构和碳化硅半导体器件
WO2023193875A1 (en) * 2022-04-04 2023-10-12 Huawei Digital Power Technologies Co., Ltd. Elementary cell for a trench-gate semiconductor device, trench-gate semiconductor device and method for producing such elementary cell
CN119153530A (zh) * 2024-11-12 2024-12-17 山东大学 一种鳍形结构的金属-氧化物场效应晶体管及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376767A (zh) * 2010-08-12 2012-03-14 英飞凌科技奥地利有限公司 具有减小的短路电流的晶体管器件
CN102738211A (zh) * 2011-04-04 2012-10-17 万国半导体股份有限公司 在mosfet器件中集成肖特基的方法和结构
JP2016009712A (ja) * 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置
US20160163852A1 (en) * 2014-12-03 2016-06-09 Infineon Technologies Ag Semiconductor Device with a Trench Electrode

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
JP3826828B2 (ja) 2001-11-27 2006-09-27 日産自動車株式会社 炭化珪素半導体を用いた電界効果トランジスタ
JP3964819B2 (ja) 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
JP2006012967A (ja) 2004-06-23 2006-01-12 Toshiba Corp 半導体装置
US8786011B2 (en) * 2010-04-28 2014-07-22 Nissan Motor Co., Ltd. Semiconductor device
JP5852555B2 (ja) * 2012-12-26 2016-02-03 株式会社豊田中央研究所 半導体装置
JP6260515B2 (ja) * 2014-11-13 2018-01-17 三菱電機株式会社 半導体装置
DE112016004718B4 (de) * 2015-10-16 2022-12-08 Mitsubishi Electric Corporation Halbleitereinheit
JP7151076B2 (ja) * 2017-12-11 2022-10-12 富士電機株式会社 絶縁ゲート型半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376767A (zh) * 2010-08-12 2012-03-14 英飞凌科技奥地利有限公司 具有减小的短路电流的晶体管器件
CN102738211A (zh) * 2011-04-04 2012-10-17 万国半导体股份有限公司 在mosfet器件中集成肖特基的方法和结构
JP2016009712A (ja) * 2014-06-23 2016-01-18 住友電気工業株式会社 炭化珪素半導体装置
US20160163852A1 (en) * 2014-12-03 2016-06-09 Infineon Technologies Ag Semiconductor Device with a Trench Electrode

Also Published As

Publication number Publication date
DE112018008195T5 (de) 2021-10-14
JP6995221B2 (ja) 2022-01-14
US20220037474A1 (en) 2022-02-03
CN113169229B (zh) 2023-12-01
US11848358B2 (en) 2023-12-19
JPWO2020121371A1 (ja) 2021-09-02
WO2020121371A1 (ja) 2020-06-18

Similar Documents

Publication Publication Date Title
JP7059555B2 (ja) 半導体装置
US9142664B2 (en) Semiconductor device
JP6415749B2 (ja) 炭化珪素半導体装置
JP6369173B2 (ja) 縦型半導体装置およびその製造方法
CN113169229A (zh) 碳化硅半导体装置及其制造方法
US9825164B2 (en) Silicon carbide semiconductor device and manufacturing method for same
US11888057B2 (en) Semiconductor device
CN108447903B (zh) 半导体装置
US10468520B2 (en) Switching element and method of manufacturing the same
JP2011124464A (ja) 半導体装置及びその製造方法
JP7155641B2 (ja) 半導体装置
WO2018037701A1 (ja) 半導体装置
CN111952352B (zh) 超结半导体装置及超结半导体装置的制造方法
EP3024018B1 (en) Semiconductor device
JP2017191817A (ja) スイッチング素子の製造方法
US12205983B2 (en) Semiconductor device and manufacturing method of semiconductor device
US20230037606A1 (en) Field effect transistor and method of manufacturing the same
JP7537377B2 (ja) 電界効果トランジスタとその製造方法
JP7560344B2 (ja) 半導体装置
US20230387194A1 (en) Field effect transistor and method of manufacturing the same
JP7405230B2 (ja) スイッチング素子
JP2019125625A (ja) 半導体装置及び半導体装置の製造方法
EP4307381A1 (en) Field-effect transistor
KR101049446B1 (ko) 전력 반도체 소자
CN116779639A (zh) 碳化硅半导体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant