JP7560344B2 - 半導体装置 - Google Patents

Description

本明細書に開示の技術は、半導体装置に関する。

特許文献１には、半導体基板と、半導体基板の上面に設けられたトレンチと、トレンチの内面を覆うゲート絶縁膜と、トレンチ内に配置されたゲート電極を備える半導体装置が開示されている。この半導体装置では、半導体基板が、ｎ型のソース領域と、ｐ型のボディ領域と、ｎ型のドリフト領域と、ｐ型のトレンチ底部保護層と、ｎ型の空乏化抑制層を有している。ソース領域は、ゲート絶縁膜に接している。ボディ領域は、ソース領域の下側でゲート絶縁膜に接している。ドリフト領域は、ボディ領域に対して下側から接している。トレンチ底部保護層は、トレンチの底面においてゲート絶縁膜に接している。空乏化抑制層は、トレンチ底部保護層の側面とドリフト領域の間に配置されており、トレンチ底部保護層の側面を覆っている。空乏化抑制層のｎ型不純物濃度は、ドリフト領域のｎ型不純物濃度よりも高い。

特許文献１の半導体装置では、ターンオフ時に、ボディ領域からドリフト領域に空乏層が伸びる。さらに、トレンチ底部保護層からドリフト領域に空乏層が伸びる。これらの空乏層がゲート絶縁膜の周辺に伸びることによって、ゲート絶縁膜に印加される電界を緩和することができる。このため、特許文献１の半導体装置は、耐圧が高い。

また、特許文献１の半導体装置がターンオンするときには、ボディ領域からドリフト領域に伸びていた空乏層がボディ領域に向かって収縮し、トレンチ底部保護層からドリフト領域に伸びていた空乏層がトレンチ底部保護層に向かって収縮する。その結果、ボディ領域とトレンチ底部保護層の間のドリフト領域に非空乏化領域（空乏化していない領域）が広がる。また、ターンオンするときに、チャネルによってソース領域と空乏化抑制層（ドリフト領域）が接続される。すると、電子が、ソース領域、チャネル、及びドリフト領域を通って流れる。このとき、電子は、ドリフト領域の非空乏化領域を通って流れる。この半導体装置では、トレンチ底部保護層の側面に比較的高いｎ型不純物濃度を有する空乏化抑制層が配置されている。このため、トレンチ底部保護層から横方向への空乏層の伸びが抑止され、ドリフト領域内の電流経路（すなわち、非空乏化領域）を確保することができる。このため、特許文献１の半導体装置は、オン抵抗が低い。

特開２０１９－１２６８３８号公報

特許文献１の半導体装置では、トレンチ底部保護層の底面が、ｎ型不純物濃度の低いドリフト領域に接している。このため、半導体装置がオンしている状態においても、トレンチ底部保護層の底面からドリフト領域に伸びる空乏層が残存する。この空乏層は、空乏化抑制層の下側を通って横方向へ広がっており、ドリフト領域内の電流経路を狭める。このため、特許文献１の半導体装置では、オン抵抗を十分に低減することができない。本明細書では、オン抵抗をより低減することができる技術を提供する。

本明細書が開示する半導体装置（１０、１１０）は、半導体基板（１２）と、前記半導体基板の上面（１２ａ）に設けられた第１トレンチ（２２ａ）と、前記半導体基板の前記上面に設けられており、前記第１トレンチから間隔を空けて設けられた第２トレンチ（２２ｂ）と、前記第１トレンチ及び前記第２トレンチのそれぞれの内面を覆うゲート絶縁膜（２４）と、前記第１トレンチ内及び前記第２トレンチ内のそれぞれに配置されたゲート電極（２６）と、を備えている。前記半導体基板が、ソース領域（３０）と、ボディ領域（３２）と、第１底部領域（３６ａ）と、第２底部領域（３６ｂ）と、ｎ型領域（３８）と、ドリフト領域（３４）を有している。前記ソース領域は、ｎ型であり、前記半導体基板の前記上面に露出しており、前記第１トレンチと前記第２トレンチに挟まれた範囲に配置されており、前記第１トレンチ及び前記第２トレンチのそれぞれの側面において前記ゲート絶縁膜に接している。前記ボディ領域は、ｐ型であり、前記第１トレンチと前記第２トレンチに挟まれた前記範囲に配置されており、前記ソース領域の下側で前記第１トレンチ内及び前記第２トレンチ内の前記ゲート絶縁膜に接しており、前記第１トレンチ内の前記ゲート絶縁膜から前記第２トレンチ内の前記ゲート絶縁膜まで伸びている。前記第１底部領域は、ｐ型であり、前記第１トレンチの底面において前記ゲート絶縁膜に接している。前記第２底部領域は、ｐ型であり、前記第２トレンチの底面において前記ゲート絶縁膜に接している。前記ｎ型領域は、前記第１底部領域の底面から前記第２底部領域の底面まで、前記第１底部領域の前記底面、前記第１底部領域の側面、前記第１トレンチ内の前記ゲート絶縁膜、前記ボディ領域の底面、前記第２トレンチ内の前記ゲート絶縁膜、前記第２底部領域の側面、及び、前記第２底部領域の前記底面に跨る範囲に接するように伸びている。前記ドリフト領域は、ｎ型であり、前記ｎ型領域に下側から接しており、前記ｎ型領域よりもｎ型不純物濃度が低い。

上記の半導体装置では、第１底部領域の底面及び側面と、第２底部領域の底面及び側面が、ドリフト領域のｎ型不純物濃度よりも高いｎ型不純物濃度を有するｎ型領域によって囲まれている。このため、この半導体装置がオンしている状態では、各底部領域からドリフト領域に向かって伸びる空乏層が残存し難い。すなわち、第１トレンチと第２トレンチに挟まれた範囲の半導体領域（すなわち、電流経路として機能する領域）に空乏層が伸びることが抑制される。このため、電流経路を広く確保することができ、オン抵抗をより低減することができる。

実施例１の半導体装置の平面図。 図１のＩＩ－ＩＩ線における断面図。 図１のＩＩＩ－ＩＩＩ繊維おける断面図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例１の半導体装置の製造方法の工程を示す図。 実施例２の半導体装置の図３に対応する断面図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第１の製造方法の工程を示す図。 実施例２の半導体装置の第２の製造方法の工程を示す図。 実施例２の半導体装置の第２の製造方法の工程を示す図。 実施例２の半導体装置の第２の製造方法の工程を示す図。 変形例の半導体装置の構成を示す断面図。

本明細書が開示する技術要素を、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。

本明細書が開示する一例の構成では、前記ドリフト領域が、前記第１トレンチと前記第２トレンチに挟まれた前記範囲において、前記第１トレンチ及び前記第２トレンチの下端よりも上側まで伸びていてもよい。

このような構成では、ボディ領域の下側に接するｎ型領域の厚みが、比較的薄くなる。すなわち、ボディ領域の下部においては、比較的ｎ型不純物濃度の低いドリフト領域が、第１トレンチと第２トレンチに挟まれた範囲の大部分に設けられる。このため、高い耐圧を実現することができる。

本明細書が開示する一例の構成では、前記半導体基板が、前記ボディ領域と前記第１底部領域を接続するｐ型の第１接続領域と、前記ボディ領域と前記第２底部領域を接続するｐ型の第２接続領域、をさらに有してもよい。

このような構成では、半導体装置がオフするときに、各底部領域から各接続領域を介してボディ領域に向かってホールが流れる。これにより、各底部領域から空乏層が速やかに広がり、第１トレンチ及び第２トレンチの下端部分への電界集中を抑制することができる。また、半導体装置がオンするときには、ボディ領域から各接続領域を介して各底部領域にホールが供給されるため、各底部領域から広がる空乏層を速やかに収縮させることができる。

本明細書が開示する一例の構成では、前記第１底部領域の幅が、上側から下側に向かうにつれて狭くなっており、前記第２底部領域の幅が、上側から下側に向かうにつれて狭くなっていてもよい。

このような構成では、第１底部領域と第２底部領域の間の間隔が、上側から下側に向かって広くなる。すなわち、第１底部領域と第２底部領域の間に位置する半導体領域（すなわち、電流経路）の幅が下側に向かうにつれて広くなる。このため、オン抵抗をより低減することができる。

（実施例１）
図１～３は、実施例の半導体装置１０を示している。半導体装置１０は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effects Transistor）である。半導体装置１０は、半導体基板１２と、電極、絶縁膜等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面よりも上に設けられた電極、絶縁膜等の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、例えば、ＧａＮ（すなわち、窒化ガリウム）によって構成されている。但し、半導体基板１２は、ＳｉＣ（すなわち、炭化シリコン）やＳｉ（すなわち、シリコン）等の他の半導体材料によって構成されていてもよい。

図１及び図２に示すように、半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を空けて配列されている。図２及び図３に示すように、各トレンチ２２の内面は、ゲート絶縁膜２４によって覆われている。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁膜２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。以下では、説明の便宜上、図２の左側のトレンチ２２を第１トレンチ２２ａと称し、図２の右側のトレンチ２２を第２トレンチ２２ｂと称することがある。

半導体基板１２の上面１２ａには、ソース電極７０が配置されている、ソース電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。ソース電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、ドレイン電極７２が配置されている。ドレイン電極７２は、半導体基板１２の下面１２ｂに接している。

図２及び図３に示すように、半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドリフト領域３４、ドレイン領域３５、複数の底部領域３６、ｎ型領域３８、及び複数の接続領域４０が設けられている。

各ソース領域３０は、ｎ型領域である。各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されている。各ソース領域３０は、ソース電極７０にオーミック接触している。各ソース領域３０は、２つのトレンチ２２に挟まれた各範囲に配置されている。したがって、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた範囲に、ソース領域３０が配置されている。各ソース領域３０は、第１トレンチ２２ａ及び第２トレンチ２２ｂの短手方向の側面（短手方向の端部に位置する側面であり、ｙ方向に沿って伸びる側面）において、ゲート絶縁膜２４に接している。各ソース領域３０は、第１トレンチ２２ａの上端部及び第２トレンチ２２ｂの上端部においてゲート絶縁膜２４に接している。

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、２つのトレンチ２２に挟まれた各範囲に配置されている。したがって、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた範囲に、ボディ領域３２が配置されている。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から、各ソース領域３０の下側まで伸びている。ボディ領域３２は、ボディコンタクト領域３２ａとメインボディ領域３２ｂを有している。ボディコンタクト領域３２ａは、メインボディ領域３２ｂよりも高いｐ型不純物濃度を有している。ボディコンタクト領域３２ａは、２つのソース領域３０に挟まれた範囲に配置されている。ボディコンタクト領域３２ａは、ソース電極７０にオーミック接触している。メインボディ領域３２ｂは、第１トレンチ２２ａ及び第２トレンチ２２ｂの短手方向の側面において、ゲート絶縁膜２４に接している。メインボディ領域３２ｂは、各ソース領域３０の下側で第１トレンチ２２ａ内及び第２トレンチ２２ｂ内のゲート絶縁膜２４に接している。また、メインボディ領域３２ｂは、第１トレンチ２２ａ内のゲート絶縁膜２４から第２トレンチ２２ｂ内のゲート絶縁膜２４まで伸びている。換言すると、メインボディ領域３２ｂは、隣り合う第１トレンチ２２ａと第２トレンチ２２ｂの間に亘って設けられている。また、図３に示すように、メインボディ領域３２ｂは、トレンチ２２の長手方向の側面（長手方向の端部に位置する側面であり、ｘ方向に沿って伸びる側面）に隣接する範囲にも配置されている。メインボディ領域３２ｂは、トレンチ２２の長手方向の側面において、ゲート絶縁膜２４に接している。

各底部領域３６は、ｐ型領域である。図２に示すように、各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面においてゲート絶縁膜２４に接している。図３に示すように、各底部領域３６は、トレンチ２２の底面に沿ってｙ方向に長く伸びている。以下では、説明の便宜上、図２の左側の底部領域３６（すなわち、第１トレンチ２２ａ内のゲート絶縁膜２４に接する底部領域３６）を第１底部領域３６ａと称し、図２の右側の底部領域３６（すなわち、第２トレンチ２２ｂ内のゲート絶縁膜２４に接する底部領域３６）を第２底部領域３６ｂと称することがある。

各接続領域４０は、ｐ型領域である。図３に示すように、各接続領域４０は、対応するトレンチ２２の長手方向の側面に設けられている。各接続領域４０は、メインボディ領域３２ｂの底面から、対応するトレンチ２２の長手方向の側面に沿って下側に伸びている。各接続領域４０は、対応する底部領域３６に接続されている。すなわち、接続領域４０によって、メインボディ領域３２ｂと底部領域３６が接続されている。

ｎ型領域３８は、ボディ領域３２の下側に配置されている。ｎ型領域３８は、ボディ領域３２によってソース領域３０から分離されている。また、ｎ型領域３８は、第１底部領域３６ａ及び第２底部領域３６ｂを包囲するように配置されている。より詳細には、ｎ型領域３８は、図２に示す断面において、第１底部領域３６ａから第２底部領域３６ｂまで、第１底部領域３６ａの底面、第１底部領域３６ａの側面、第１トレンチ２２ａ内のゲート絶縁膜２４の側面、メインボディ領域３２ｂの底面、第２トレンチ２２ｂ内のゲート絶縁膜２４の側面、第２底部領域３６ｂの側面、及び、第２底部領域３６ｂの底面に跨る範囲に接するように伸びるとともに、これらの形状に倣って略一定の厚みで伸びている。また、ｎ型領域３８は、図３に示す断面においては、底部領域３６の底面、接続領域４０の底面、接続領域４０の側面、及び、メインボディ領域３２ｂの底面に跨る範囲に接するように伸びている。

ドリフト領域３４は、ｎ型領域である。ドリフト領域３４は、ｎ型領域３８の下側に配置されている。ドリフト領域３４は、ｎ型領域３８に対して下側から接している。ドリフト領域３４は、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた範囲において、第１トレンチ２２ａ及び第２トレンチ２２ｂの下端よりも上側まで伸びている。ドリフト領域３４は、ｎ型領域３８の底面と側面に接している。ドリフト領域３４のｎ型不純物濃度は、ｎ型領域３８のｎ型不純物濃度よりも低い。

ドレイン領域３５は、ｎ型領域である。ドレイン領域３５は、ドリフト領域３４の下側に配置されている。ドレイン領域３５のｎ型不純物濃度は、ドリフト領域３４のｎ型不純物濃度よりも高い。また、ドレイン領域３５は、半導体基板１２の下面１２ｂに露出している。ドレイン領域３５は、ドレイン電極７２にオーミック接触している。

次に、半導体装置１０の動作について説明する。半導体装置１０の使用時には、半導体装置１０負荷（例えば、モータ）と電源が直列に接続される。半導体装置１０と負荷の直列回路に対して、電源電圧が印加される。半導体装置１０のドレイン電極７２側がソース電極７０側よりも高電位となる向きで、電源電圧が印加される。ゲート電極２６にオン電位（ゲート閾値よりも高い電位）を印加すると、ゲート絶縁膜２４に接する範囲のボディ領域３２（メインボディ領域３２ｂ）にチャネルが形成され、半導体装置１０がオンする。ゲート電極２６にオフ電位（ゲート閾値よりも低い電位）を印加すると、チャネルが消滅し、半導体装置１０がオフする。以下に、半導体装置１０のターンオフ時とターンオン時の動作について、詳細に説明する。

半導体装置１０をターンオフさせる場合には、ゲート電極２６の電位をオン電位からオフ電位に引き下げる。すると、チャネルが消滅し、ドレイン電極７２の電位が上昇する。ドレイン電極７２の電位は、ソース電極７０に対して電源電圧分だけ高い電位まで上昇する。ドレイン電極７２の電位が上昇する過程において、底部領域３６とドレイン電極７２の間の容量結合によって、底部領域３６の電位が少し上昇する。すると、底部領域３６から接続領域４０とボディ領域３２を介してソース電極７０へホールが流れる。このため、底部領域３６の電位がソース電極７０の電位よりもわずかに高い電位に維持される。

また、ドレイン電極７２の電位の上昇に伴って、ドリフト領域３４及びｎ型領域３８の電位も上昇する。ドリフト領域３４及びｎ型領域３８の電位が上昇すると、ボディ領域３２とドリフト領域３４及びｎ型領域３８との間に電位差が生じる。このため、ボディ領域３２とｎ型領域３８の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ領域３２からｎ型領域３８を介してドリフト領域３４内に空乏層が広がる。また、ｎ型領域３８の電位が上昇すると、底部領域３６とｎ型領域３８の間に電位差が生じる。このため、底部領域３６とｎ型領域３８の界面のｐｎ接合に逆電圧が印加される。したがって、底部領域３６からｎ型領域３８を介してドリフト領域３４内に空乏層が広がる。空乏化したドリフト領域３４によって、ボディ領域３２とドレイン領域３５の間の電圧が保持される。特に、底部領域３６から広がる空乏層によって、トレンチ２２の下端近傍に電界が集中することが抑制される。したがって、この半導体装置１０は高い耐圧を有する。

また、ドリフト領域３４及びｎ型領域３８の電位が上昇すると、接続領域４０とｎ型領域３８の界面のｐｎ接合にも逆電圧が印加される。すると、そのｐｎ接合から接続領域４０内に空乏層が広がる。接続領域４０が空乏化されることによって、底部領域３６がボディ領域３２から電気的に分離される。底部領域３６がボディ領域３２から電気的に分離されると、底部領域３６からソース電極７０に向かうホールの流れが停止し、底部領域３６がフローティングとなる。このため、底部領域３６の電位が、ドレイン電極７２の電位の上昇に伴って上昇する。このように、底部領域３６の電位が上昇することで、底部領域３６とドレイン電極７２の間の電位差が過大となることが防止される。

半導体装置１０をターンオンさせる場合には、ゲート電極２６の電位をオフ電位からオン電位に引き上げる。すると、ゲート絶縁膜２４に接している範囲のボディ領域３２（メインボディ領域３２ｂ）に電子が引き寄せられる。これによって、この範囲のボディ領域３２がｐ型からｎ型に反転し、チャネルが形成される。すると、チャネルとｎ型領域３８を介してソース領域３０とドリフト領域３４が接続される。これにより、ドリフト領域３４、ドレイン領域３５、ｎ型領域３８及びドレイン電極７２の電位が低下する。ｎ型領域３８の電位が低下すると、ボディ領域３２とｎ型領域３８の界面のｐｎ接合に印加されていた逆電圧が低下する。このため、ボディ領域３２からｎ型領域３８を介してドリフト領域３４内に広がっていた空乏層が、ボディ領域３２に向かって収縮する。

また、ドリフト領域３４の電位が低下する過程において、接続領域４０内に広がっている空乏層が、ドリフト領域３４に向かって収縮する。その結果、底部領域３６が、接続領域４０を介してボディ領域３２に電気的に接続される。すると、ソース電極７０からボディ領域３２と接続領域４０を介して、底部領域３６にホールが流れる。底部領域３６にホールが供給されると、底部領域３６からドリフト領域３４に広がっていた空乏層が、底部領域３６に向かって収縮する。

以上のように、ドリフト領域３４に広がっていた空乏層がボディ領域３２及び底部領域３６に向かって収縮することで、ドリフト領域３４に非空乏化領域が広がる。したがって、電子が、ドリフト領域３４内の非空乏化領域に流れるようになる。電子は、ソース領域３０からチャネル、ｎ型領域３８及びドリフト領域３４を介してドレイン領域３５へ流れる。すなわち、半導体装置１０がオンする。

本実施例の半導体装置１０では、各底部領域３６の周囲が、ｎ型不純物濃度が高いｎ型領域３８によって包囲されている。このため、半導体装置１０がオンしている状態では、各底部領域３６からドリフト領域３４に向かって伸びる空乏層がドリフト領域３４内に残存し難い。すなわち、半導体装置１０のオン状態において、隣接するトレンチ２２に挟まれた範囲のドリフト領域３４に空乏層が残存することが抑制される。したがって、この半導体装置１０では、電流経路を広く確保することができ、オン抵抗をより低減することができる。

また、本実施例の半導体装置１０では、ｎ型不純物濃度が高いｎ型領域３８が、ボディ領域３２の底面に接する範囲にも設けられている。電子は、ｎ型不純物濃度が高い領域を流れ易い。このため、この半導体装置１０では、例えば、図２に示すように、第１トレンチ２２ａ内のゲート絶縁膜２４に接する範囲に形成されたチャネルを通り抜けた電子が、第１底部領域３６ａの側面に接するｎ型領域３８に沿う方向（矢印１００に示す方向）だけでなく、矢印１０２に示すように、第２トレンチ２２ｂ側に向かう方向にも分散して流れ易い。このため、広い領域を電子が流れることができ、オン抵抗がより低減される。

また、本実施例の半導体装置１０では、ドリフト領域３４が、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた範囲において、第１トレンチ２２ａ及び第２トレンチ２２ｂの下端よりも上側まで伸びている。すなわち、ボディ領域３２の底面に接するｎ型領域３８の厚みが比較的薄く、ボディ領域３２の下部においては、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた範囲の大部分に、ｎ型不純物濃度が低いドリフト領域３４が位置している。このため、この半導体装置１０は、高い耐圧を有する。

次に、図４～図７を参照して、半導体装置１０の製造方法について説明する。なお、図４以降において、図番にＡが付されている図は図２に対応する断面を示しており、図番にＢが付されている図は、図３に対応する断面を示している。

まず、図４に示すように、ＧａＮにより構成されたｎ型のドリフト領域３４を有する半導体基板６０を準備する。次いで、半導体基板６０の上面６０ａに複数の開口６１ａを有するマスク６１を形成する。そして、マスク６１の開口６１ａ内に露出する範囲をエッチングすることによって、半導体基板６０の上面６０ａに溝部６２を形成する。溝部６２は、後に底部領域３６を形成する領域である。

次に、図５に示すように、エピタキシャル成長によって、半導体基板６０の上面６０ａ及び溝部６２の内面に沿って、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域３８を形成する。次に、エピタキシャル成長によって、ｎ型領域３８の上面にｐ型領域６４を形成する。その後、必要に応じて、ｐ型領域６４の上面をＣＭＰ（Chemical Mechanical Polishing）によって平坦化する。

次に、図６に示すように、ｐ型領域６４の上面に、溝部６２の上方に開口６６ａを有するマスク６６を形成する。そして、マスク６６の開口６６ａ内に露出する範囲をエッチングすることによって、トレンチ２２を形成する。トレンチ２２は、溝部６２の中間深さまで達するように形成される。この工程では、図６Ａに示す断面において、ｐ型領域６４が、溝部６２内に残存するｐ型領域６４（後に底部領域３６となる領域）と、半導体基板６０の上面６０ａ上に残存するｐ型領域６４（後にメインボディ領域３２ｂとなる領域）とに分断されるようにトレンチ２２を形成する。すなわち、この工程では、図６Ａに示すように、トレンチ２２の短手方向の側面の下端部に、ｎ型領域３８を露出させる。また、図６Ｂに示す断面では、溝部６２の底面を覆うｎ型領域３８の長さよりも短くなるようにトレンチ２２を形成する。具体的には、トレンチ２２の長手方向の側面に隣接する位置に溝部６２内のｐ型領域６４（後に接続領域４０となる領域）が残存するようにトレンチ２２を形成する。すなわち、この工程では、図６Ｂに示すように、トレンチ２２の長手方向の側面には、ｎ型領域３８を露出させない。

次に、図７に示すように、トレンチ２２内にゲート絶縁膜２４及びゲート電極２６を形成する。その後、従来公知の方法により、ソース領域３０、ボディコンタクト領域３２ａ、ドレイン領域３５、ソース電極７０及びドレイン電極７２を形成することにより、図１～３に示す半導体装置１０が完成する。

以上に説明したように、この製造方法では、エピタキシャル成長によって形成したｐ型領域６４を、メインボディ領域３２ｂ、底部領域３６、及び、接続領域４０として機能させることができる。すなわち、これらの領域を一度の工程により形成することができるため、製造工数を低減することができる。

（実施例２）
続いて、実施例２の半導体装置１１０について説明する。実施例２の半導体装置１１０は、図８に示すように、トレンチ２２の長手方向の側面近傍の半導体構造が実施例１と異なっている。その他の構成については、実施例１と同様である。具体的には、ｎ型領域３８が、接続領域４０の側面に接する範囲に設けられていない。すなわち、図８に示す断面においては、ｎ型領域３８は、底部領域３６の底面と、メインボディ領域３２ｂの底面とに分離して接している。接続領域４０の側面は、ドリフト領域３４に接している。

なお、図８に示すように、実施例２の半導体装置１１０では、接続領域４０の側面にはｎ型領域３８が接していない。しかしながら、図８の接続領域４０よりも図面右側の半導体領域は、実質的に素子として機能する領域ではない。すなわち、当該領域は、半導体装置１１０がオンしているときに、チャネルが形成される領域ではない。このため、半導体装置１１０がオンしている状態で、仮に接続領域４０から伸びる空乏層がドリフト領域３４内に残存した場合であっても、半導体装置１１０の性能にはほとんど影響を与えることなく、好適にオン抵抗を低減することができる。

次に、実施例２の半導体装置１１０の製造方法について説明する。以下では、半導体装置１１０を製造するための２つの異なる方法について順に説明する。まず、半導体装置１１０の第１の製造方法について説明する。図９に示すように、ＧａＮにより構成されたｎ型のドリフト領域３４を有する半導体基板６０の上面６０ａに複数の開口６８ａを有するマスク６８を形成する。そして、マスク６８を介して、半導体基板６０の上面６０ａからｎ型不純物（例えば、Ｐイオン）を注入する。これにより、ｎ型領域３８ａを形成する。ここでは、後に形成される底部領域３６の底面に接する深さまでｎ型不純物が達するようにｎ型領域３８を形成する。マスク６８に覆われている範囲では、マスク６８によって遮られることで、半導体基板６０内にｎ型不純物が注入されない。

マスク６８を除去した後、図１０に示すように、半導体基板６０の上面６０ａに複数の開口７１ａを有するマスク７１を形成する。マスク７１の開口７１ａの面積は、マスク６８の開口６８ａの面積よりも狭い。具体的には、図１０に示すように、ｎ型領域３８の幅よりもわずかに小さい開口７１ａを有するマスク７１を形成する。そして、マスク７１を介して、半導体基板６０の上面６０ａからｐ型不純物（例えば、Ａｌイオン）を注入する。これにより、ｎ型領域３８の一部を反転させて、ｐ型の底部領域３６を形成する。ここでは、ｎ型領域３８ａの下端よりも上側でｐ型不純物が停止するように、ｐ型不純物の照射エネルギーを調整する。マスク７１に覆われている範囲では、マスク７１によって遮られることで、半導体基板６０内にｐ型不純物が注入されない。

次に、図１１に示すように、エピタキシャル成長によって、半導体基板６０の上面６０ａに沿って、ｎ型領域３８ｂを形成する。ここでは、ｎ型領域３８ｂのｎ型不純物濃度が、ｎ型領域３８ａのｎ型不純物濃度と略等しくなるようにｎ型領域３８ｂを形成する。次いで、エピタキシャル成長によって、ｎ型領域３８ｂの上面にメインボディ領域３２ｂを形成する。

次に、図１２に示すように、メインボディ領域３２ｂの上面に、底部領域３６の上方に開口７３ａを有するマスク７３を形成する。そして、マスク７３の開口７３ａ内に露出する範囲をエッチングすることによって、トレンチ２２を形成する。トレンチ２２は、底部領域３６の中間深さまで達するように形成される。この工程では、図１１Ａ及び図１１Ｂに示すように、エッチングによって、底部領域３６の上面を覆うｎ型領域３８ｂを除去するとともに、トレンチ２２の側面の下端部に、ｎ型領域３８ａを露出させる。

次に、図１３に示すように、トレンチ２２内に残存する底部領域３６の上面に、開口７４ａを有するマスク７４を形成する。開口７４ａは、トレンチ２２の長手方向の端部に設けられる。そして、マスク７３、７４を介して、ｐ型不純物を半導体基板の上面６０ａに対して傾斜させて注入する。これにより、トレンチ２２の長手方向の側面に接する範囲にｐ型不純物が注入される。ここでは、ｐ型不純物の注入範囲に位置するｎ型領域３８をｐ型に反転させて、接続領域４０を形成する。この工程により、図１３Ｂに示す断面では、形成された接続領域４０によってｎ型領域３８が分離される。

その後、実施例１の半導体装置１０の製造方法と同様に、トレンチ２２内にゲート絶縁膜２４及びゲート電極２６を形成し、ソース領域３０、ボディコンタクト領域３２ａ、ドレイン領域３５、ソース電極７０、及び、ドレイン電極７２を形成することにより、半導体装置１１０が完成する。

この製造方法では、図１０及び図１３に示すように、底部領域３６及び接続領域４０をｐ型不純物の注入によりそれぞれ形成する。このため、底部領域３６及び接続領域４０のｐ型不純物濃度を個別に調整することができる。

続いて、半導体装置１１０の第２の製造方法について説明する。まず、図１４に示すように、ｎ型のドリフト領域３４と、ドリフト領域３４よりもｎ型不純物濃度が高いｎ型領域３８ｃと、メインボディ領域３２ｂを有する半導体基板８０を準備する。ｎ型領域３８ｃ及びメインボディ領域３２ｂは、ドリフト領域３４により構成された基板の上面に、エピタキシャル成長によって形成することができる。そして、半導体基板８０の上面８０ａに、複数の開口８２ａを有するマスク８２を形成する。次いで、マスク８２の開口８２ａ内に露出する範囲をエッチングすることによって、トレンチ２２を形成する。トレンチ２２は、メインボディ領域３２ｂを貫通して、ｎ型領域３８ｃの中間深さまで達するように形成される。

次に、図１５に示すように、マスク８２を介して、半導体基板８０の上面８０ａからｎ型不純物を注入する。これにより、ｎ型領域３８ｄを形成する。ここでは、後に形成される底部領域３６の底面に接する深さまでｎ型不純物が達するようにｎ型領域３８ｄを形成する。

マスク８２を除去した後、図１６に示すように、半導体基板８０の上面８０ａ及びトレンチ２２の側面を覆うマスク８４を形成する。すなわち、マスク８４は、トレンチ２２の底面が露出するように形成される。そして、マスク８４を介して、半導体基板８０の上面８０ａからｐ型不純物を注入する。これにより、ｎ型領域３８ｄの一部を反転させて、ｐ型の底部領域３６を形成する。

その後、第１の製造方法と同様に、接続領域４０を形成した後、トレンチ２２内にゲート絶縁膜２４及びゲート電極２６を形成し、ソース領域３０、ボディコンタクト領域３２ａ、ドレイン領域３５、ソース電極７０、及び、ドレイン電極７２を形成することにより、半導体装置１１０が完成する。

なお、図１４において、ｎ型領域３８ｃをエピタキシャル成長により形成する際に、ＧａＮにより形成されたｎ型領域３８ｃ中に、ＡｌＧａＮ（窒化アルミニウムガリウム）により構成された層を介在させてもよい。このように構成すると、メインボディ領域３２ｂ及びｎ型領域３８ｃをエッチングするときに、ＧａＮとＡｌＧａＮのエッチングレートの差が大きいため、ＡｌＧａＮ層をエッチングストップ層として機能させることができる。したがって、ＡｌＧａＮ層を設ける深さを調整することにより、所望の深さのトレンチ２２を容易に形成することができる。

上述した実施例では、図２に示すように、各底部領域３６の側面がｙ－ｚ平面に平行に上下方向に伸びていた。しかしながら、例えば、図１７に示すように、各底部領域３６の側面が、上側から下側に向かうにつれて狭くなっていてもよい。このように構成すると、各底部領域３６に挟まれた半導体領域（すなわち、電流経路）の幅が、下側に向かうにつれて広くなる。このため、オン抵抗をより低減することができる。なお、底部領域３６の形状は、テーパ状に限られず、上側から下側に向かうにつれて、曲率を有するように連続的に狭くなっていてもよいし、段階的に狭くなっていてもよい。

また、上述した実施例では、接続領域４０が、トレンチ２２の長手方向の側面に設けられていた。しかしながら、接続領域４０は、上述した実施例に加えて、又は上述した実施例に代えて、トレンチ２２の短手方向の側面の任意の位置に設けられてもよい。また、上述した実施例において、接続領域４０は形成されていなくてもよい。また、ドリフト領域３４は、隣接するトレンチ２２に挟まれた範囲において、各トレンチ２２の下端よりも上側まで伸びていなくてもよい。すなわち、第１トレンチ２２ａと第２トレンチ２２ｂに挟まれた範囲において、ｎ型領域３８がボディ領域３２の底面から各トレンチ２２の下側まで伸びていてもよい。

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

１０：半導体装置、１２：半導体基板、２２ａ：第１トレンチ、２２ｂ：第２トレンチ、２４：ゲート絶縁膜、２６：ゲート電極、２８：層間絶縁膜、３０：ソース領域、３２：ボディ領域、３４：ドリフト領域、３５：ドレイン領域、３６ａ：第１底部領域、３６ｂ：第２底部領域、３８：ｎ型領域、４０：接続領域

Claims (3)

1. 半導体装置（１０、１１０）であって、
   半導体基板（１２）と、
   前記半導体基板の上面（１２ａ）に設けられた第１トレンチ（２２ａ）と、
   前記半導体基板の前記上面に設けられており、前記第１トレンチから間隔を空けて設けられた第２トレンチ（２２ｂ）と、
   前記第１トレンチ及び前記第２トレンチのそれぞれの内面を覆うゲート絶縁膜（２４）と、
   前記第１トレンチ内及び前記第２トレンチ内のそれぞれに配置されたゲート電極（２６）と、
   を備えており、
   前記半導体基板が、
   前記半導体基板の前記上面に露出しており、前記第１トレンチと前記第２トレンチに挟まれた範囲に配置されており、前記第１トレンチ及び前記第２トレンチのそれぞれの側面において前記ゲート絶縁膜に接しているｎ型のソース領域（３０）と、
   前記第１トレンチと前記第２トレンチに挟まれた前記範囲に配置されており、前記ソース領域の下側で前記第１トレンチ内及び前記第２トレンチ内の前記ゲート絶縁膜に接しており、前記第１トレンチ内の前記ゲート絶縁膜から前記第２トレンチ内の前記ゲート絶縁膜まで伸びているｐ型のボディ領域（３２）と、
   前記第１トレンチの底面において前記ゲート絶縁膜に接しているｐ型の第１底部領域（３６ａ）と、
   前記第２トレンチの底面において前記ゲート絶縁膜に接しているｐ型の第２底部領域（３６ｂ）と、
   前記第１底部領域の底面から前記第２底部領域の底面まで、前記第１底部領域の前記底面、前記第１底部領域の側面、前記第１トレンチ内の前記ゲート絶縁膜、前記ボディ領域の底面、前記第２トレンチ内の前記ゲート絶縁膜、前記第２底部領域の側面、及び、前記第２底部領域の前記底面に跨る範囲に接するように伸びているｎ型領域（３８）と、
   前記ｎ型領域に下側から接しており、前記ｎ型領域よりもｎ型不純物濃度が低く、前記第１トレンチと前記第２トレンチに挟まれた前記範囲において、前記第１トレンチ及び前記第２トレンチの下端よりも上側まで伸びているｎ型のドリフト領域（３４）、
   を有している、
   半導体装置。
2. 前記半導体基板が、
   前記ボディ領域と前記第１底部領域を接続するｐ型の第１接続領域（４０）と、
   前記ボディ領域と前記第２底部領域を接続するｐ型の第２接続領域（４０）、
   をさらに有している、請求項１に記載の半導体装置。
3. 前記第１底部領域の幅が、上側から下側に向かうにつれて狭くなっており、
   前記第２底部領域の幅が、上側から下側に向かうにつれて狭くなっている、請求項１または２に記載の半導体装置。

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