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CN111952352B - 超结半导体装置及超结半导体装置的制造方法 - Google Patents

超结半导体装置及超结半导体装置的制造方法 Download PDF

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CN111952352B CN202010215833.5A CN202010215833A CN111952352B CN 111952352 B CN111952352 B CN 111952352B CN 202010215833 A CN202010215833 A CN 202010215833A CN 111952352 B CN111952352 B CN 111952352B
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Abstract

本发明提供即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低的超结半导体装置及超结半导体装置的制造方法。半导体装置具有供电流流通的有源区(30)和终端结构部(40)。在第1导电型的半导体基板(1)的正面设置有第1导电型的第1半导体层(2)。在第1半导体层(2)的表面设置有在与正面平行的面中反复交替地配置有第1导电型的第1柱(3)和第2导电型的第2柱(4)的并列pn结构(20)。有源区(30)的第2柱(4)包含第1区域(41)和第2区域(42)，在第1区域(41)中，第2柱(4)的底面与半导体基板(1)的正面之间的距离比第2区域(42)中的第2柱(4)的底面与半导体基板(1)的正面之间的距离长。

Description

超结半导体装置及超结半导体装置的制造方法
技术领域
本发明涉及超结半导体装置及超结半导体装置的制造方法。
背景技术
在通常的n型沟道垂直型MOSFET(Metal Oxide Semiconductor Field EffectTransistor：绝缘栅场效应晶体管)中，形成于半导体基板内的多个半导体层中的n型漂移层是电阻最高的半导体层。该n型漂移层的电阻对垂直型MOSFET整体的通态电阻造成大幅影响。垂直型MOSFET整体的通态电阻的降低能够通过减薄n型漂移层的厚度并缩短电流路径来实现。
但是，垂直型MOSFET通过在关断状态使耗尽层向高电阻的n型漂移层扩展，从而还具有保持耐压的功能。因此，在为了降低通态电阻而减薄n型漂移层的情况下，关断状态下的耗尽层的扩展距离短，耗尽层立即到达n+型半导体基板，耗尽层不再进一步延伸。因此，会立即达到最大电场强度，耐压降低。另一方面，为了提高垂直型MOSFET的耐压而需要使n型漂移层的厚度增加，但是通态电阻增加。将这样的通态电阻与耐压之间的关系称为权衡关系，通常难以使处于权衡关系的两方均提高。已知该通态电阻与耐压之间的权衡关系在IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、双极晶体管、二极管等半导体装置中也同样成立。
作为解决如上的问题的半导体装置的结构，已知超结(SJ：Super Junction：超结)结构。例如，已知具有超结结构的MOSFET(以下记为SJ-MOSFET)。图23是表示现有的SJ-MOSFET的结构的截面图。
如图23所示，SJ-MOSFET150在高杂质浓度的n+型半导体基板101使n型层102生长。以从该n型层102的表面不到达n+型半导体基板101的深度设置有p型柱区104。p型柱区104的底面到达设置于n+型半导体基板101与n型层102之间的n型缓冲层102’。在图23中，p型柱区104不到达n+型半导体基板101，但也可以是到达n+型半导体基板101的形态。
另外，在n型层102中，具有沿与基板主面垂直的方向延伸且在与基板主面平行的面中具有窄的宽度的p型区(p型柱区104)与n型区(n型层102的被相邻的p型柱区104夹持的部分，以下称为n型柱区103)在与基板主面平行的面中交替反复排列而成的并列结构(以下称为并列pn区120)。构成并列pn区120的p型柱区104和n型柱区103是n型层102对应地提高了杂质浓度的区域。在并列pn区120中，通过使p型柱区104和n型柱区103所含的杂质浓度大致相等，从而在关断状态下，耗尽层从根据单元节距构成的p型柱区104和n型柱区103的PN结向p型柱区104和n型柱区103内横向(p型柱区104和n型柱区103交替反复排列的方向)延伸。单元节距表示相邻的栅电极间的间隔。由此，耗尽层容易在横向上连接而能够实现高耐压化。因此，即使增加n型柱区103的杂质浓度，耐压也不降低，能够降低通态电阻。
在SJ-MOSFET150的形成有元件且在导通状态时有电流流通的有源区130侧的并列pn区120上设置有p型基区105。在p型基区105的内部设置有n+型源极区106。n+型源极区106设置于有源区130，配置于后述的沟槽栅极结构。
另外，设置有贯穿p型基区105和n+型源极区106而到达n型柱区103的沟槽118。以与该沟槽118的侧面接触的方式配置有n+型源极区106。
沟槽118的内壁表面被由氧化膜等构成的栅极绝缘膜107覆盖，利用形成于栅极绝缘膜107的表面的栅电极108填满沟槽118内。由此构成沟槽栅极结构。栅电极108的一部分可以设置从沟槽118的上方(设置有后述的源电极10的一侧)向源电极110侧突出的栅极布线115。
另外，在p型基区105和n+型源极区106的表面、栅电极108的表面隔着层间绝缘膜109设置有源电极110。源电极110在层间绝缘膜109上电绝缘。源电极110通过形成于层间绝缘膜109的接触孔而与p型基区105和n+型源极区106电接触。以包围源电极110的方式在源电极110的外周设置有栅极金属布线114。栅极金属布线114埋入到设置于栅极布线115的上部的层间绝缘膜109的开口部116，介由栅极布线115而与栅电极108电连接。
并且，在n+型半导体基板101的背面侧形成有与n+型半导体基板101电连接的漏电极(未图示)。通过这样的结构，构成n沟道型的增强型的沟槽栅极结构的MOSFET。
在SJ-MOSFET150的包围有源区130的周围的边缘终端区140中，在n型层102中与有源区130同样地设置有并列pn区120，在n+型半导体基板101的背面设置有漏电极(未图示)。边缘终端区140包含缓和漂移区的半导体基体正面侧的电场并保持耐压的耐压保持区144以及耐压保持区144与有源区130之间的边界区143。另外，在耐压保持区144中，可以从栅极布线115下的一部分一直到耐压保持区144的外侧地设置例如LOCOS膜等厚的绝缘膜117。在p型柱区104的长度方向上，从边界区143一直到耐压保持区144地设置比p型基区105深的(长的)p型区125。
例如，作为超结半导体装置，公知的是具备将第2半导体区夹在中间的底部与第1半导体层的主面接触的第1半导体区、以及设置于相邻的第1半导体区之间且底部与第2半导体区进行pn接合的第3半导体区的半导体装置(例如参照下述专利文献1)。
现有技术文献
专利文献
专利文献1：日本特开2008-210899号公报
发明内容
技术问题
在并列pn区120中，在n型柱区103的杂质量与p型柱区104的杂质量几乎相等时(电荷平衡为“1”的状态)，SJ-MOSFET150的耐压成为最大值。因此，在现有的SJ-MOSFET150中，以使n型柱区103的杂质量与p型柱区104的杂质量几乎相等的方式进行制造(制作)。
图24是表示现有的SJ-MOSFET的结构的图23的B-B’部分的截面图。图25是表示现有的SJ-MOSFET的结构的图23的C-C’部分的截面图。在现有的SJ-MOSFET150中，n型柱区103和p型柱区104在沟槽118的深度方向上以相同的长度设置。例如，在现有的SJ-MOSFET中，由于需要使电荷平衡成为“1”的状态，所以n型柱区103和p型柱区104在同等的杂质浓度下长度也变得同等。
然而，在电荷平衡为“1”的状态中，雪崩耐量会急剧降低。此时，如果在接近沟道的区域发生雪崩，则雪崩电流不经由漂移电阻地流入寄生双极晶体管，雪崩耐量的降低变得显著。因此，在现有的半导体装置中，避免电荷平衡为“1”的状态进行设计，成为降低通态电阻等特性的设计。
本发明为了消除上述现有技术的问题，目的在于提供即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低的超结半导体装置及超结半导体装置的制造方法。
技术方案
为了解决上述的课题，实现本发明的目的，本发明的超结半导体装置具有如下特征。超结半导体装置具有供电流流通的有源区和配置于上述有源区的外侧且形成有包围上述有源区的周围的耐压结构的终端结构部。在第1导电型的半导体基板的正面设置有杂质浓度比上述半导体基板的杂质浓度低的第1导电型的第1半导体层。在上述第1半导体层的表面上设置有在与上述正面平行的面中反复交替地配置有第1导电型的第1柱和第2导电型的第2柱的并列pn结构。在上述有源区的上述并列pn结构的表面上设置有第2导电型的第1半导体区。在上述有源区的上述第1半导体区的表面层选择性地设置有第1导电型的第2半导体区。设置有与上述第1半导体区接触的栅极绝缘膜。在上述栅极绝缘膜的与接触于上述第1半导体区的面相反侧的表面上设置有栅电极。上述有源区的上述第2柱包含第1区域和第2区域，在上述第1区域中，上述第2柱的底面与上述半导体基板的正面之间的距离比上述第2区域中的上述第2柱的底面与上述半导体基板的正面之间的距离长。
另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述超结半导体装置具备贯穿上述第1半导体区和上述第2半导体区并到达上述第1柱的沟槽，上述栅电极隔着上述栅极绝缘膜设置于上述沟槽的内部。
另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述第1区域以与相邻的上述第1区域的间隔为等间隔的方式设置。
另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述超结半导体装置具备电流检测区，上述电流检测区具有上述第1半导体层、上述并列pn结构、上述第1半导体区、上述第2半导体区、上述栅极绝缘膜和上述栅电极，上述电流检测区的上述第2柱包含第3区域和第4区域，在上述第3区域中，上述第2柱的底面与上述半导体基板的正面之间的距离比上述第4区域中的上述第2柱的底面与上述半导体基板的正面之间的距离长。
另外，本发明的超结半导体装置的特征在于，在上述的发明中，上述有源区的上述第2柱的体积为上述有源区的上述第1柱的体积的90％以上。
为了解决上述的课题，实现本发明的目的，本发明的超结半导体装置的制造方法是具有供电流流通的有源区和配置于上述有源区的外侧且形成有包围上述有源区的周围的耐压结构的终端结构部的超结半导体装置的制造方法。首先，进行在第1导电型的半导体基板的正面形成杂质浓度比上述半导体基板的杂质浓度低的第1导电型的第1半导体层的第1工序。接下来，进行在上述第1半导体层的表面上形成并列pn结构的第2工序，上述并列pn结构在与上述正面平行的面中反复交替地配置有第1导电型的第1柱和第2导电型的第2柱。接下来，进行在上述有源区的上述并列pn结构的表面上形成第2导电型的第1半导体区的第3工序。接下来，进行在上述有源区的上述第1半导体区的表面层选择性地形成第1导电型的第2半导体区的第4工序。接下来，进行形成与上述第1半导体区接触的栅极绝缘膜的第5工序。接下来，进行在上述栅极绝缘膜的与接触于上述第1半导体区的面相反侧的表面上形成栅电极的第6工序。上述有源区的上述第2柱包含第1区域和第2区域，在上述第2工序中，将上述第1区域中的上述第2柱的底面与上述半导体基板的正面之间的距离形成得比上述第2区域中的上述第2柱的底面与上述半导体基板的正面之间的距离长。
为了解决上述的课题，实现本发明的目的，本发明的超结半导体装置的制造方法是具有供电流流通的有源区和配置于上述有源区的外侧且形成有包围上述有源区的周围的耐压结构的终端结构部的超结半导体装置的制造方法。首先，进行在第1导电型的半导体基板的正面形成杂质浓度比上述半导体基板的杂质浓度低的第1导电型的第1半导体层的第1工序。接下来，进行在上述第1半导体层的表面上形成并列pn结构的第2工序，上述并列pn结构在与上述正面平行的面中反复交替地配置有第1导电型的第1柱和第2导电型的第2柱。接下来，进行从上述有源区的上述并列pn结构的上表面向上述半导体基板选择性地形成到达上述第1柱的沟槽的第3工序。接下来，进行沿着上述沟槽的形状形成栅极绝缘膜的第4工序。接下来，进行在上述栅极绝缘膜的表面上形成栅电极的第5工序。接下来，进行在上述有源区的上述并列pn结构的表面上形成第2导电型的第1半导体区的第6工序。接下来，进行以与上述沟槽接触的方式在上述有源区的上述第1半导体区的与上述半导体基板侧相反侧的表面层选择性地形成第1导电型的第2半导体区的第7工序。上述有源区的上述第2柱包含第1区域和第2区域，在上述第2工序中，将上述第1区域中的上述第2柱的底面与上述半导体基板的正面之间的距离形成得比上述第2区域中的上述第2柱的底面与上述半导体基板的正面之间的距离长。
根据上述的发明，在有源区的并列pn区中选择性地设置有从p型柱区的上表面起到p型柱区的底面为止的长度为预定的长度的长p型柱区以及从p型柱区的上表面起到p型柱区的底面为止的长度比长p型柱区短的短p型柱区。由此，在设置有并列pn区的短p型柱区的区域中，电荷平衡成为n型的杂质多的状态，能够将雪崩发生的位置引导到短p型柱区的底部。因此，由于雪崩发生的位置与沟道区域分离，电流不集中于沟道区域，所以能够抑制雪崩耐量的急剧降低。
发明效果
根据本发明的超结半导体装置及超结半导体装置的制造方法，起到即使在电荷平衡为“1”的状态下也能够抑制雪崩耐量降低这样的效果。
附图说明
图1是表示实施方式的SJ-MOSFET的结构的截面图。
图2是表示实施方式的SJ-MOSFET的结构的图1的a-a’部分的俯视图。
图3是表示实施方式的SJ-MOSFET的结构的图1的b-b’部分的俯视图。
图4A是表示实施方式的SJ-MOSFET的结构的图1的A-A’部分的截面图。
图4B是表示实施方式的SJ-MOSFET的结构的图1的B-B’部分的截面图。
图4C是表示实施方式的SJ-MOSFET的结构的图1的C-C’部分的截面图。
图5是表示实施方式的SJ-MOSFET和现有的SJ-MOSFET中的耐压和通态电阻相对于电荷平衡的图表。
图6是表示实施方式的SJ-MOSFET和现有的SJ-MOSFET中的耐压和耐量相对于电荷平衡的图表。
图7A是表示实施方式的SJ-MOSFET的俯视图。
图7B是表示实施方式的SJ-MOSFET的图7A的D部放大图。
图8是表示实施方式的SJ-MOSFET的结构的图7A的A-A’部分的截面图。
图9是表示实施方式的SJ-MOSFET的结构的图7A的A-A’部分的截面图。
图10是表示实施方式的SJ-MOSFET的结构的俯视图。
图11是表示实施方式的SJ-MOSFET的结构的俯视图。
图12是表示实施方式的SJ-MOSFET的结构的俯视图。
图13是表示实施方式的SJ-MOSFET的结构的俯视图。
图14是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图15A是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图15B是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图16是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图17是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图18是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图19是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图20是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图21是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图22是表示实施方式的SJ-MOSFET的制造过程中的状态的截面图。
图23是表示现有的SJ-MOSFET的结构的截面图。
图24是表示现有的SJ-MOSFET的结构的图23的B-B’部分的截面图。
图25是表示现有的SJ-MOSFET的结构的图23的C-C’部分的截面图。
符号说明
1、101：n+型半导体基板
2、102：n型层
2’、102’：n型缓冲层
2a～2e：n型层
3、103：n型柱区
4、104：p型柱区
41：短p型柱区
42：长p型柱区
5、105：p型基区
6、106：n+型源极区
7、107：栅极绝缘膜
8、108：栅电极
9、109：层间绝缘膜
10、110：源电极
11：源极焊盘区
12：电流感测区
13：栅极焊盘区
14、114：栅极金属布线
15、115：栅极布线
16、116：开口部
17、117：厚的绝缘膜
18、118：沟槽
19：p型区
20、120：并列pn区
21a、21b、21c：离子注入用掩模
22：离子注入
23：n型区
24：离子注入
25、125：p型区
30、130：有源区
40、140：边缘终端区
43、143：边界区
44、144：耐压保持区
50、150：SJ-MOSFET
具体实施方式
以下，参照附图详细说明本发明的超结半导体装置及超结半导体装置的制造方法的优选的实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。在包含+和-的n或p的表述相同的情况表示接近的浓度，不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对同样的构成标注相同的符号，并省略重复的说明。
(实施方式)
以SJ-MOSFET为例对本发明的超结半导体装置进行说明。图1是表示实施方式的SJ-MOSFET的结构的截面图。
图1所示的SJ-MOSFET50是在包含硅(Si)的半导体基体(硅基体：半导体芯片)的正面(后述的p型基区5侧的面)侧具备MOS(Metal Oxide Semiconductor：金属氧化物半导体)栅极的SJ-MOSFET50。该SJ-MOSFET50具备有源区30和包围有源区30的周围的边缘终端区40。有源区30是在导通状态时有电流流通的区域。边缘终端区40包含缓和漂移区的半导体基体正面侧的电场并保持耐压的耐压保持区44以及耐压保持区44与有源区30之间的边界区43。应予说明，有源区30与边界区43的边界是仅在单侧设置有后述的n+型源极区6的沟槽18的中心。另外，边界区43与耐压保持区44的边界为p型基区5的端部。在图1的有源区30中仅示出4个单位单元(元件的功能单位)，省略与它们邻接的其他单位单元的图示。
n+型半导体基板(第1导电型的半导体基板)1是掺杂有例如砷(As)或磷(P)的硅单晶基板。在n+型半导体基板1上，以比n+型半导体基板1低的杂质浓度配置有n型缓冲层(第1导电型的第1半导体层)2’。n型缓冲层2’是例如掺杂有磷的低浓度n型层。在n型缓冲层2’上设置有n型层2。n型层2是具有比n型缓冲层2’低的杂质浓度且例如掺杂有磷的低浓度n型层。以下，将n+型半导体基板1、n型缓冲层2’和n型层2合并作为半导体基体。在半导体基体的正面侧形成有MOS栅极结构(元件结构)。另外，在半导体基体的背面设置有漏电极(未图示)。
在SJ-MOSFET50的有源区30和边缘终端区40设置有并列pn区20。在并列pn区20中，n型柱区3与p型柱区4交替反复地配置。p型柱区4以从n型层2的表面不到达n+型半导体基板层1的表面的方式设置。如后所述，有源区30和边缘终端区40中的n型柱区3和p型柱区4的平面形状为条纹形状或矩形形状。n型柱区3的杂质浓度比n型缓冲层2’的杂质浓度高且比n+型半导体基板1的杂质浓度低。
另外，以与p型柱区4接触的方式在n型层2的表面层中设置有p型基区(第2导电型的第1半导体区)5，在p型基区5的表面层中选择性地设置有n+型源极区(第1导电型的第2半导体区)6。
在半导体基体的第1主面侧(p型基区5侧)形成有沟槽结构。具体而言，沟槽18从与p型基区5的n+型半导体基板1侧相反侧(半导体基体的第1主面侧)的表面贯穿p型基区5和n+型源极区6而到达n型柱区3。沿着沟槽18的内壁在沟槽18的底部和侧壁形成有栅极绝缘膜7，在沟槽18内的栅极绝缘膜7的内侧设置有栅电极8。通过栅极绝缘膜7将栅电极8与n型柱区3和p型基区5绝缘。栅电极8的一部分可以设置从沟槽18的上方(设置有后述的源电极10的一侧)向源电极10侧突出的栅极布线15。在栅极布线15的下部设置有栅极绝缘膜7。在栅极布线15的上部设置有层间绝缘膜9。
层间绝缘膜9以覆盖埋入到沟槽18的栅电极8的方式设置于半导体基体的第1主面侧的整个面。源电极10介由形成于层间绝缘膜9的接触孔而与n+型源极区6和p型基区5接触。源电极10通过层间绝缘膜9而与栅电极8电绝缘。以包围源电极10的方式在源电极10的外侧设置有栅极金属布线14。栅极金属布线14埋入到设置于栅极布线15的上部的层间绝缘膜9的开口部16中。由此，栅极金属布线14介由栅极布线15而与栅电极8电连接。在源电极10与层间绝缘膜9之间可以设置有防止金属原子从例如源电极10向栅电极8侧扩散的势垒金属(未图示)。在源电极10上选择性地设置有包含例如聚酰亚胺的钝化膜等保护膜(未图示)。在设置于源电极10上的钝化膜等保护膜设置的开口部中，源电极10露出的区域成为源极焊盘区11。
在现有的SJ-MOSFET150中，由于需要使电荷平衡处于“1”的状态，所以n型柱区103和p型柱区104在同等的杂质浓度下长度也同等。与此相对，在实施方式的SJ-MOSFET50中，如图1所示，在有源区30的p型柱区4中，设置短p型柱区41和长p型柱区42，短p型柱区41中的p型柱区4的长度Ls比长p型柱区42中的p型柱区4的长度Ll短(Ls＜Ll)。另外，如图1所示，在短p型柱区41中，p型柱区4未到达n型缓冲层2’，但是在长p型柱区42中，p型柱区4到达n型缓冲层2’。另外，在短p型柱区41和长p型柱区42中，p型柱区4未到达n+型半导体基板1。p型柱区4通过与n+型半导体基板1与n型柱区3之间的n型缓冲层2’接触，从而能够抑制耐压的降低、通态电阻的增加。
例如，长p型柱区42中的p型柱区4的长度Ll为6μm左右，短p型柱区41中的p型柱区4的长度Ls比长度Ll短1.2～1.8μm的程度。在此，长度表示从p型柱区4的上表面即p型柱区4与p型基区5的界面朝向p型柱区4的底面的方向的深度(长度)。即，是到p型柱区4与n型区(n型缓冲层2’或n型层2)的界面为止的长度。
另外，由于存在短p型柱区41，所以在有源区30中，p型柱区4的体积比n型柱区3的体积小。从并列pn区20中的电荷平衡的观点考虑，优选有源区30中的p型柱区4的体积为有源区中的n型柱区3的体积的90％以上。
另外，在短p型柱区41中，成为未形成p型柱区4的底部的一部分的结构。即，在短p型柱区41中，p型柱区4的底面与n+型半导体基板1的正面之间的距离比长p型柱区42中的p型柱区的底面与n+型半导体基板1的正面之间的距离长。具有耐压保持区44以及耐压保持区44与有源区30之间的边界区43的边缘终端区40中的p型柱区4的长度到达n型缓冲层2’，不到达n+型半导体基板1。因此，设置有与设置于有源区30的长p型柱区42相同长度的p型柱区4。
另外，在耐压保持区44中，可以从栅极布线15下的一部分一直到耐压保持区44的外侧地设置例如LOCOS膜等厚的绝缘膜17。在p型柱区4的长度方向上，从边界区43一直到耐压保持区44地设置有比p型基区5深的(长的)p型区25。另外，p型区25的杂质浓度比p型基区低。
p型柱区4和n型柱区3的杂质浓度根据耐压级而不同。例如，在高耐压级(耐压级600V左右的半导体装置)中，优选为1.0×1015/cm3以上且5.0×1016/cm3以下，在低耐压级(耐压级100V左右的半导体装置)中，优选为1.0×1016/cm3以上且1.0×1017/cm3以下。
图2是表示实施方式的SJ-MOSFET的结构的图1的a-a’部分的俯视图。图3是表示实施方式的SJ-MOSFET的结构的图1的b-b’部分的俯视图。图2是与短p型柱区41中的p型柱区4的底面相比靠近沟槽18侧的俯视图，图3是与短p型柱区41中的p型柱区4的底面相比靠近n+型半导体基板1侧的俯视图。
图4A是表示实施方式的SJ-MOSFET的结构的图1的A-A’部分的截面图。图4B是表示实施方式的SJ-MOSFET的结构的图1的B-B’部分的截面图。另外，图4C是表示实施方式的SJ-MOSFET的结构的图1的C-C’部分的截面图。
如图2和图3所示，有源区30中的n型柱区3和p型柱区4可以是例如与沟槽18的深度方向(z轴方向)平行的条纹结构。另外，在比短p型柱区41中的p型柱区4的底面靠近沟槽18侧，由于使电荷平衡处于“1”的状态，所以优选n型柱区3的宽度w1和p型柱区4的宽度w2为同等程度。另外，n型柱区3的宽度是指n型柱区3的与沟槽18延伸的方向正交的方向(x轴方向)的长度。p型柱区4的宽度w2也是同样。应予说明，n型柱区3的宽度w1和p型柱区4的宽度w2根据SJ-MOSFET的耐压级而不同。
在比短p型柱区41中的p型柱区4的底面靠近n+型半导体基板1侧，如图3、图4A和图4B所示，短p型柱区41和长p型柱区42在沟槽18的深度方向上交替地设置。另外，短p型柱区41优选与相邻的短p型柱区41以间隔w4等间隔地设置且以相同的宽度w3设置。间隔w4和长p型柱区42的宽度的含义相同，短p型柱区41和长p型柱区42的宽度为沟槽18的深度方向(Z轴方向)的长度。另外，为了减少耐压的降低，优选短p型柱区41的宽度w3为p型柱区4的间隔P1以下。p型柱区4的间隔P1为p型柱区4的中心与相邻的p型柱区4的中心之间的距离。另外，p型柱区4的间隔P1与有源区30的n型柱区3的宽度w1和有源区30的p型柱区4的宽度w2的总计相同(P1＝w1+w2)，是有源区30的n型柱区3与p型柱区4的重复节距。
图5是表示实施方式的SJ-MOSFET和现有的SJ-MOSFET中的耐压和通态电阻相对于电荷平衡的图表。在图5中，左纵轴表示SJ-MOSFET的耐压(BVdss)，单位为V。另外，右纵轴表示SJ-MOSFET的通态电阻(Ron)，单位为Ω。另外，横轴表示电荷平衡(p/n比)，横轴的1表示电荷平衡“1”的状态，比1接近原点的一方(图中(n富余))表示n型的杂质量更多的状态，比1远离原点的一方(图中(p富余))表示p型的杂质量更多的状态。另外，实线表示耐压，虚线表示通态电阻。
如图5所示，实施方式的SJ-MOSFET与现有的SJ-MOSFET相比，耐压稍微降低，通态电阻降低。这是因为在设置有短p型柱区41的部分中成为n型的杂质量多的电荷平衡。然而，由于仅局部地设置有短p型柱区41，所以耐压不大幅降低。例如，在低耐压级中，耐压的降低为数V，在高耐压级中，耐压的降低为数十V。另外，由于在边缘终端区40中是与以往相同的结构，所以实施方式的SJ-MOSFET50的边缘终端区40的耐压与现有的SJ-MOSFET150的边缘终端区140的耐压同等。
另外，实施方式的SJ-MOSFET50即使在电荷平衡偏离的状态(n型/p型的杂质量中的某一方更多的状态)下，耐压的降低也比现有的SJ-MOSFET少。
图6是表示实施方式的SJ-MOSFET和现有的SJ-MOSFET中的耐压和耐量相对于电荷平衡的图表。在图6中，左纵轴表示SJ-MOSFET的耐压(BVdss)，单位为V。另外，右纵轴表示SJ-MOSFET的雪崩耐量，单位为A。另外，横轴表示电荷平衡(p/n比)，横轴的1表示电荷平衡“1”的状态，比1接近原点的一方(图中(n富余))表示n型的杂质量更多的状态，比1远离原点的一方(图中(p富余))表示p型的杂质量更多的状态。另外，实线表示耐压，虚线表示雪崩耐量。
如图6所示，实施方式的SJ-MOSFET50与现有的SJ-MOSFET150相比，雪崩耐量上升。雪崩耐量最低处是电荷平衡为“1”的状态，而在该状态下，雪崩耐量比现有的SJ-MOSFET150高。
在实施方式的SJ-MOSFET50中，通过采用设置短p型柱区41且不设置p型柱区4的底部的一部分形状，从而能够抑制JFET(Junction Field Effect Transistor：结型场效应晶体管)效应、因载流子的扩展电阻而导致通态电阻增加的情况，因此使通态电阻降低。JFET效应是指因MOSFET动作时的源极-漏极间电场而引起耗尽层从邻接的沟道形成区(沟槽18与p型基区5接触的区域)延伸而缩窄电流的通路的情况。
另外，在未设置p型柱区4的底部的一部分的区域中，由于电荷平衡成为n型的杂质多的状态，所以能够将雪崩发生的位置引导到短p型柱区41中的p型柱区4的底部。因此，由于雪崩发生的位置与沟道区域分离，电流不集中于沟道区域，所以能够抑制雪崩耐量的急剧降低。
图7A是表示实施方式的SJ-MOSFET的俯视图。图7B表示图7A的D部的放大图。为了提高半导体装置的可靠性，提出了在与作为主半导体元件的垂直型MOSFET同一半导体基板配置电流感测部、温度感测部和过电压保护部等高功能部而成为高功能结构的装置。在采用高功能结构的情况下，为了稳定地形成高功能部，以与主半导体元件的单位单元分离且与边缘终端区邻接的方式在有源区设置仅配置有高功能部的区域。
图7A表示设置有电流感测区12的SJ-MOSFET。在图7A中，在与设置有有源区30的源极焊盘区11分离的栅极焊盘区13设置有电流感测区12。源极焊盘区11是在设置于源电极10上的钝化膜等保护膜设置的开口部，是源电极10露出的区域。如图7B所示，栅极焊盘区13与栅极金属布线14接触，且与栅电极8电连接。在电流感测区12设置有电流检测用的外部端子电极(未图示)。在电流检测中，可以在电流检测用的外部端子电极与有源区的源电极10之间连接外部电阻，对外部电阻间的电位差进行检测而求出电流值。
在电流感测区12形成有与图1所示的有源区30同样的MOS结构，与有源区30同样地设置有并列pn区20。在电流感测区12的并列pn区20中，也在p型柱区4设置短p型柱区41和长p型柱区42，短p型柱区41的长度Ls比长p型柱区42的长度Ll短。
图8和图9是表示实施方式的SJ-MOSFET的结构的图7A的A-A’部分的截面图。短p型柱区41与相邻的短p型柱区41以间隔w4等间隔地设置且以相同的宽度w3设置。间隔w4和短p型柱区41的宽度w3根据SJ-MOSFET的耐压级而不同。例如，在高耐压级中，通过增大间隔w4，能够实现高耐压。具体而言，在高耐压级中，优选将间隔w4设为5μm以上且15μm以下，在低耐压级中，优选将间隔w4设为0.8μm以上且4μm以下。有源区30的p型柱底部中的短p型柱区41的宽度w3和相邻的短p型柱区41的间隔w4是w3/(w3+w4)的值越大则耐压越低，耐量越高。
另外，如图9所示，可以在有源区30中仅将特定的柱作为短p型柱区41。此时，例如在图1的A-A’部分的截面中，可以仅为短p型柱区41，在与A-A’部分相邻的B-B’部分中，可以仅为长p型柱区42。
图10～图13是表示实施方式的SJ-MOSFET的结构的俯视图。在图10～图13中，是设置有n型柱区3和p型柱区4的部分的俯视图。如图10和图11所示，在实施方式的SJ-MOSFET中，可以在有源区30和边缘终端区40这两方，将n型柱区3和p型柱区4设为条纹形状。
此时，如图10所示，可以使有源区30中的n型柱区3的宽度w1比边缘终端区40中的n型柱区3的宽度w5宽，并且使有源区30中的p型柱区4的宽度w2比边缘终端区40中的p型柱区4的宽度w6宽。由此，与有源区30的p型柱区4的间隔P1相比，缩窄边缘终端区40的p型柱区4的间隔P2。应予说明，边缘终端区40的p型柱区4的间隔P2与边缘终端区40的n型柱区3的宽度w5和边缘终端区40的p型柱区4的宽度w6的总计相同(P2＝w5+w6)，是边缘终端区40的n型柱区3与p型柱区4的重复节距。因此，与有源区30的n型柱区3和p型柱区4的重复节距P1(P1＝w1+w2)相比，边缘终端区40的n型柱区3与p型柱区4的重复节距P2变窄。另外，有源区30与边缘终端区40的边界的n型柱区3和p型柱区4可以不接触。
另外，如图11所示，可以使有源区30中的p型柱区4的宽度w2比边缘终端区40中的p型柱区4的宽度w6宽。在边缘终端区40中，p型柱区4的间隔P2(n型柱区3的宽度w5和p型柱区4的宽度w6的总计)与有源区30的p型柱区4的间隔P1(n型柱区3的宽度w1和p型柱区4的宽度w2的总计)相同。为了半导体装置的耐量，需要使边缘终端区40的耐压高于有源区30的耐压。因此，优选以使边缘终端区40容易耗尽化的方式降低边缘终端区40的p型柱区4和n型柱区3的杂质浓度，以及缩窄n型柱区3的宽度和p型柱区4的宽度。另外，优选在边缘终端区40设置基于形状而用于缓和电场的场限制环(FLR：Field Limiting Ring)结构、保护链结构、降低表面场结构等。
另外，如图12所示，在实施方式的SJ-MOSFET中，在有源区30中，可以将n型柱区3和p型柱区4设为条纹形状，在边缘终端区40中，可以将p型柱区4为矩形形状，例如正方形等。
此时，如图12所示，可以使有源区30中的p型柱区4的宽度w2比边缘终端区40中的p型柱区4的矩形的纵横长(宽)w8小，将有源区30中的p型柱区4的间隔P1(n型柱区3的宽度w1和p型柱区4的宽度w2的总计)设为比边缘终端区40中的p型柱区4的间隔P2大的长度。矩形形状的p型柱区4的间隔P2是指在与条纹形状正交的方向上，将p型柱区4的宽度w8和与p型柱区4相邻的n型柱区3的宽度w7总计而得的距离。即，有源区30的n型柱区3与p型柱区4的重复节距P1(n型柱区3的宽度w1和p型柱区4的宽度w2的总计)成为比边缘终端区40的n型柱区3和p型柱区4的重复节距P2(n型柱区3的宽度w7和p型柱区4的宽度w8的总计)大的长度。
另外，如图13所示，在实施方式的SJ-MOSFET中，可以在有源区30和边缘终端区40这两方中，将p型柱区4设为矩形形状。
此时，如图13所示，可以使有源区30中的p型柱区4的矩形的纵横长(宽)w2比边缘终端区40中的p型柱区4的矩形的纵横长(宽)w8大，将有源区30中的p型柱区4的间隔P1设为比边缘终端区40中的p型柱区4的间隔P2大的长度。即，有源区30的n型柱区3与p型柱区4的重复节距P1(有源区30的n型柱区3的宽度w1和p型柱区4的宽度w2的总计)成为比边缘终端区40的n型柱区3与p型柱区4的重复节距P2(边缘终端区40的n型柱区3的宽度w7和p型柱区4的宽度w8的总计)大的长度。
(实施方式的超结半导体装置的制造方法)
接下来，对实施方式的超结半导体装置的制造方法进行说明。图14～图19是表示实施方式的SJ-MOSFET50的制造过程中的状态的截面图。首先，准备包含硅且成为n+型漏极层的n+型半导体基板1。接下来，在n+型半导体基板1的正面上，使杂质浓度比n+型半导体基板1低的n型缓冲层2’外延生长。将至此为止的状态记载于图14。
接下来，在n型缓冲层2’的正面侧，使杂质浓度比n型层2’高的n型层2a外延生长。此时，例如，可以以使n型缓冲层2’的杂质浓度成为1.0×1015/cm3以上且1.0×1017/cm3以下，使n型层2a的杂质浓度成为2.0×1015/cm3以上且5.0×1015/cm3以下的方式掺杂n型杂质并使其外延生长。应予说明，n型层2a的膜厚可以为0.5μm以上且40μm以下。例如，在低耐压级(耐压级100V左右的半导体装置)中为1μm以上且4μm以下，在高耐压级(耐压级600V左右的半导体装置)中为6μm以上且20μm以下。
接下来，通过光刻法技术，利用例如光致抗蚀剂在n型层2a的表面上形成具有预定的开口宽度的离子注入用掩模21a。此时，在p型柱区4具有开口部，以向短p型柱区41的部分不注入杂质离子的方式形成离子注入用掩模21a。将该离子注入用掩模21a作为掩模，进行p型杂质例如硼(B)的离子注入22，在n型层2a的表面层形成p型区19。将至此为止的状态记载于图15A。接下来，除去离子注入用掩模。
接下来，通过光刻法技术，利用例如光致抗蚀剂在n型层2a的表面上形成具有预定的开口宽度的离子注入用掩模21b。此时，在n型柱区3形成具有开口部的离子注入用掩模21b。将该离子注入用掩模21b作为掩模，进行n型杂质，例如磷(P)或砷(As)等的离子注入24，在n型层2a的表面层形成n型区23。将至此为止的状态记载于图15B。接下来，除去离子注入用掩模21b。
接下来，在n型层2a的正面侧，使与n型层2a相同程度的杂质浓度的n型层2b外延生长。接下来，通过光刻法技术，利用例如光致抗蚀剂在n型层2b的表面上形成具有预定的开口宽度的离子注入用掩模21c。此时，在p型柱区4形成具有开口部的离子注入用掩模21c。将该离子注入用掩模21c作为掩模，进行p型杂质例如硼(B)的离子注入22，在n型层2b的表面层形成p型区19。接下来，除去离子注入用掩模21c。
接下来，通过光刻法技术，利用例如光致抗蚀剂在n型层2b的表面上形成具有预定的开口宽度的离子注入用掩模(未图示)。此时，在n型柱区3形成具有开口部的离子注入用掩模。将该离子注入用掩模作为掩模，进行n型杂质的离子注入，在n型层2b的表面层形成n型区23。接下来，除去离子注入用掩模。
接下来，在n型层2b的正面侧，使与n型层2a相同程度的杂质浓度的n型层2c外延生长。接下来，通过光刻法技术，利用例如光致抗蚀剂在n型层2c的表面上形成具有预定的开口宽度的离子注入用掩模21。此时，在p型柱区4形成具有开口部的离子注入用掩模21。将该离子注入用掩模21作为掩模，进行p型杂质，例如硼(B)的离子注入22，在n型层2c的表面层形成p型区19。接下来，除去离子注入用掩模21。
接下来，通过光刻法技术，利用例如光致抗蚀剂在n型层2c的表面上形成具有预定的开口宽度的离子注入用掩模(未图示)。此时，在n型柱区3形成具有开口部的离子注入用掩模。将该离子注入用掩模作为掩模，进行n型杂质的离子注入，在n型层2c的表面层形成n型区23。将至此为止的状态记载于图16。接下来，除去离子注入用掩模。
在此，在图16的例子中，在短p型柱区41中，长度比长p型柱区42短外延生长的一部分即n型层2a这一层程度，但不限于此，可以根据耐压等目标特性进行适当改变。
接下来，同样地使n型层2d和n型层2e外延生长，在n型层2d和n型层2e的表面层形成p型区19和n型区23。由此，形成包含n型区23和p型区19的并列pn区。将至此为止的状态记载于图17。
在图17的例子中，示出重复5次离子注入、外延生长的例子，但不限于此，离子注入、外延生长的次数可以根据耐压等目标特性进行适当改变。此外，可以在n型层2e上使n型层2f(未图示)外延生长。应予说明，在最上层的n型层2f的有源区30不进行离子注入。通过至此为止的工序，利用后述的热处理形成成为并列pn结构的区域。在最上层的n型层2f的边缘终端区40中，可以进行在形成于n型层2e的p型柱区4上形成p型区25的离子注入。p型区25可以具有降低表面场区的功能，比p型基区深且杂质浓度比p型基区低。此外，可以对最上层的n型层2f的边缘终端区40进行用于形成n型柱区3和p型柱区4的形成n型区23和p型区19的离子注入。
接下来，进行用于使n型区23和p型区19活化的热处理。通过该热处理，使注入的杂质扩散，经扩散的杂质在纵向连接，从而形成n型柱区3和p型柱区4。应予说明，在高耐压级中，优选在每将离子注入、外延生长重复2～3次，进行热处理。另外，在低耐压级中，可以与用于使p型基区5和n+型源极区6活化的热处理共用。应予说明，在该实施方式的超结半导体装置的制造方法中，虽然将形成n型柱区3和p型柱区4的离子注入注入到n型层2a，但是也可以对缓冲层2’进行形成n型柱区3和p型柱区4的离子注入。另外，在该实施方式的超结半导体装置的制造方法中，虽然先进行形成p型柱区4的离子注入，但不限于此，也可以先进行形成n型柱区3的离子注入。
接下来，通过光刻法技术，利用例如抗蚀剂在有源区30侧的n型层的表面上形成具有所希望的开口部的掩模。然后，将该抗蚀掩模作为掩模，通过离子注入法以离子方式注入p型的杂质。由此，在n型层的表面区域形成p型基区5。接下来，除去在用于形成p型基区5的离子注入时使用的掩模。
接下来，通过光刻法技术，利用例如抗蚀剂在p型基区5的表面上形成具有所希望的开口部的掩模。然后，将该抗蚀掩模作为掩模，通过离子注入法以离子方式注入n型的杂质。由此，在p型基区5的表面区域的一部分形成n+型源极区6。接下来，除去在用于形成n+型源极区6的离子注入时使用的掩模。将至此为止的状态记载于图18。
接下来，进行用于使p型基区5和n+型源极区6活化的热处理。另外，形成p型基区5和n+型源极区6的顺序可以进行各种改变。
接下来，通过光刻法，利用例如氧化膜在p型基区5和n+型源极区6的表面上形成具有预定的开口部的沟槽形成用掩模。接下来，通过干式蚀刻形成贯穿n+型源极区6并到达n型柱区3的沟槽18。接下来，除去沟槽形成用掩模。将至此为止的状态示于图19。应予说明，可以在形成沟槽18之后形成n+型源极区6。
接下来，沿着n+型源极区6的表面以及沟槽18的底部和侧壁形成栅极绝缘膜7。该栅极绝缘膜7可以在氧气氛中通过1000℃左右的温度的热氧化形成。另外，该栅极绝缘膜7可以通过利用高温氧化(High Temperature Oxide：HTO)等那样的化学反应进行堆积的方法形成。
接下来，在栅极绝缘膜7上设置例如掺杂有磷原子的多晶体硅层。该多晶体硅层可以以埋入到沟槽18内的方式形成。通过光刻法使该多晶体硅层图案化，并残留于沟槽18内部，由此形成栅电极8。
接下来，以覆盖栅极绝缘膜7和栅电极8的方式将例如磷玻璃以1μm左右的厚度成膜，形成层间绝缘膜9。接下来，通过光刻法使层间绝缘膜9和栅极绝缘膜7图案化，形成使n+型源极区6和p型基区5露出的接触孔。其后，进行热处理(回流)而使层间绝缘膜9平坦化。
接下来，通过溅射将源电极10成膜，通过光刻法和蚀刻使源电极10图案化。应予说明，在将源电极10成膜前，可以通过溅射形成包含钛膜(Ti)、氮化钛膜(TiN)或这些的层叠膜(例如，Ti/TiN等)的势垒金属(未图示)。其后，通过溅射在势垒金属上将源电极10成膜，通过光刻法和蚀刻使源电极10和势垒金属(未图示)图案化。接下来，向接触孔内埋入源电极10，使n+型源极区6与源电极10电连接。应予说明，在接触孔内可以隔着势垒金属埋入钨插塞等。
接下来，在n+型半导体基板1的表面(半导体基体的背面)，将例如镍(Ni)、钛(Ti)、金(Au)、铝(Al)、以铝为主要成分的合金等的金属膜，或它们的层叠膜(例如Ti/Ni/Au、Al/Ti/Ni/Au等)成膜而作为漏电极(未图示)。然后，进行热处理，形成n+型半导体基板1与漏电极的欧姆接合。由此，完成图1所示的SJ-MOSFET50。
图20～图22是表示与图18～图19所示的制造方法不同的实施方式的SJ-MOSFET50的制造过程中的状态的截面图。
应予说明，在图14～图17中，利用同样的制造方法形成，在n型层2e上使n型层2f(未图示)外延生长。应予说明，在最上层的n型层2f的有源区30不进行离子注入。在最上层的n型层2f的边缘终端区40中，可以对形成于n型层2e的p型柱区4上进行形成兼作降低表面场区域的p型区25的离子注入。此外，可以对最上层的n型层2f的边缘终端区40进行用于形成n型柱区3和p型柱区4的形成n型区23和p型区19的离子注入。进行用于使n区域23和p型区19活化的热处理。通过该热处理，使注入的杂质扩散，经扩散的杂质沿纵向连接，由此形成n型柱区3和p型柱区4。
接下来，通过光刻法，利用例如氧化膜在最上层的n型层2f上形成具有预定的开口部的沟槽形成用掩模。接下来，通过干式蚀刻形成到达n型柱区3的沟槽18。接下来，除去沟槽形成用掩模。
接下来，沿着最上层的n型层2f表面和沟槽18的底部和侧壁形成栅极绝缘膜7。该栅极绝缘膜7可以在氧气氛中通过1000℃左右的温度的热氧化形成。另外，该栅极绝缘膜7还可以通过像高温氧化(High Temperature Oxide：HTO)等化学反应进行堆积的方法形成。
接下来，在栅极绝缘膜7上设置例如掺杂有磷原子的多晶体硅层。该多晶体硅层可以以埋入到沟槽18内的方式形成。通过光刻法使该多晶体硅层图案化，并残留于沟槽18内部，由此形成栅电极8。将至此为止的状态记载于图20。
接下来，通过光刻法技术，利用例如抗蚀剂在最上层的n型层2f的有源区30侧的表面上形成具有所希望的开口部的掩模。然后，将该抗蚀掩模作为掩模，通过离子注入法以离子方式注入p型的杂质。由此，在n型层的表面区域形成p型基区5。接下来，除去在用于形成p型基区5的离子注入时使用的掩模。接下来，进行用于使p型基区5活化的热处理。将至此为止的状态记载于图21。
接下来，通过光刻法技术，利用例如抗蚀剂在p型基区5的表面上形成具有所希望的开口部的掩模。然后，将该抗蚀掩模作为掩模，通过离子注入法以离子方式注入n型的杂质。由此，在p型基区5的表面区域的一部分形成n+型源极区6。接下来，除去在用于形成n+型源极区6的离子注入时使用的掩模。接下来，进行用于使n+型源极区6活化的热处理。将至此为止的状态记载于图22。
接下来，以覆盖栅极绝缘膜7和栅电极8的方式将例如磷玻璃以1μm左右的厚度成膜，形成层间绝缘膜9。接下来，通过光刻法使层间绝缘膜9和栅极绝缘膜7图案化，形成使n+型源极区6和p型基区5露出的接触孔。其后，进行热处理(回流)而使层间绝缘膜9平坦化。
接下来，通过溅射将源电极10成膜，通过光刻法和蚀刻使源电极10图案化。应予说明，在将源电极10成膜前，可以通过溅射形成包含钛膜(Ti)、氮化钛膜(TiN)或它们的层叠膜(例如，Ti/TiN等)的势垒金属(未图示)。其后，通过溅射在势垒金属上将源电极10成膜，通过光刻法和蚀刻使源电极10和势垒金属(未图示)图案化。接下来，在接触孔内埋入源电极10，使n+型源极区6与源电极10电连接。应予说明，可以在接触孔内隔着势垒金属埋入钨插塞等。
接下来，在n+型半导体基板1的表面(半导体基体的背面)，将例如镍(Ni)、钛(Ti)、金(Au)、铝(Al)、以铝为主要成分的合金等的金属膜、或它们的层叠膜(例如Ti/Ni/Au、Al/Ti/Ni/Au等)成膜，作为漏电极(未图示)。然后，进行热处理，形成n+型半导体基板1与漏电极的欧姆接合。由此，完成图1所示的SJ-MOSFET50。
如上所述，根据实施方式，在有源区的并列pn区中，选择性地设置有从p型柱区的上表面到p型柱区的底面为止的长度短的短p型柱区。由此，在设置有并列pn区的短p型柱区的区域中，电荷平衡成为n型的杂质多的状态，能够将雪崩发生的位置引导到长p型柱区以外的p型柱区的底部。因此，由于雪崩发生的位置与沟道区域分开，电流不集中于沟道区域，所以能够抑制雪崩耐量的急剧降低。
以上，在本发明中，以在硅基板的第1主面上构成MOS栅极结构的情况为例进行说明，但不限于此，可以对半导体的种类(例如，碳化硅(SiC)等)、基板主面的面取向等进行各种改变。另外，在本发明的实施方式中，以沟槽型MOSFET为例进行了说明，但不限于此，能够应用于平面型MOSFET、IGBT等MOS型半导体装置等各种构成的半导体装置。另外，在本发明中，在各实施方式中将第1导电型作为n型，将第2导电型作为p型，但本发明将第1导电型作为p型，将第2导电型作为n型也同样成立。
工业上的可利用性
如上，本发明的超结半导体装置及超结半导体装置的制造方法对电力变换装置、各种工业用机械等的电源装置等中使用的高耐压半导体装置有用。

Claims (5)

1.一种超结半导体装置，其特征在于，具有供电流流通的有源区和配置于所述有源区的外侧且形成有包围所述有源区的周围的耐压结构的终端结构部，所述超结半导体装置具备：
第1导电型的半导体基板；
第1导电型的第1半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
并列pn结构，其设置于所述第1半导体层的表面上，且在与所述正面平行的面中反复交替地配置有第1导电型的第1柱和第2导电型的第2柱；
第2导电型的第1半导体区，其设置于所述有源区的所述并列pn结构的表面上；
第1导电型的第2半导体区，其选择性地设置于所述有源区的所述第1半导体区的表面层；
栅极绝缘膜，其与所述第1半导体区接触；
栅电极，其设置在所述栅极绝缘膜的与接触所述第1半导体区的面相反侧的表面上；以及
沟槽，其贯穿所述第1半导体区和所述第2半导体区，并到达所述第1柱，
所述栅电极隔着所述栅极绝缘膜设置于所述沟槽的内部，
所述第1柱和所述第2柱被设置为条纹状，
所述有源区的所述第2柱包含第1区域和第2区域，所述第1区域的所述第2柱的从上表面朝向所述第2柱底面的方向的长度比所述第2区域的所述第2柱的从上表面朝向所述第2柱底面的方向的长度短，所述第1区域和所述第2区域沿所述第2柱的深度方向在所述第2柱反复交替地设置，所述第1区域的所述第2柱的深度方向上的宽度w3比所述第2区域的所述第2柱的深度方向上的宽度w4小，在隔着所述第1柱相邻的所述第2柱，所述第2区域交错地配置。
2.根据权利要求1所述的超结半导体装置，其特征在于，所述第1区域以与相邻的所述第1区域的间隔为等间隔的方式设置。
3.根据权利要求1所述的超结半导体装置，其特征在于，所述超结半导体装置具备电流检测区，所述电流检测区具有所述第1半导体层、所述并列pn结构、所述第1半导体区、所述第2半导体区、所述栅极绝缘膜和所述栅电极，
所述电流检测区的所述第2柱包含第3区域和第4区域，在所述第3区域中，所述第2柱的底面与所述半导体基板的正面之间的距离比所述第4区域中的所述第2柱的底面与所述半导体基板的正面之间的距离长。
4.根据权利要求1所述的超结半导体装置，其特征在于，所述有源区的所述第2柱的体积为所述有源区的所述第1柱的体积的90%以上。
5.一种超结半导体装置的制造方法，其特征在于，所述超结半导体装置具有供电流流通的有源区和配置于所述有源区的外侧且形成有包围所述有源区的周围的耐压结构的终端结构部，所述超结半导体装置的制造方法包括：
第1工序，在第1导电型的半导体基板的正面形成杂质浓度比所述半导体基板的杂质浓度低的第1导电型的第1半导体层；
第2工序，在所述第1半导体层的表面上形成并列pn结构，所述并列pn结构在与所述正面平行的面中反复交替地配置有第1导电型的第1柱和第2导电型的第2柱；
第3工序，从所述有源区的所述并列pn结构的上表面向所述半导体基板选择性地形成到达所述第1柱的沟槽；
第4工序，沿着所述沟槽的形状形成栅极绝缘膜；
第5工序，在所述栅极绝缘膜的表面上形成栅电极；
第6工序，在所述有源区的所述并列pn结构的表面上形成第2导电型的第1半导体区；以及
第7工序，以与所述沟槽接触的方式在所述有源区的所述第1半导体区的与所述半导体基板侧为相反侧的表面层选择性地形成第1导电型的第2半导体区，
所述有源区的所述第2柱包含第1区域和第2区域，在所述第2工序中，所述第1柱和所述第2柱被设置为条纹状，所述第1区域的所述第2柱的从上表面朝向所述第2柱底面的方向的长度比所述第2区域的所述第2柱的从上表面朝向所述第2柱底面的方向的长度短，所述第1区域和所述第2区域沿所述第2柱的深度方向在所述第2柱反复交替地设置，所述第1区域的所述第2柱的深度方向上的宽度w3比所述第2区域的所述第2柱的深度方向上的宽度w4小，在隔着所述第1柱相邻的所述第2柱，所述第2区域交错地配置。
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