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CN1129969C - 基准电压半导体器件 - Google Patents

基准电压半导体器件 Download PDF

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Abstract

一种基准电压半导体器件，其温度特性曲线平直，且产生的基准电压低。该器件包括：彼此串联的耗尽型MOS晶体管101和增强型MOS晶体管102；在耗尽型MOS晶体管的漏极处设置的高压供应端子103；在增强型MOS晶体管的源极处设置的低压供应端子104；耗尽型MOS晶体管的栅极接低压供应端子104；增强型MOS晶体管的栅极和漏极彼此连接；输出端子105设在两个MOS晶体管连接点处。这样就使温度特性曲线平直，且可产生低的基准电压。

Description

基准电压半导体器件
技术领域
本发明涉及一种基准电压半导体器件，该器件将两个或多个阈值电压不同、导电类型相同的MOS(金属氧化物半导体)晶体管串联起来以产生基准电压，其特征在于，其温度特性曲线平直，且有一个低基准电压发生装置。
背景技术
举例说，图2所示的基准电压电路就是一般用来在MOS集成电路中产生基准电压的。这种基准电压电路利用了耗尽型N沟道MOS晶体管201恒定的电流特性，并用栅极接漏极、在恒定电流下工作的增强型N沟道MOS晶体管202上产生的电压作为基准电压。
MOS晶体管处于饱和状态时满足(1)式的条件：
             I＝K(VG-VT)2                     (1)其中I表示在源极与漏极之间流动的电流，K表示电导率，VG表示源极和栅极两端的电压，VT表示阈值电压。
假设VTD表示耗尽型N沟道MOS晶体管201的阈值电压，VTB表示增强型N沟道MOS晶体管202的阈值电压，则流经耗尽型N沟道MOS晶体管201的电流ID和流经增强型N沟道MOS晶体管202的电流IE满足(2)式和(3)式的条件：
             ID＝KD(VGD-VTD)2                 (2)其中VGD和KD分别表示耗尽型N沟道MOS晶体管201的源极和栅极两端的电压，和其电导率。
           IE＝KE(VGE-VTE)2                     (3)其中VGE和KE分别表示增强型N沟道MOS晶体管202的源极和栅极两端的电压，和其电导率。
由于ID＝IE和VGD＝0伏，故得出的恒定源-栅极电压VGE满足(4)式的要求：
            VGE＝-(KD/KE)1/2VTD+VTE             (4)
通常总希望基准电压电路的温度特性曲线平直。要达到这一点，可以令耗尽型N沟道MOS晶体管201的电导率KD与增强型N沟道MOS晶体管202的电导率KE彼此相等。这时，恒定的源极电压VGE满足(5)式的条件：
           VGE＝-VTD+VTE                          (5)
MOS集成电路发展的趋势是采用较低的工作电压，这一趋势要求其中使用的基准电压电路能产生低的基准电压。而在图2所示的现有技术中，要制取温度特性曲线平直的基准电压电路，其基准电压必须满足(5)式的条件，因而取决于耗尽型N沟道MOS晶体管201的阈值电压VTD与增强型N沟道MOS晶体管202的阈值电压VTE之间的差值。为降低其基准电压，历来需要减小耗尽型N沟道MOS晶体管201的阈值电压VTD或增强型N沟道MOS晶体管202的阈值电压VTB。其中问题在于：集成电路阈值的降低总的效果是使MOS晶体管的漏电流增加。此外，仅一部分基准电压电路阈值电压的降低还会产生这样的问题，即造价因有关的掩模工序增加而提高。
发明内容
本发明的目的是提供一种能解决现有技术中上述问题的经改进的基准电压半导体器件。
为解决上述问题，本发明的特点在于，将若干导电类型相同的耗尽型MOS晶体管和至少一个增强型MOS晶体管各个串联连接；在各耗尽型MOS晶体管的漏极上设置第一电压供应端子；在其中一个增强型MOS晶体管的源极上设置第二电压供应端子；各耗尽型MOS晶体管的栅极和第二电压供应端子连接起来；各增强型MOS晶体管的栅极和漏极连接起来；将一输出端子设在该增强型MOS晶体管的栅极和漏极连接点处。
按照本发明，提供了一种半导体器件，包括：一个耗尽型MOS第一晶体管，该晶体管有第一基片，该基片上形成有第一棚极、第一源区和第一漏区，其中，第一漏区接第一电源端子，第一源区接所述第一基片，第一栅极接第二电源端子；一个增强型MOS第二晶体管，其沟道区的导电类型与所述耗尽型MOS第一晶体管的沟道区的导电类型相同，该第二晶体管含有第二基片，该基片上形成有第二栅极、第二源区和第二漏区，其中，第二栅极接第二漏区，而第二源区接第二基片和第二电源端子；以及一个输出端子，用于输出信号；其中所述耗尽型MOS第一晶体管和增强型MOS第二晶体管串联连接，所述输出端子是所述耗尽型MOS第一晶体管和所述增强型MOS第二晶体管连接的一个端子。
按照本发明，提供了一种半导体器件，包括：一个耗尽型MOS第一晶体管，该晶体管有第一基片，该基片上形成有第一栅极、第一源区和第一漏区，其中，第一漏区接第一电源端子，第一源区接所述第一基片，第一栅极接第二电源端子；一个增强型MOS第二晶体管，其沟道区的导电类型与所述耗尽型MOS第一晶体管的沟道区的导电类型相同，该第二晶体管含有第二基片，该基片上形成有第二栅极、第二源区和第二漏区，其中，第二栅极接第二漏区，而第二源区接第二基片和第二电源端子；一个增强型MOS第三晶体管，其沟道区的导电类型与所述增强型MOS第二晶体管的沟道区的导电类型相同，该第三晶体管含有第三基片，该基片上形成有第三栅极、第三源区和第三漏区，其中，第三栅极接第三漏区，而第三源区接第三基片，第一源区接第三漏区，第二漏区接第三源区；以及一个输出端子，用于输出信号；其中所述耗尽型MOS第一晶体管、所述增强型MOS第二晶体管和所述增强型MOS第三晶体管串联连接，而所述输出端子是所述增强型MOS第二和第三晶体管连接的一个端子。
按照本发明，还提供了一种供产生基准电压的半导体器件，包括：一个耗尽型MOS晶体管和至少一个导电类型与所述耗尽型MOS晶体管相同的增强型MOS晶体管，这些晶体管彼此串联连接；在所述耗尽型MOS晶体管的漏极上设置的第一电压供应端子；在其中一个所述增强型MOS晶体管的源极上设置的第二电压供应端子；所述耗尽型MOS晶体管的栅极和第二电压供应端子连接；各所述增强型MOS晶体管的栅极和漏极连接；以及在各所述增强型MOS晶体管的栅极和漏极连接点处设置的输出端子。
上述这种结构的基准电压半导体器件，即使为使基准电压电路的温度特性曲线平直而令耗尽型MOS晶体管的电导率KD与增强型MOS晶体管的电导率KE彼此相等时，也能产生低于耗尽型MOS晶体管阈值电压VTD与增强型MOS晶体管阈值电压VTE之间差值的基准电压。
附图说明
图1是本发明基准电压半导体器件一个实施例的电路图。
图2是一般基准电压半导体器件的电路图。
图3是图1所示电路的一个修改方案。
图4是图1所示电路的另一个修改方案。
具体实施方式
现在参看图1说明本发明的一个实施例。
图1中，各MOS晶体管满足上述(1)式的条件。
假设VTD表示耗尽型N沟道MOS晶体管101的阈值电压，VTE表示增强型N沟道MOS晶体管102的阈值电压。于是，流经耗尽型N沟道MOS晶体管101的电流ID和流经增强型N沟道MOS晶体管102的电流IE满足(6)式和(7)式的条件：
           ID＝KD(VGD-VTD)2                 (6)其中VGD和KD分别表示耗尽型N沟道MOS晶体管101的源极和栅极两端的电压和其电导率。
           IE＝KE(VGE-VTE)2                 (7)其中VGE和KE分别表示增强型N沟道MOS晶体管102的源极和栅极两端的电压和其电导率。
由于ID＝IE和VGD＝-VGE，故获得的恒定的源极-栅极电压VGE满足(8)式的要求：
VGE＝(-(KD/KE)1/2VTD+VTE)/((KD/KE)1/2+1)    (8)
这就是说，若采用晶体管规格和阈值电压都相同的晶体管，则可以提供比起一般基准电压电路得出的用上述(4)式所表示的更低的基准电压。
通常总希望基准电压电路的温度特性曲线平直。要达到这一点，可以令耗尽型N沟道MOS晶体管101的电导率KD和增强型N沟道MOS晶体管102的电导率KE彼此相等。这时恒定的源极-栅极电压VG满足(9)式的条件：
          VGE＝1/2(-VTD+VTE)                    (9)
这就是说，使温度特性曲线变平直时，源极-栅极电压降低到现有技术相应电压的一半。
图3示出了图1所示基准电压半导体器件的一个修改方案。
在图3所示的基准电压半导体器件中，栅极与漏极连接的增强型N沟道MOS晶体管306与第二电压供应端子304及增强型N沟道MOS晶体管302的源极串联连接。
图3中，各MOS晶体管满足上述(1)式的条件。
假设VTD表示耗尽型N沟道MOS晶体管301的阈值电压，VTE表示增强型N沟道MOS晶体管302和增强型N沟道MOS晶体管306的阈值电压。于是，流经耗尽型N沟道晶体管301的电流ID满足(10)式的条件，流经增强型N沟道MOS晶体管302的电流IE2满足(11)式的条件，流经增强型N沟道MOS晶体管306的电流IE6满足(12)式的条件：
         ID＝KD(VGD-VTD)2               (10)其中VGD和KD分别表示耗尽型N沟道MOS晶体管301的源极与棚极两端的电压和其电导率。
         IE2＝KE2(VGE2-VTE)2             (11)其中VGE2和KE2分别表示增强型N沟道MOS晶体管302的源极与栅极两端的电压和其电导率。
         IE6＝KE6(VGE6-VTE)2             (12)其中VGE6和KE6分别表示增强型N沟道MOS晶体管306的源极与栅极两端的电压和其电导率。
由于ID＝IE2＝IE6且VGD＝-VGE2-VGE6，故获得的恒定源极-栅极电压VGE6满足(13)式的要求：
 VGE6＝(-(A-A·B/(1+B))VTD
        +(1-A/(1+B))VTE)
        /(1+A-A·B/(1+B))                 (13)
        A＝(KD/KE6)1/2
        B＝(KD/KE2)1/2
要使基准电压电路的温度特性曲线平直，可以令耗尽型N沟道MOS晶体管301的电导率KD、增强型N沟道MOS晶体管302的电导率KE2和增强型N沟道MOS晶体管306的电导率KE6彼此相等。这时候，恒定的源极-栅极电压VGE6满足(14)式的条件：
        VGE6＝1/3(-VTD+VTE)               (14)
这就是说，使温度特性曲线平直时，源极-栅极电压降低到现有技术相应电压的1/3。
图4示出了图1所示基准电压半导体器件的一个修改方案。
图4中，各MOS晶体管在饱和状态下满足上述(1)式的条件。
假设VTD表示耗尽型P沟道MOS晶体管401的阈值电压，VTE表示增强型P沟道MOS晶体管402的阈值电压。于是，流经耗尽型P沟道MOS晶体管401的电流ID和流经增强型P沟道MOS晶体管402的电流IE满足(15)和(16)式的条件：
         ID＝KD(VGD-VTD)2                  (15)其中VGD和KD分别表示耗尽型P沟道MOS晶体管401的源极与栅极两端的电压和其电导率。
        IE＝KE(VGE-VTE)2                   (16)其中VGE和KE分别表示增强型P沟道MOS晶体管402的源极与栅极两端的电压和其电导率。
由于ID＝IE且VGD＝-VGE，故获得的恒定源极-栅极电压VGE满足(17)式的条件：
VGE＝(-(KD/KE)1/2VTD+VTE)/((KD/KE)1/2+1)   (17)
通常总希望基准电压电路的温度特性曲线平直。要达到这一点，可以令耗尽型P沟道MOS晶体管401的电导率KD和增强型P沟道MOS晶体管402的电导率KE彼此相等。这时，恒定的源极-栅极电压VGE满足(18)式的条件：
     VGE＝1/2(-VTD+VTE)                    (18)
这就是说，采用P沟道MOS晶体管和采用N沟道MOS晶体管的情况一样也能得出较低的基准电压。
综上所述，本发明的优点在于，可以低的成本制取温度特性曲线平直、产生的基准电压低的基准电压半导体器件。此外，装进MOS集成电路中时，本发明能有效地使MOS集成电路在低电压下工作。

Claims (3)

1.一种半导体器件，包括：
一个耗尽型MOS第一晶体管，该晶体管有第一基片，该基片上形成有第一栅极、第一源区和第一漏区，其中，第一漏区接第一电源端子，第一源区接所述第一基片，第一栅极接第二电源端子；
一个增强型MOS第二晶体管，其沟道区的导电类型与所述耗尽型MOS第一晶体管的沟道区的导电类型相同，该第二晶体管含有第二基片，该基片上形成有第二栅极、第二源区和第二漏区，其中，第二栅极接第二漏区，而第二源区接第二基片和第二电源端子；以及
一个输出端子，用于输出信号；
其中所述耗尽型MOS第一晶体管和增强型MOS第二晶体管串联连接，所述输出端子是所述耗尽型MOS第一晶体管和所述增强型MOS第二晶体管连接的一个端子。
2.一种半导体器件，包括：
一个耗尽型MOS第一晶体管，该晶体管有第一基片，该基片上形成有第一栅极、第一源区和第一漏区，其中，第一漏区接第一电源端子，第一源区接所述第一基片，第一栅极接第二电源端子；
一个增强型MOS第二晶体管，其沟道区的导电类型与所述耗尽型MOS第一晶体管的沟道区的导电类型相同，该第二晶体管含有第二基片，该基片上形成有第二栅极、第二源区和第二漏区，其中，第二栅极接第二漏区，而第二源区接第二基片和第二电源端子；
一个增强型MOS第三晶体管，其沟道区的导电类型与所述增强型MOS第二晶体管的沟道区的导电类型相同，该第三晶体管含有第三基片，该基片上形成有第三栅极、第三源区和第三漏区，其中，第三栅极接第三漏区，而第三源区接第三基片，第一源区接第三漏区，第二漏区接第三源区；以及
一个输出端子，用于输出信号；
其中所述耗尽型MOS第一晶体管、所述增强型MOS第二晶体管和所述增强型MOS第三晶体管串联连接，而所述输出端子是所述增强型MOS第二和第三晶体管连接的一个端子。
3.一种供产生基准电压的半导体器件，包括：一个耗尽型MOS晶体管和至少一个导电类型与所述耗尽型MOS晶体管相同的增强型MOS晶体管，这些晶体管彼此串联连接；在所述耗尽型MOS晶体管的漏极上设置的第一电压供应端子；在其中一个所述增强型MOS晶体管的源极上设置的第二电压供应端子；所述耗尽型MOS晶体管的栅极和第二电压供应端子连接；各所述增强型MOS晶体管的栅极和漏极连接；以及在各所述增强型MOS晶体管的栅极和漏极连接点处设置的输出端子。
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