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CN1114270C - 地址变换检测加法电路 - Google Patents

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CN1114270C
CN1114270C CN97120126A CN97120126A CN1114270C CN 1114270 C CN1114270 C CN 1114270C CN 97120126 A CN97120126 A CN 97120126A CN 97120126 A CN97120126 A CN 97120126A CN 1114270 C CN1114270 C CN 1114270C
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Abstract

在上拉时使进行上拉的PMOS晶体管的栅极输入电压保持在中间电平的地址变换检测加法电路，该电路包括：进行上拉的PMOS晶体管；把多个ATD信号相加的地址变换检测加法单元；延迟地址变换检测加法节点信号的延迟单元；及多个反相器，还包括用于使PMOS晶体管的输入电平保持在中间电平的输入信号发生单元，代替与PMOS晶体管的栅极输入相连的NAND门，所以，尽管输入了短脉冲的ATD信号，但仍能使地址变换检测加法信号的宽度增大成和短脉冲的ATD信号一样宽，启动地址变换检测加法信号，以灵敏地响应短脉冲，从而防止芯片工作故障。

Description

地址变换检测加法电路
技术领域
本发明涉及一种地址变换检测加法电路，特别涉及一种改进的地址变换检测加法电路，能够在进行上拉时保持具有上拉功能的PMOS晶体管的栅极输入电压电平为中间电平。
背景技术
图1是展示常规地址变换检测加法电路的框图。
如图中所示，现有地址变换检测加法电路包括：并联的第一反相器IN1和第二反相器IN2，分别用于把芯片启动信号CSB反相；PMOS晶体管P1，其源接收电源电压Vcc，其漏与节点ATDS0连接，用于执行上拉功能；按线或型形成的地址变换检测加法单元10，带有多个NMOS晶体管N1至Nn，这些晶体管的栅极分别接收地址变换检测信号(此后称之为ATD)ATD1至ATDn，源与地电压Vss连接，漏与节点ATDS0并联，并具有下拉功能，用于把PMOS晶体管P1的输出和多个NMOS晶体管N1至Nn的输出相加；延迟单元20，带有并联的第三反相器IN3至第六反相器IN6，用于把节点ATDS0的信号延迟，并确定地址变换检测加法信号的脉冲宽度；第七反相器IN7，用于把延迟单元20的输出反相；与非门NA1，用于对第七反相器IN7和第一反相器IN1的一对输出进行与非操作，并把由此得到的信号输出到上拉PMOS晶体管P1的栅极；信号输出单元30，带有与节点NTDS0的输出端并联的第八反相器IN8和第九反相器IN9，用于输出最终地址变换检测加法信号ATDSUM。
这里，延迟单元20和信号输出单元30中反相器的个数为偶数。
下面介绍常规地址变换检测加法电路的工作情况。
如图2A所示，在正常ATD信号输入到地址变换检测加法单元10时，在初始阶段处于高电平的节点ATDS0下拉，因而变为低电平。
在延迟单元20把自节点ATDS0的信号延迟后，在与非门NA1的输出和第一反相器IN1的输出变为低电平时，上拉PMOS晶体管P1导通，节点ATDS0又变为高电平，其中与非门NA1用于接收由第七反相器IN7反相的信号，第一反相器IN1把芯片启动信号CBS反相。
最后，根据信号输出单元30的输出产生地址变换加法信号ATDSUM。如图2B所示，在PMOS晶体管P1导通时，输入电压电平变为高电平(Vcc)。
如图2C所示，在其调幅为中间电平的短脉冲ATD信号输入至地址变换检测加法单元10时，由于上拉PMOS晶体管P1的驱动力大于接收短脉冲的多个下拉NMOS晶体管N1至Nn的驱动力，所以在把各地址变换检测信号相加时，节点ATDS0由于接收上拉PMOS晶体管P1的输出保持高电平，因而最终地址变换检测加法信号ATDSUM的信号宽度不增大。在短脉冲ATD信号输入到解码单元(未示出)中常用的SRAM电路时，解码信号响应短脉冲，从而转换字线信号或列选择信号，并且所转换信号选择存储单元，在控制单元(未示出)中，控制内部电路的地址变换检测加法信号响应短脉冲的ATD信号，由此驱动内部电路。
然而，在上拉PMOS晶体管P1导通，且短脉冲的ATD信号输入到常规地址变换检测加法电路时，PMOS晶体管P1的栅极输入电压变为高电平Vcc。因此，PMOS晶体管P1的驱动力变得大于接收短脉冲的多个NMOS晶体管N1至Nn的驱动力，所以最终地址变换检测加法信号ATDSUM的脉冲宽度没增大成和短脉冲一样宽，因而，控制内部电路的最终地址变换检测加法信号不能响应短脉冲的ATD信号，因而存在着发生芯片工作故障的问题。
发明内容
因此，本发明的目的是提供一种地址变换检测加法电路，尽管短脉冲的ATD信号输入到此，也能使地址变换检测加法信号的信号宽度增大成与短脉冲一样宽，从而通过在上拉期间保持具有上拉功能的PMOS晶体管的栅极电压在中间电平，启动地址变换检测加法信号，灵敏地响应短脉冲。
为了实现上述目的，提供一种地址变换检测加法电路，包括：上拉装置，用于对输入信号执行上拉；地址变换检测加法单元，把上拉装置的输出与多个NMOS晶体管的输出相加，这些NMOS晶体管分别接收地址变换检测(ATD)信号；延迟单元，用于延迟来自地址变换检测加法单元的信号；和输入信号发生单元，其与延迟单元相连，并且当ATD信号为短脉冲ATD信号时，其使上拉装置的输入信号保持在中间电平。
尽管根据本发明的地址变换检测加法电路接收短脉冲的ATD信号，但仍能使地址变换检测加法信号的信号宽度增大成和短脉冲一样宽，从而启动最终的地址变换检测加法信号，以灵敏地响应短脉冲。
通过以下的详细说明会更清楚本发明的其它优点、目的和特征。
附图说明
通过以下的说明和附图可以更充分地理解本发明，但以下的说明和附图只用于说明，并不构成对本发明的限制，其中：
图1是常规地址变换检测加法电路的框图；
图2A至2C是展示图1中常规地址变换检测加法电路的工作情况的波形图；
图3是本发明的地址变换检测加法电路的框图；
图4A至4C是展示图3中本发明地址变换检测加法电路的工作情况的波形图。
具体实施方式
如图3所示，本发明的地址变换检测加法电路包括并联的第一反相器IN1和第二反相器IN2，用于使芯片启动信号CBS反相；用于进行上拉的PMOS晶体管P1；地址变换检测加法单元10，用于根据多个地址变换检测信号把PMOS晶体管的输出和多个NMOS晶体管的输出相加；延迟单元20，用于延迟地址变换检测加法节点信号ATDS0，从而确定地址变换检测加法信号的宽度；接收延迟单元20的输出的第七反相器IN7；及输出最终地址变换检测加法信号的信号输出单元30。地址变换检测加法电路未包括象图1那样的与PMOS晶体管P1的栅极连接的与非门NA1，但包括输入信号发生单元40，用于使PMOS晶体管P1的输入电平保持在中间电平。这里，与现有技术中相同的那些元件用相同的参考数字表示。
在输入信号发生单元40中，第一PMOS晶体管Q1和第二PMOS晶体管Q2的源与电源电压Vcc并联，第一NMOS晶体管Q3和第二NMOS晶体管Q4串联于节点A与地电压Vss之间，所述节点A同时与第一PMOS晶体管Q1和第二PMOS晶体管Q2的漏连接。
此时，地电压Vss加到第一PMOS晶体管Q1的栅极上，节点A的信号通过第十反相器IN10和第十一反相器IN11进行反馈，然后加到第二PMOS晶体管Q2的栅极上。
第一反相器IN1把芯片启动信号反相，然后反相信号加到第一NMOS晶体管Q3的栅极，另外第七反相器IN7把延迟单元20的输出反相，其反相信号加到第二NMOS晶体管Q4的栅极。与第一和第二PMOS晶体管Q1，Q2的公用漏极和第一NMOS晶体管Q3相连的节点A与具有上拉功能的PMOS晶体管P1的栅极连接。
下面说明本发明地址变换检测加法电路的工作情况。
如图4A所示，在正常ATD信号输入到地址变换检测加法单元10时，初始阶段处于高电平的节点ATDS0变为低电平。然后，从节点ATDS0输出的信号通过延迟单元20时被延迟，并在通过输入信号发生单元40时输入到具有上拉功能的PMOS晶体管P1，此时PMOS晶体管P1的输入电平变为低电平，因而PMOS晶体管P1导通，节点ATDS0又根据PMOS晶体管P1的输出转换为高电平。
此时，PMOS晶体管P1，Q2根据输入信号发生单元40的第一PMOS晶体管Q1的输出截止，其中在初始阶段时第一PMOS晶体管Q1的栅极上加电源电压Vss，因而一直保持导通。然后，在地址变换检测加法电路根据芯片启动信号工作时，第一和第二NMOS晶体管Q3，Q4分别根据芯片启动信号CBS转换的信号和延迟单元20的输出信号转换的信号导通。
第一NMOS晶体管Q3的输出在通过第十反相器IN10和第十一反相器IN11时被依次延迟，并反馈到第二PMOS晶体管Q2的栅极，从而也导通第二PMOS晶体管Q2。如上所述，第一NMOS晶体管Q3和第二PMOS晶体管Q2同时导通，从而节点A的电压电平变为中间电压电平。由于第一PMOS晶体管Q1设计成微小型，所以节点A的电压电平不受影响，但由第一和第二晶体管Q3和Q4及第二PMOS晶体管Q2的导通电阻率确定。
然后，用于进行上拉的PMOS晶体管P1在中间电平时根据节点A的信号稍微导通。
即，如图4B所示，受第一和第二NMOS晶体管Q3和Q4及第二PMOS晶体管Q2的影响，PMOS晶体管P1的输入电平保持在中间电平。
因此，在PMOS晶体管P1的输入电压电平为中间电平时，PMOS晶体管P1的驱动力小于在PMOS晶体管P1的输入电压电平为高电平Vcc时的驱动力。
如上所述，在PMOS晶体管P1在中间电压电平导通，且短脉冲的ATD信号输入到地址变换检测加法单元10时，PMOS晶体管P1的驱动力减小，因而多个NMOS晶体管N1至Nn的驱动力相对地增加。
如图4C所示，地址变换检测加法信号ATDSUM象短脉冲一样保持低电压电平，从而地址变换检测加法信号的脉冲宽度被增大成和短脉冲一样。
因此，在具有上拉功能的PMOS晶体管P1导通时，即PMOS晶体管P1上拉时，本发明的地址变换检测加法电路不是将PMOS晶体管P1的输入电平保持在高电平Vcc，而是在中间电平，以便增大地址变换检测加法信号的脉冲宽度，尽管电路中输入了短脉冲的ATD信号。
如上所述，本发明的地址变换检测加法电路使PMOS晶体管的栅电压在上拉时保持在中间电平，可以把地址变换检测加法信号的脉冲宽度增大成与短脉冲一样宽，并由此启动地址变换检测加法信号，灵敏地响应短脉冲，从而防止解码信号和控制信号的失配，并由此防止芯片工作发生故障。
尽管为了说明的目的公开了本发明的优选实施例，便本领域的技术人员清楚，在不脱离所附权利要求书所述的范围和精神实质的情况下，可以有各种改型、附加和替换。

Claims (6)

1.一种地址变换检测加法电路，包括：
上拉装置，用于对输入信号执行上拉；
地址变换检测加法单元，把上拉装置的输出与多个NMOS晶体管的输出相加，这些NMOS晶体管分别接收地址变换检测(ATD)信号；
延迟单元，用于延迟来自地址变换检测加法单元的信号；和
输入信号发生单元，其与延迟单元相连，并且当ATD信号为短脉冲ATD信号时，其使上拉装置的输入信号保持在中间电平。
2.根据权利要求1的电路，其中还包括一个与上拉装置、地址变换检测加法单元以及延迟单元相连的信号输出单元，用于输出一个向外部电路发送的地址变换检测加法信号。
3.根据权利要求2的电路，其中延迟单元和信号输出单元包括偶数个反相器。
4.根据权利要求1的电路，其中延迟单元和信号输出单元包括多个反相器。
5.根据权利要求1的电路，其中延迟单元确定地址变换检测加法信号的宽度。
6.根据权利要求1的电路，其中输入信号发生单元包括：
第一和第二PMOS晶体管，并联于一节点和一电源电压之间；
第一和第二NMOS晶体管，串联于所述节点和一地电压之间，其中所述节点与第一和第二PMOS晶体管的漏极相连，
其中，该地电压施加到第一PMOS晶体管的栅极，所述节点与所述上拉装置相连，并且第二PMOS晶体管基于一个节点信号被启动。
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