JP4054118B2 - レベル切換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はレベル切換回路に関する。
【０００２】
【従来の技術】
特に集積回路においては、しばしば、互いに異なる信号レベルを必要としたり、発信したりする回路部分が互いに結合される。異なる信号レベルを相互に適合させるために、通常、レベル切換回路が挿入される。レベル切換回路は、その場合、その他の回路部分より遅延して動作してはならない。
【０００３】
【発明が解決しようとする課題】
この発明の課題は、従って、大きなスイッチング速度を持ったレベル切換回路を提示することにある。
【０００４】
【課題を解決するための手段】
この課題を解決するため、この発明による切換回路は、特に、共に第一の導電型である第一のトランジスタと第二のトランジスタとを備える。両トランジスタの制御端子はそれぞれ他方のトランジスタの負荷通路を介して第一の供給電位に接続されている。第二の導電型の第三のトランジスタの負荷通路が第一のトランジスタの制御端子と基準電位との間に接続されている。第三のトランジスタの制御端子はレベル切換回路の入力端に結合されている。その場合、第二のトランジスタと第三のトランジスタとの接続点はレベル切換回路の出力端を形成している。第二の導電型の第四のトランジスタの負荷通路は第二のトランジスタの制御端子と第三のトランジスタの制御端子との間に接続されている。キャパシタンスが、その場合、第三のトランジスタの制御端子と第四のトランジスタの制御端子との間に置かれている。さらに第四のトランジスタの制御端子に制限回路が直列接続されている。
【０００５】
キャパシタンスは、第二のトランジスタの制御端子における制御信号を短時間で高めるブートストラップ・キャパシタンスとして動作する。第四のトランジスタは、第一のトランジスタの制御通路における第一の供給電位と基準電位とを互いに隔絶する役割をする。即ち、第四のトランジスタは、第一のトランジスタが導通しているとき第一の供給電位から基準電位に電流が流れるのを阻止しようとする。しかし、これにより第二のトランジスタは第四のトランジスタを介する電圧降下分だけ減少した電圧だけで遮断制御される。従ってこのトランジスタは比較的ゆっくり遮断されることになる。ブートストラップ・キャパシタンスは電圧を短時間で高め、これにより遮断を加速する。
【０００６】
【発明の実施の形態】
制限回路は、第二のトランジスタの制御電圧を特定の値に短時間で高めることを可能なように、さもなければ、この電圧を特定の値に制限するように構成されている。これにより、第二の及び第四のトランジスタの制御端子に許容できない高い電圧が発生することが阻止される。制限回路はレベル切換回路のいわゆる「問題範囲」においてのみ働くが、レベル切換回路のその他の挙動に影響しない。
【０００７】
制限回路は、好ましくは、その制御端子が基準電位に接続され、その制御通路が第四のトランジスタの制御端子と第二の供給電位との間に接続されている第五のトランジスタを含む。さらに、第五のトランジスタの制御通路に並列に導通方向に接続されているダイオードが設けられている。
【０００８】
さらに、その制御端子が出力端に結合されている第六のトランジスタの制御通路が第五のトランジスタの制御通路に並列接続されている。
【０００９】
第六のトランジスタの制御端子と出力端との結合は、特に、例えば２つの直列接続されたインバータから構成し得るバッファにより行われるのがよい。
【００１０】
さらに、基準電位と第四のトランジスタの制御端子との間には第二のダイオードが阻止方向に接続され、第四のトランジスタの制御端子に許容できない電位が発生するのを抑制する。
【００１１】
特に、第四のトランジスタの制御入力端子にはバッファが直列接続されている。これは、一つには入力端に印加すべき入力信号に対する定められた入力比を形成するために、一つには第四のトランジスタ及びブートストラップ・キャパシタンスの低抵抗制御を保証するために設けられるものである。
【００１２】
使用されるトランジスタとしてはＭＯＳ電界効果トランジスタが適用されるのがよい。このトランジスタは所要空間が小さくかつ出力損失が小さい点で優れている。
【００１３】
この発明の一構成においては、特に第四のトランジスタがＭＯＳ電界効果トランジスタである。そのゲート・ソース・キャパシタンスは、ブートストラップ・キャパシタンスを形成するために適応して形成されている。ブートストラップ・キャパシタンスは、その場合、所望のキャパシタンス増加を得るためには、ただ第四のトランジスタのゲート・ソース・キャパシタンスを決定する構成を適宜変更しさえすればよいので、僅かな付加の費用しか必要としない。
【００１４】
しかしながら、ブートストラップ・キャパシタンスは、また例えば他の電界効果トランジスタのゲート・ソース・キャパシタンスによって与えられている付加のコンデンサによっても形成することができる。
【００１５】
【実施例】
以下にこの発明を図に示された実施例を参照して詳細に説明する。
【００１６】
この実施例においては、ｐチャネル型のＭＯＳ電界効果トランジスタ１とｐチャネル型のＭＯＳ電界効果トランジスタ２とが、トランジスタ１のゲート端子がトランジスタ２のドレイン端子に、トランジスタ２のゲート端子がトランジスタ１のドレイン端子に接続されるように、互いに交叉接続されている。両トランジスタ１及び２のソース端子は、その場合、正の第一の供給電位Ｖ１に接続されている。トランジスタ２のドレイン端子はさらにレベル切換回路の出力端Ａ及びｎチャネル型のＭＯＳ電界効果トランジスタ３のドレイン端子に接続されている。トランジスタ３のソース端子は基準電位Ｍに接続され、ゲート端子はｎチャネル型のＭＯＳ電界効果トランジスタ４のソース端子に接続されている。このトランジスタ４のドレイン端子はトランジスタ１のドレイン端子に接続されている。
【００１７】
トランジスタ４のゲート端子とトランジスタ３のゲート端子との間にはそれに応じて接続された１つの導電型のＭＯＳ電界効果トランジスタにより形成されたコンデンサ５が接続され、このコンデンサにはトランジスタ４のゲート・ソース・キャパシタが並列に接続している。トランジスタ４のゲート・ソース・キャパシタンスは、その場合、トランジスタ４のトランジスタ構造を適当に構成することにより増大せしめられている。２つのキャパシタの代わりに同様に２つのキャパシタの１つだけを使用することもできる。
【００１８】
トランジスタ４のゲート端子の制御は、この実施例ではその制御端子が基準電位Ｍに、そのドレイン・ソース間がトランジスタ４のゲート端子と正の第二の供給電位Ｖ２との間に接続されているｐチャネル型のＭＯＳ電界効果トランジスタ７からなる制限回路により行われる。トランジスタ７においては、その場合、ドレイン端子はトランジスタ４のゲート端子に、ソース端子は供給電位Ｖ２に接続されている。トランジスタ７のドレイン・ソース間にはダイオード８が導通方向に並列接続されている。
【００１９】
さらにトランジスタ９が設けられ、そのゲート端子は出力端Ａに結合され、その制御区間はトランジスタ７の制御区間に並列接続されている。トランジスタ９のゲート端子と出力端Ａとの結合は２つの直列接続されたインバータからなるバッファにより行われている。さらにトランジスタ３のゲート端子にもインバータにより形成されるバッファが直列接続されている。
【００２０】
３つのインバータの各々は、それぞれ、プッシュプル動作する２つのＭＯＳ電界効果トランジスタ、即ち、ｐチャネル型のトランジスタ１１もしくは１３もしくは１５及びｎチャネル型のトランジスタ１２もしくは１４もしくは１６を含んでいる。両トランジスタのゲート端子及びドレイン端子はそれぞれ互いに接続され、２つの接続されたドレイン端子がインバータ回路の出力を、２つの接続されたゲート端子がインバータ回路の入力及び入力を形成している。ソース端子はそれぞれ第二の供給電位Ｖ２及び基準電位Ｍに接続されている。
【００２１】
さらに、ダイオード１０が阻止方向に基準電位Ｍとトランジスタ４のゲート端子との間に接続されている。
【図面の簡単な説明】
【図１】この発明の一実施例の接続図である。
【符号の説明】
１ 第一の導電型の第一のトランジスタ
２ 第一の導電型の第二のトランジスタ
３ 第二の導電型の第三のトランジスタ
４ 第二の導電型の第四のトランジスタ
５ キャパシタンス
６ キャパシタンス
７ 第五のトランジスタ
８ 第一のダイオード
９ 第六のトランジスタ
１０ 第二のダイオード
１１ バッファを構成するトランジスタ
１２ バッファを構成するトランジスタ
１３ バッファを構成するトランジスタ
１４ バッファを構成するトランジスタ
１５ バッファを構成するトランジスタ
１６ バッファを構成するトランジスタ
Ａ レベル切換回路の出力端
Ｅ レベル切換回路の入力端
Ｍ 基準電圧
Ｖ１ 第一の供給電位
Ｖ２ 第二の供給電位
【発明の属する技術分野】
この発明はレベル切換回路に関する。
【０００２】
【従来の技術】
特に集積回路においては、しばしば、互いに異なる信号レベルを必要としたり、発信したりする回路部分が互いに結合される。異なる信号レベルを相互に適合させるために、通常、レベル切換回路が挿入される。レベル切換回路は、その場合、その他の回路部分より遅延して動作してはならない。
【０００３】
【発明が解決しようとする課題】
この発明の課題は、従って、大きなスイッチング速度を持ったレベル切換回路を提示することにある。
【０００４】
【課題を解決するための手段】
この課題を解決するため、この発明による切換回路は、特に、共に第一の導電型である第一のトランジスタと第二のトランジスタとを備える。両トランジスタの制御端子はそれぞれ他方のトランジスタの負荷通路を介して第一の供給電位に接続されている。第二の導電型の第三のトランジスタの負荷通路が第一のトランジスタの制御端子と基準電位との間に接続されている。第三のトランジスタの制御端子はレベル切換回路の入力端に結合されている。その場合、第二のトランジスタと第三のトランジスタとの接続点はレベル切換回路の出力端を形成している。第二の導電型の第四のトランジスタの負荷通路は第二のトランジスタの制御端子と第三のトランジスタの制御端子との間に接続されている。キャパシタンスが、その場合、第三のトランジスタの制御端子と第四のトランジスタの制御端子との間に置かれている。さらに第四のトランジスタの制御端子に制限回路が直列接続されている。
【０００５】
キャパシタンスは、第二のトランジスタの制御端子における制御信号を短時間で高めるブートストラップ・キャパシタンスとして動作する。第四のトランジスタは、第一のトランジスタの制御通路における第一の供給電位と基準電位とを互いに隔絶する役割をする。即ち、第四のトランジスタは、第一のトランジスタが導通しているとき第一の供給電位から基準電位に電流が流れるのを阻止しようとする。しかし、これにより第二のトランジスタは第四のトランジスタを介する電圧降下分だけ減少した電圧だけで遮断制御される。従ってこのトランジスタは比較的ゆっくり遮断されることになる。ブートストラップ・キャパシタンスは電圧を短時間で高め、これにより遮断を加速する。
【０００６】
【発明の実施の形態】
制限回路は、第二のトランジスタの制御電圧を特定の値に短時間で高めることを可能なように、さもなければ、この電圧を特定の値に制限するように構成されている。これにより、第二の及び第四のトランジスタの制御端子に許容できない高い電圧が発生することが阻止される。制限回路はレベル切換回路のいわゆる「問題範囲」においてのみ働くが、レベル切換回路のその他の挙動に影響しない。
【０００７】
制限回路は、好ましくは、その制御端子が基準電位に接続され、その制御通路が第四のトランジスタの制御端子と第二の供給電位との間に接続されている第五のトランジスタを含む。さらに、第五のトランジスタの制御通路に並列に導通方向に接続されているダイオードが設けられている。
【０００８】
さらに、その制御端子が出力端に結合されている第六のトランジスタの制御通路が第五のトランジスタの制御通路に並列接続されている。
【０００９】
第六のトランジスタの制御端子と出力端との結合は、特に、例えば２つの直列接続されたインバータから構成し得るバッファにより行われるのがよい。
【００１０】
さらに、基準電位と第四のトランジスタの制御端子との間には第二のダイオードが阻止方向に接続され、第四のトランジスタの制御端子に許容できない電位が発生するのを抑制する。
【００１１】
特に、第四のトランジスタの制御入力端子にはバッファが直列接続されている。これは、一つには入力端に印加すべき入力信号に対する定められた入力比を形成するために、一つには第四のトランジスタ及びブートストラップ・キャパシタンスの低抵抗制御を保証するために設けられるものである。
【００１２】
使用されるトランジスタとしてはＭＯＳ電界効果トランジスタが適用されるのがよい。このトランジスタは所要空間が小さくかつ出力損失が小さい点で優れている。
【００１３】
この発明の一構成においては、特に第四のトランジスタがＭＯＳ電界効果トランジスタである。そのゲート・ソース・キャパシタンスは、ブートストラップ・キャパシタンスを形成するために適応して形成されている。ブートストラップ・キャパシタンスは、その場合、所望のキャパシタンス増加を得るためには、ただ第四のトランジスタのゲート・ソース・キャパシタンスを決定する構成を適宜変更しさえすればよいので、僅かな付加の費用しか必要としない。
【００１４】
しかしながら、ブートストラップ・キャパシタンスは、また例えば他の電界効果トランジスタのゲート・ソース・キャパシタンスによって与えられている付加のコンデンサによっても形成することができる。
【００１５】
【実施例】
以下にこの発明を図に示された実施例を参照して詳細に説明する。
【００１６】
この実施例においては、ｐチャネル型のＭＯＳ電界効果トランジスタ１とｐチャネル型のＭＯＳ電界効果トランジスタ２とが、トランジスタ１のゲート端子がトランジスタ２のドレイン端子に、トランジスタ２のゲート端子がトランジスタ１のドレイン端子に接続されるように、互いに交叉接続されている。両トランジスタ１及び２のソース端子は、その場合、正の第一の供給電位Ｖ１に接続されている。トランジスタ２のドレイン端子はさらにレベル切換回路の出力端Ａ及びｎチャネル型のＭＯＳ電界効果トランジスタ３のドレイン端子に接続されている。トランジスタ３のソース端子は基準電位Ｍに接続され、ゲート端子はｎチャネル型のＭＯＳ電界効果トランジスタ４のソース端子に接続されている。このトランジスタ４のドレイン端子はトランジスタ１のドレイン端子に接続されている。
【００１７】
トランジスタ４のゲート端子とトランジスタ３のゲート端子との間にはそれに応じて接続された１つの導電型のＭＯＳ電界効果トランジスタにより形成されたコンデンサ５が接続され、このコンデンサにはトランジスタ４のゲート・ソース・キャパシタが並列に接続している。トランジスタ４のゲート・ソース・キャパシタンスは、その場合、トランジスタ４のトランジスタ構造を適当に構成することにより増大せしめられている。２つのキャパシタの代わりに同様に２つのキャパシタの１つだけを使用することもできる。
【００１８】
トランジスタ４のゲート端子の制御は、この実施例ではその制御端子が基準電位Ｍに、そのドレイン・ソース間がトランジスタ４のゲート端子と正の第二の供給電位Ｖ２との間に接続されているｐチャネル型のＭＯＳ電界効果トランジスタ７からなる制限回路により行われる。トランジスタ７においては、その場合、ドレイン端子はトランジスタ４のゲート端子に、ソース端子は供給電位Ｖ２に接続されている。トランジスタ７のドレイン・ソース間にはダイオード８が導通方向に並列接続されている。
【００１９】
さらにトランジスタ９が設けられ、そのゲート端子は出力端Ａに結合され、その制御区間はトランジスタ７の制御区間に並列接続されている。トランジスタ９のゲート端子と出力端Ａとの結合は２つの直列接続されたインバータからなるバッファにより行われている。さらにトランジスタ３のゲート端子にもインバータにより形成されるバッファが直列接続されている。
【００２０】
３つのインバータの各々は、それぞれ、プッシュプル動作する２つのＭＯＳ電界効果トランジスタ、即ち、ｐチャネル型のトランジスタ１１もしくは１３もしくは１５及びｎチャネル型のトランジスタ１２もしくは１４もしくは１６を含んでいる。両トランジスタのゲート端子及びドレイン端子はそれぞれ互いに接続され、２つの接続されたドレイン端子がインバータ回路の出力を、２つの接続されたゲート端子がインバータ回路の入力及び入力を形成している。ソース端子はそれぞれ第二の供給電位Ｖ２及び基準電位Ｍに接続されている。
【００２１】
さらに、ダイオード１０が阻止方向に基準電位Ｍとトランジスタ４のゲート端子との間に接続されている。
【図面の簡単な説明】
【図１】この発明の一実施例の接続図である。
【符号の説明】
１ 第一の導電型の第一のトランジスタ
２ 第一の導電型の第二のトランジスタ
３ 第二の導電型の第三のトランジスタ
４ 第二の導電型の第四のトランジスタ
５ キャパシタンス
６ キャパシタンス
７ 第五のトランジスタ
８ 第一のダイオード
９ 第六のトランジスタ
１０ 第二のダイオード
１１ バッファを構成するトランジスタ
１２ バッファを構成するトランジスタ
１３ バッファを構成するトランジスタ
１４ バッファを構成するトランジスタ
１５ バッファを構成するトランジスタ
１６ バッファを構成するトランジスタ
Ａ レベル切換回路の出力端
Ｅ レベル切換回路の入力端
Ｍ 基準電圧
Ｖ１ 第一の供給電位
Ｖ２ 第二の供給電位
Claims (10)
- 第一の導電型の第一のトランジスタ（１）と第一の導電型の第二のトランジスタ（２）とを備え、それらの制御端子がそれぞれ他方のトランジスタの負荷通路を介して第一の供給電位（Ｖ１）に接続され、
第二の導電型の第三のトランジスタ（３）を備え、その負荷通路が第一のトランジスタ（１）の制御端子と基準電位（Ｍ）との間に接続され、その制御端子がレベル切換回路の入力端（Ｅ）に接続され、第二のトランジスタ（２）と第三のトランジスタ（３）との接続点がレベル切換回路の出力端（Ａ）を形成し、
第二の導電型の第四のトランジスタ（４）を備え、その負荷通路が第二のトランジスタ（２）の制御端子と第三のトランジスタ（３）の制御端子との間に接続され、
第三のトランジスタ（３）と第四のトランジスタ（４）との制御端子の間に接続されているキャパシタ（５、６）を備え、さらに
第四のトランジスタ（４）の制御端子に直列接続されている制限回路とを備えたことを特徴とするレベル切換回路。 - 制限回路が、制御端子が基準電位（Ｍ）と接続され制御通路が第四のトランジスタ（４）の制御端子と第二の供給電位（Ｖ２）との間に接続されている第五のトランジスタ（７）と、この第五のトランジスタ（７）の制御通路に導通方向に並列接続されている第一のダイオード（８）を備えていることを特徴とする請求項１に記載のレベル切換回路。
- 制御端子が出力端（Ａ）に結合され制御通路が第五のトランジスタ（７）の制御通路に並列接続されている第六のトランジスタ（９）を備えていることを特徴とする請求項２に記載のレベル切換回路。
- 第六のトランジスタ（９）の制御端子と出力端（Ａ）との結合が第一のバッファ（１３〜１６）により行われていることを特徴とする請求項３に記載のレベル切換回路。
- 基準電位（Ｍ）と第四のトランジスタ（４）の制御端子との間に阻止方向に接続されている第二のダイオード（１０）を備えていることを特徴とする請求項２乃至４のいずれか１つに記載のレベル切換回路。
- 第四のトランジスタ（４）の制御端子に第二のバッファ（１１、１２）が直列接続されていることを特徴とする請求項１乃至５のいずれか１つに記載のレベル切換回路。
- トランジスタ（１、２、３、４、７、９）の少なくとも一部がＭＯＳ電界効果トランジスタであることを特徴とする請求項１乃至６のいずれか１つに記載のレベル切換回路。
- 第四のトランジスタ（４）がＭＯＳ電界効果トランジスタであり、キャパシタ（５、６）が第四のトランジスタ（４）の相当に形成されたゲート・ソース・キャパシタにより形成されることを特徴とする請求項１乃至７のいずれか１つに記載のレベル切換回路。
- キャパシタ（５、６）がコンデンサ（５）によって形成されることを特徴とする請求項１乃至８のいずれか１つに記載のレベル切換回路。
- キャパシタ（５）が別の電界効果トランジスタのゲート・ソース・キャパシタンスにより形成されることを特徴とする請求項９に記載のレベル切換回路。
Applications Claiming Priority (2)
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| JP25412998A Expired - Fee Related JP4054118B2 (ja) | 1997-09-10 | 1998-09-08 | レベル切換回路 |
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1998
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