KR19980078170A - 어드레스 천이 합성회로 - Google Patents
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- 230000007704 transition Effects 0.000 title claims abstract description 56
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 45
- 238000003786 synthesis reaction Methods 0.000 title claims abstract description 45
- 230000002194 synthesizing effect Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims 1
- 230000006870 function Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- RJQMKIIYNAHIHP-UHFFFAOYSA-N 3-(4-methoxyphenyl)-5-sulfinyldithiole Chemical compound COc1ccc(cc1)-c1cc(ss1)=[S+][O-] RJQMKIIYNAHIHP-UHFFFAOYSA-N 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 201000002487 asphyxiating thoracic dystrophy 1 Diseases 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
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- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
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Abstract
본 발명은 풀업(pull-up)기능을 하는 피모스 트랜지스터의 게이트 압력전압을 풀업 시간 동안 중간레벨로 유지시키도록 한 어드레스 천이 합성회로에 관한 것이다.
이를 위해 본 발명은 풀업수단의 피모스트랜지스터와, 외부로부터 입력되는 ATD를 합성하는 어드레스천이합성부와, 어드레스천이합성노드신호를 지연시켜주는 지연부와, 다수의 반전수단으로 이루어지는 어드레스 천이합성회로에있어서, 상기 풀업용 피모스트랜지스터의 게이트 입력으로 연결 되는 낸드게이트 대신에 상기 피모스트랜지스터의 입력레벨을 중간레벨로 유지시켜 주는 입력신호발생부를 연결하여 구성되며, 숏펄스의 ATD가 입력 되어도 그 숏펄스의 ATD 만큼 어드레스천이합성신호의 폭을 증가시켜, 그 어드레스천이합성신호가 그 숏펄스에 민감하게 반응하도록 함으로써, 칩동작의 오류를 방지하는 효과가 있다.
Description
본 발명은 어드레스 천이 합성회로에 관한 것으로, 특히 풀업(pull-up)기능을 하는 피모스 트랜지스터의 게이트 압력전압을 풀업 시간 동안 중간레벨로 유지시키도록 한 어드레스 천이 합성회로에 관한 것이다.
종래의 어드레스천이합성회로는, 도 1에 도시된 바와 같이, 서로 병렬로 연결되어 칩 인에이블 신호(CSB)를 각각 반전하는 제1,제2인버터(IN1)(IN2)와;
소스에 전원전압(Vcc)이 인가되고 노드(ATDSO)에 드레인이 연결되어 풀업기능을 하는 피모스트랜지스터(P1)와;
어드레스 천이(Address Transition Detection: 이하 ATD라 함)(ATD1~ATDn)를 각각의 게이트 입력으로 하고, 소스가 접지(Vss)되며 드레인이 노드(ATDSO)에 병렬로 연결되어 있고, 풀다운기능을 하는 다수의 엔모스트랜지스터들(N1~NN)로 이루어지는 Wired-OR형태로 구성되고, 칩인에이블신호(CSB)의 반전된 신호에 의해 상기 풀업용 피모스트랜지스터(P1)의 출력과 상기 엔모스트랜지스터들(N1~NN)의 출력을 합성하는 어드레스천이합성부(10)와;
상기 노드(ATDSO)에 직렬로 연결된 제3~제6인버터들(IN3~IN6)로 이루어지고, 그 노드(ATDSO)신호를 지연시키며 어드레스천이 합성신호의 펄스폭을 결정하는 지연부(20)와;
상기 지연부(20)의 출력을 반전하는 제7인버터(IN7)와,
상기 제7인버터(IN7) 및 제1인버터(IN1)의 출력을 낸드연산하여 상기 풀업 피모스트랜지스터(P1)의 게이트로 출력하는 낸드게이트(NA1)와;
상기 노드(ATDSO)의 출력측에 직렬로 연결되는 제8,제9인버터(IN8,IN9)로 이루어지고, 어드레스천이합성신호(ATDSUM)를 외부회로에 출력하는 신호출력부(30)로 구성된다.
여기서 상기 지연부(20)와 신호출력부(30)의 인버터의 수는 짝수개로 이루어진다.
이와같이 구성된 종래의 어드레스 천이 합성회로의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도2(A)에 도시된 바와 같이, 상기 어드레스천이합성부(10)에 정상적인 ATD가 입력될때, 초기상태에 하이에 있던 노드(ATDSO)는 풀다운 되어 로우상태가 된다.
이어서, 상기 노드(ATDSO) 신호가 지연부(20)에 의해 지연된 후, 제7인버터(IN7)를 거쳐 반전된 신호와 상기 칩인에블신호(CSB)를 반전하는 제1인버터(IN1)의 출력을 입력으로 하는 낸드게이트(NA1)의 출력이 로우가 되면, 상기 풀업용 피모스트랜지스터(P1)가 턴온 되고 노드(ATDSO)는 다시 하이가 된다.
그리고 상기 신호출력부(30)의 출력으로서 최종 어드레스천이합성신호(ATDSUM)가 발생한다. 여기서, 상기 피모스트랜지스터(P1)가 턴온 될 때의 입력전압레벨은 하이레벨(VCC)이 된다(도2(B) 참조).
이때, 진폭이 중간 레벨인 숏펄스(short pulse)의 ATD가 입력되면, 도2(C)에 도시된 바와 같이, 그 숏펄스를 입력으로 하는 상기 풀다운용 엔모스트랜지스터들(N1~Nn) 보다 상기 풀업용 피모스트랜지스터(P1)의 구동력이 크므로, 어드레스천이 합성시, 상기 노드(ATDSO)는 풀업용 피모스트랜지스터(P1)의 출력에 의해 하이를 유지 함으로써, 최종 어드레스천이합성신호(ATDSUM)는 신호폭이 증가 되지 않는다.
일반적인 에스램(SRAM)회로에서 상기 숏펄스의 ATD가 입력되었을 경우, 상기 에스램회로의 디코딩부(미도시)에서는 디코딩신호가 그 숏펄스에 반응하여 워드라인(word line)이나 칼럼셀렉트(column select)신호가 변하여 메모리 셀을 선택하게 되고, 콘트롤부(미도시)에서는 내부회로를 제어하는 어드레스천이합성신호가 상기 숏펄스의 ATD에 반응하여 외부회로를 구동시키게 된다.
그러나, 종래의 어드레스 천이 합성회로는 풀업기능을 하는 피모스트랜지스터(P1)가 턴온 되어 있고 숏펄스의 ATD가 입력될 경우, 그 피모스트래지스터(P1)의 게이트 입력전압이 하이레벨(Vcc)이므로, 상기 피모스트랜지스터(P1)의 구동력이 숏펄스를 입력으로 하는 엔모스트랜지스터들(N1~Nn)의 구동력보다 크게되어 최종적인 어드레스 천이 합성신호(ATDSUM)는 상기 숏펄스 만큼 펄스의 폭이 증가 되지 않아, 내부회로를 제어하는 최종적인 어드레스천이합성신호가 상기 숏펄스의 ATD에 반응을 못함으로써, 칩동작(chip operation)에 오류(fail)가 발생하는 문제가 있었다.
따라서, 본 발명의 목적은 풀업 기능을 하는 피모스트랜지스터의 게이트전압을 풀업시간 동안 중간레벨로 유지시킴으로써, 숏펄스의 ATD가 입력 되어도, 그 숏펄스만큼 어드레스천이합성신호의 폭을 증가시켜 그 어드레스천이합성신호가 그 숏펄스에 민감하게 반응하도록 한 어드레스천이합성회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 풀업수단의 피모스트랜지스터와, 상기 피모스트랜지스터의 출력과 외부로부터 입력되는 ATD를 합성하는 어드레스천이합성부와, 어드레스천이합성노드신호를 지연시켜주는 지연부와, 다수의 반전수단으로 이루어지는 어드레스 천이합성회로에있어서, 상기 피모스트랜지스터의 입력레벨을 중간레벨로 유지시켜 주는 입력신호발생부를 포함하여 구성되며, 숏펄스의 ATD가 입력 되어도 그 숏펄스만큼 어드레스 천이 합성신호의 폭을 증가시켜 그 최종적인 어드레스천이합성신호가 그 숏펄스에 민감하게 반응하도록 한다.
도 1은 종래의 어드레스 천이 합성회로도.
도 2는 도 1에 있어서, 어드레스 천이 합성회로의 동작 파형도.
도 3은 본 발명의 어드레스 천이 합성회로도.
도 4는 도 3에 있어서, 본 발명에 대한 동작 파형도.
* 도면의 주요 부분에 대한 부호 설명
10 : 어드레스 천이 합성부, 20 : 지연부, 30 : 신호 출력부, 40 : 입력신호발생부, P1, Q1, Q2: 피모스 트랜지스터, N1~Nn, Q3, Q4: 엔모스 트랜지스터, IN1.....IN11: 인버터
본 발명의 어드레스천이합성회로는 도 3에 도시된 바와 같이, 서로 병렬로 연결되어 칩인에이블신호(CSB)를 반전하는 제1,제2인버터(IN1)(IN2)와, 풀업기능을 하는 피모스트랜지스터(P1)와, 상기 피모스트랜지스터(P1)의 출력과 ATD에 따라 출력되는 다단의 엔모스트랜지스터의 출력을 합성하는 어드레스천이합성부(10)와, 어드레스천이 합성노드(ATDSO)신호를 지연하여 펄스폭을 결정하는 지연부(20)와, 상기 지연부(20)의 출력을 반전하는 제7인버터(IN7)와, 어드레스천이 합성신호를 외부로 출력하는 신호출력부(30)로 이루어지는 어드레스천이합성회로에 있어서, 상기 피모스트랜지스터(P1)의 게이트 입력으로 연결되는 낸드게이트(NA1) 대신에 상기 피모스트랜지스터(P1)의 입력레벨을 중간레벨로 유지시켜 주는 입력신호발생부(40)를 포함하여 구성 된다. 이때 종래와 동일한 부분은 동일부호를 부여한다.
상기 입력신호발생부(40)는, 전원전압(Vcc)에 제1피모스트랜지스터(Q1)와 제2피모스트랜지스터(Q2)의 소스가 병렬로 연결되고, 상기 제1피모스트랜지스터(Q1)와 제2피모스트랜지스터(Q2)의 드레인 공통접속된 노드(A)와 접지전압(Vss) 사이에 제1엔모스트랜지스터(Q3)와 제2 엔모스트랜지스터(Q4)가 직렬로 연결되어 구성된다.
이때, 상기 제1피모스트랜지스터(Q1)의 게이트로는 접지전압(Vss)이 인가되고, 상기 제2피모스트랜지스터(Q2)의 게이트로는 상기 노드(A)신호가 피이드백 되도록 제10,제11인버터(IN10)(IN11)들을 거쳐 인가 된다.
그리고 상기 제1엔모스트랜지스터(Q3)의 게이트로는 칩인에이블 신호가 반전되어 인가되고, 제2엔모스트랜지스터(Q4)의 게이트로는 상기 지연부(20)의 출력이 반전되어 인가되며, 상기 제1 및 제2피모스트랜지스터(Q1 및 Q2)와 제1엔모스트랜지스터(Q3)가 공통 드레인 접속된 노드(A)가 풀업기능의 피모스트랜지스터(P1)의 게이트 입력으로 연결된다.
이와 같이 구성된 본 발명의 동작을 도면을 참조하여 설명하면 다음과 같다.
도 4(A)에 도시된 바와 같이, 초기상태에 하이상태의 노드(ATDSO)는 정상적인 어드레스 천이(ATD)가 입력되면 로우가 된다. 이후 노드(ATDSO)신호가 지연부(20)를 통해 지연된 후 입력신호발생부(40)를 거쳐 상기 풀업용 피모스트랜지스터(P1)에 입력되면, 그 피모스트랜지스터(P1)의 입력레벨이 로우가 됨으로써, 그 피모스트랜지스터(P1)가 턴온되고, 그 피모스트랜지스터(P1)의 출력에 의해 노드(ATDSO)은 다시 하이로 전환 된다.
이때, 초기상태에 전원전압(Vss)을 게이트로 인가 받아 항상 턴온 상태에 있는 상기 입력신호발생부(40)의 제1피모스트랜지스터(Q1)의 출력에 의해 피모스트랜지스터들(P1, Q2)이 턴오프 된다. 이후 칩인에블신호에 의해 회로가 동작되면 상기 칩인에이블신호가 반전된 신호와 상기 지연부(20)의 출력이 반전된 신호에 의해 상기 제1,제2엔모스트랜지스터(Q3, Q4)들이 턴온되고, 그 제1엔모스트랜지스터(Q3)의 출력이 상기 제10,제11인버터(IN10,IN11)들을 거쳐 순차지연되어 상기 제2피모스트랜지스터(Q2)의 게이트로 피이드백 되고, 그 제2피모스트랜지스터(Q2)도 턴온 된다. 이와 같이 상기 제1엔모스트랜지스터(Q3)와 제2피모스트랜지스터(Q2)가 동시에 턴온됨으로써, 노드(A)의 전압레벨은 중간정도의 전압레벨이 된다. 여기서 상기 제1피모스트랜지스터(Q1)의 사이즈는 매우 작게 설계되므로 상기 노드(A)의 전압레벨에는 영향이 없으며, 그 노드(A)의 전압레벨은 상기 제1,제2엔모스트랜지스터(Q3,Q4)들과 제2피모스트랜지스터(Q2)의 턴온저항비에의해서 결정된다.
이어서, 상기 노드(A)신호에 의해 상기 풀업용 피모스트랜지스터(P1)는 중간레벨정도로 약간(slightly) 턴온 된다.
즉, 상기 풀업용 피모스트랜지스터(P1)의 입력레벨은 도4(B)에 도시된 바와 같이, 상기 제1,제2엔모스트랜지스터(Q3)(Q3)들과 제2피모스트랜지스터(Q2)의 전압레벨의 영향을 받아 중간 레벨을 유지하게 된다.
따라서 상기 피모스트랜지스터(P1)의 입력전압레벨이 중간레벨이므로 그 피모스트랜지스터(P1)의 구동력은 입력레벨이 하이레벨(Vcc) 일경우보다 떨어져 있다.
상기와 같이, 상기 풀업용 피모스트랜지스터(P1)가 중간레벨상태의 전압레벨로 턴온되어 있고, 숏펄스의 ATD가 입력될 경우, 그 피모스트랜지스터(P1)의 구동력이 떨어져 있으므로 그 숏펄스를 입력으로 하는 상기 풀다운용 엔모스트랜지스터(N1~Nn)들의 구동력은 상대적으로 증가한다.
그리고 어드레스천이합성신호(ATDSUM)는 도4(C)에 도시된 바와 같이, 상기 숏펄스 만큼 로우를 유지함으로써, 최종적인 어드레스천이합성신호는 그 숏펄스 만큼 폭이 증가하는 결과가 된다.
따라서, 본 발명은 풀업기능을 하는 피모스트랜지스터(P1)가 온 될 때(즉, 그 피모스트랜지스터(P1)의 풀업 시간동안(, 그 피모스트랜지스터(P1)의 입력레벨을 하이레벨(Vcc)이 아닌 중간레벨로 유지 시킴으로써, 숏펄스의 ATD가 입력되어도 그 숏펄스만큼 어드레스천이합성신호의 폭을 증가시킨다.
상기에서 설명한 바와 같이, 본 발명은 풀업기능을 하는 피모스트랜지스터의 게이트 전압을 풀업시간 동안 중간레벨로 유지시켜 숏펄스의 어드레스 천이가 입력되어도 그 숏펄스만큼 어드레스천이합성신호의 폭을 증가시킴으로써, 그 어드레스천이합성신호가 상기 숏펄스에 민감하게 반응하도록 하여 디코딩신호와 제어신호간의 미스매칭을 막아 칩동작의 오류를 방지할 수 있는 효과가 있다.
Claims (5)
- 인가되는 신호를 풀업하는 풀업수단(P1)과;상기 풀업수단의 출력과 외부로부터 입력되는 각각의 어드레스천이신호에 따라 출력되는 다단의 엔모스트랜지스터의 출력을 합성하여 출력하는 어드레스천이합성부(10)와,어드레스천이합성노드(ATDSO) 신호를 지연시켜 어드레스천이합성신호의 폭을 결정하는 지연부(20)와;상기 어드레스천이 합성신호(ATDSUM)를 외부회로에 출력하는 신호출력부(30)와;상기 풀업수단의 입력신호레벨을 중간레벨로 유지시켜주는 입력신호발생부(40)와로 구성된 것을 특징으로 하는 어드레스 천이 합성회로.
- 제 1항에 있어서, 상기 어드레스천이합성부(10)는 Wired-OR 회로인 것을 특징으로 하는 어드레스 천이 합성 회로.
- 제 1항에 있어서, 상기 지연부(20)와 신호출력부(30)는 다단의 인버터로 구성된 것을 특징으로 하는 어드레스 천이 합성회로.
- 제 1항에 있어서, 상기 입력신호발생부(40)는 전원전압(Vcc)에 제1피모스트랜지스터(Q1)와 제2 피모스트랜지스터(Q2)가 병렬로 연결되고, 상기 제1피모스트랜지스터(Q1)와 제2 피모스트랜지스터(Q2)의 드레인이 공통접속된 노드(A)와 전지전압(Vss)사이에 제1엔모스트랜지스터(Q3)와 제2 엔모스트랜지스터(Q4)가 직렬로 연결되어 구성되고,상기 제1피모스트랜지스터(Q1)의 게이트로는 전지전압(Vss)이 인가되고, 상기 제2피모스트랜지스터(Q2)의 게이트로는 상기 노드(A)신호가 피이드백 되도록 제10,제11인버터(IN10)(1N11)를 거쳐 인가 되며,상기 제1엔모스트랜지스터(Q3)의 게이트로는 칩인에이블 신호가 반전되어 인가되고, 제2엔모스트랜지스터(Q4)의 게이트로는 상기 지연부(20)의 출력이 반전되어 인가되며, 상기 제1 및 제2피모스트랜지스터(Q1및Q2)와 제1엔모스트랜지스터(Q3)가 공통 드레인 접속된 노드(A)가 풀업기능의 피모스트랜지스터(P1)의 게이트입력으로 연결되어 구성된 것을 특징으로 하는 어드레스 천이 합성회로.
- 제 4항에 있어서, 상기 입력신호발생부(40)는 상기 제1엔모스트랜지스터(Q3)와 그 제1엔모스트랜지스터(Q3)의 출력신호를 피이드백 받는 제2피모스트랜지스터(Q2)가 동시에 턴온됨으로써, 상기 풀업기능의 피모스트랜지스터(P1)의 입력신호의 레벨을 중간레벨로 유지시켜주는 것을 특징으로 하는 어드레스 천이 합성회로.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015621A KR100271625B1 (ko) | 1997-04-25 | 1997-04-25 | 어드레스 천이 합성회로 |
| CN97120126A CN1114270C (zh) | 1997-04-25 | 1997-11-06 | 地址变换检测加法电路 |
| US09/053,623 US6054878A (en) | 1997-04-25 | 1998-04-02 | Address transition detection summation circuit |
| JP10113784A JP3127369B2 (ja) | 1997-04-25 | 1998-04-23 | アドレス遷移合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970015621A KR100271625B1 (ko) | 1997-04-25 | 1997-04-25 | 어드레스 천이 합성회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980078170A true KR19980078170A (ko) | 1998-11-16 |
| KR100271625B1 KR100271625B1 (ko) | 2000-12-01 |
Family
ID=19503954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970015621A KR100271625B1 (ko) | 1997-04-25 | 1997-04-25 | 어드레스 천이 합성회로 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6054878A (ko) |
| JP (1) | JP3127369B2 (ko) |
| KR (1) | KR100271625B1 (ko) |
| CN (1) | CN1114270C (ko) |
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1997
- 1997-04-25 KR KR1019970015621A patent/KR100271625B1/ko not_active IP Right Cessation
- 1997-11-06 CN CN97120126A patent/CN1114270C/zh not_active Expired - Fee Related
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1998
- 1998-04-02 US US09/053,623 patent/US6054878A/en not_active Expired - Lifetime
- 1998-04-23 JP JP10113784A patent/JP3127369B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432974B1 (ko) * | 1997-06-24 | 2004-07-30 | 삼성전자주식회사 | 반도체 메모리 장치의 로우 디코더 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127369B2 (ja) | 2001-01-22 |
| KR100271625B1 (ko) | 2000-12-01 |
| CN1198041A (zh) | 1998-11-04 |
| US6054878A (en) | 2000-04-25 |
| CN1114270C (zh) | 2003-07-09 |
| JPH10334666A (ja) | 1998-12-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19970425 |
|
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 19970425 Comment text: Request for Examination of Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 19991027 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20000608 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20000817 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20000818 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20030718 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20040719 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050721 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060720 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070720 Start annual number: 8 End annual number: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20080728 Start annual number: 9 End annual number: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090727 Start annual number: 10 End annual number: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100726 Start annual number: 11 End annual number: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20110726 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110726 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20120720 Year of fee payment: 13 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120720 Start annual number: 13 End annual number: 13 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
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