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CN110428855B - 具有本地分别同步的内存模块 - Google Patents

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CN110428855B
CN110428855B CN201910718977.XA CN201910718977A CN110428855B CN 110428855 B CN110428855 B CN 110428855B CN 201910718977 A CN201910718977 A CN 201910718977A CN 110428855 B CN110428855 B CN 110428855B
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Abstract

一种在具有内存控制器的内存系统中运行的内存模块。该内存模块包括用于接收从内存控制器来的命令信号和输出模块C/A信号和数据缓存控制信号。向组织成组的内存设备提供模块C/A信号，每组包括至少一个内存设备，然而向多个缓存电路提供数据缓存控制信号以控制缓存电路中的数据，每个缓存电路对应一个相应组的内存设备。多个缓存电路分布于该内存模块的一个表面，从而每个数据缓存控制信号在不同时间点达到多个缓存电路。该多个缓存电路包括时钟重新生成电路来重新生成模块控制设备收到的时钟信号和提供重新生成的时钟信号给相应组的内存设备。

Description

具有本地分别同步的内存模块
本发明申请是国际申请日期为2014年7月28日、国际申请号为“PCT/US2014/048517”、国家申请号为“201480053599.3”、发明名称为“具有本地分别同步的内存模块”的发明专利申请的分案申请。其要求于2013年7月27日递交的美国临时专利申请号为61/859,215的优先权。本申请通过引用关系包含了该美国临时专利申请的全部内容。
技术领域
本发明涉及内存模块技术领域，特别涉及具有分布式数据缓存的内存模块。
背景技术
随着近来信息技术的发展和广泛使用网络来存储和处理信息，在通过基于微电子的计算和通信方式的合并来对语音、图像、文字和数值方面的合并、处理、存储和分发上存在日益增多的需求。在典型的计算机或服务器系统中，内存模块用于存储数据或信息。内存模块通常包括了多个内存设备，例如动态随机存取存储器(dynamic random accessmemory devices，DRAM)或同步动态随机存储器(synchronous dynamic random accessmemory devices，SDRAM)，这些内存设备为单个或成组封装，和/或设置于印刷电路板(printed circuit board，PRB)上。处理器或内存控制器可通过内存总线访问内存模块。对于单内置内存模块(single-in-line memory module，SIMM)，该内存总线可以为32位宽的数据路径，对于双内置内存模块(dual-in-line memory module，DIMM)，该内存总线可以为64位宽的数据路径。
内存模块的内存设备通常按照排来放置，每一排通常是一个比特位宽。例如，一个64位宽的内存模块描述为具备一个“x64”或“具有64”的组织。类似的，具有72比特位宽排的内存模块可描述为具有“x72”或“具有72”的组织。
内存模块的内存容量或内存密度随着内存模块的内存设备数量的增加而增加。内存模块中内存设备的数量增加可通过增加每排内存设备的数量或通过增加排的数量。
在一些传统内存模块中，在使用中排可通过从处理器或内存控制器来的控制信号进行选择或激活。这种控制信号的例子包括但不限于排选择信号，也叫做芯片选择信号。大部分计算机和服务器系统支持单个内存模块上有限数量的排，这种方式会限制可在计算机和服务器系统上使用的内存模块的内存密度。
为了使得内存模块中的内存设备能被正确使用，对内存模块中的控制信号分派和控制时钟信号存在严格的约束。在一些传统内存模块中，控制线按照到每个内存组件相同信号长度的方式来设置，从而来消除在内存模块中的不同内存设备上控制信号和控制时钟信号的时间偏差。到每个内存设备的控制线长度平衡会降低系统性能，限制内存设备的数量和将内存设备的连接复杂化。
在一些传统内存系统中，内存控制器包括用于写和/或读的平衡装置(levelingmechanisms)，以抵消不平衡的控制线长度和内存模块上的内存设备的载荷。但是，随着内存运算速度和内存密度的持续提高，这种平衡装置在确保内存模块接收和/或发送的控制和/或数据信号的时间正确性方面也是不足够的。
发明内容
本发明提供一种内存模块，被配置为通过N x n比特宽度的内存总线与一内存控制器连接，所述内存总线包括一组控制信号线和N组n比特宽度的数据/选通信号线，其中，N和n为大于1的整数，包括：控制电路，用于通过所述控制信号线来接收来自所述内存控制器的输入地址/控制(C/A)信号和系统时钟(MCK)，所述控制电路还用于响应所述系统时钟和输入C/A信号而输出模块时钟信号(CK)、模块C/A信号和数据缓存控制信号；N个数据缓存，每个数据缓存被配置为接收来自模块控制电路的模块时钟信号和数据缓存控制信号，所述N个数据缓存中的每个数据缓存被配置为操作性地耦接到相应的一组n比特宽度的数据/选通信号线，所述每个数据缓存包括数据路径以及响应所述数据缓存控制信号来控制所述数据路径的逻辑，所述数据路径中的至少一个包括受所述逻辑控制的可编程延迟电路，所述每个数据缓存还被配置为响应所述模块时钟信号来产生相应的本地时钟信号，所述相应的本地时钟信号与所述模块时钟信号锁相并具有相对于所述模块时钟信号的相应可编程延迟；以及内存设备，包括对应于所述N个数据缓存中相应数据缓存的N组内存设备，所述N组内存设备中相应一组耦接到对应的数据缓存并被配置为接收来自所述控制电路的模块C/A信号和来自所述对应的数据缓存的相应的本地时钟信号，所述N组内存设备中的每一组还被配置为响应所述模块C/A信号和所述相应的本地时钟信号、通过所述对应的数据缓存中的数据路径来与所述内存控制器进行数据和数据选通信号的通信。
附图说明
图1是本发明一个实施例中的包括至少一个内存模块的内存系统示意图。
图2A-2D是本发明实施例中内存模块组件交互关系的示意图。
图3是本发明一个实施例的内存模块中多个数据缓存中的一个的示意图。
图4A-4B是本发明实施例中的数据和与内存模块中内存设备相连的数据选通信号线的示意图。
图5A-5B是本发明实施例中可与内存模块的数据缓存相连的不同数目的内存设备的示意图。
图6A是本发明实施例的从内存控制设备发送到内存模块中的多个数据缓存的数据缓存控制信号的示意图。
图6B是本发明实施例中位于数据缓存中的控制电路。
图6C是本发明实施例中位于数据缓存中的控制处理电路。
图7A是本发明实施例中用于操作内存模块的方法流程示意图。
图7B是本发明实施例中的训练本地时钟同步信号的方法流程示意图。
图8是本发明一个实施例中位于数据缓存中的DQ或DQS路由电路的示意图。
图9是本发明一个实施例中位于数据缓存中的具有延时电路的DQS路由电路示意图。
图10是本发明一个实施例中位于数据缓存中具有延时电路的DQ路由电路示意图。
图11是本发明一个实施例中位于DQ或DQS路由电路中的延时电路。
图12A和12B是本发明一个实施例中由内存模块分别执行写和读操作的时序示意图。
图13是本发明实施例位于数据缓存中的延时控制电路的示意图。
图14是本发明一个实施例中的用于数据边缘对齐的方法流程示意图。
具体实施方式
本实施例中的内存模块包括以组方式放置的内存设备，内存控制设备和数组缓冲(DB)。数据缓存有时又可叫做缓存电路，隔离电路，隔离设备或载荷减少设备。内存模块可用于相应内存指令(例如读，写，更新和预充电等)来执行内存运算，每种内存指令可由内存控制器发给内存模块的一套控制/地址(C/A)信号来表示。例如，C/A信号可包括一行地址选通信号(/RAS)，一排地址选通信号(/CAS)，可写信号(/WE)，可输出信号(/OE)，一个或多个芯片选择信号，行/列地址信号和存储库地址信号。内存控制器也可发送一个系统时钟信号给内存模块。在一个实施例中，模块控制设备接收C/A信号和系统时钟信号，并响应从内存控制器来的内存指令来产生一套模块控制/地址(C/A)信号和一套数据缓存控制信号。模块控制设备通过模块C/A信号线发送模块C/A信号给内存设备，模块控制设备通过数据缓存控制信号线发送数据缓存控制信号(有时也叫DBCS)给缓存电路。
在本发明一些实施例中，缓存电路与相应内存设备组相关并且在内存模块的与内存设备相应组相关的数据/选通信号线相应位置处分布。因此，在一些高速运算中，每个数据缓存控制信号会在超过一个系统时钟周期的不同时间点上到达不同的缓存电路。而且，每个与内存设备组相关的缓存电路位于该内存设备组和内存控制器的数据路径上。因此，内存控制器并不直接控制内存设备。在一个实施例中，每组内存设备包括至少两个子组，每个子组包括至少一个内存设备。每个缓存电路设置为响应数据缓存控制信号时可使得每组内存设备中的选定子组与内存控制器进行数据通信。内存模块可具有超过内存控制器支持的多排内存设备。
图1显示了本发明一个实施例中的系统100，该系统100包括一个系统或主机内存控制器(host memory controller，MCH)和通过内存总线105连接到MCH的一个或多个内存模块110。如图所示，内存总线包括C/A信号线120和系统数据/选通信号线130的多个组。也如图所示，每个内存模块110包括以多个排114方式组织的多个内存设备110。每个内存模块110进一步包括通过C/A信号线120连接到MCH101的一个模块控制电路(模块控制器或模块控制设备)116，和通过相关多个组的系统数据/选通信号线130连接到MCH101上的多个缓存电路或数据缓存118。在一个实施例中，内存设备112，内存控制电路116和数据缓存118可放置在印刷电路板(模块板)119的同一侧或不同侧，其具有沿着边缘122放置的用于连接相应的C/A信号线120和多个组的系统数据/选通信号线130的连接头121。
在本说明书描述的上下文中，一排指的是一套内存设备，这些内存设备可通过从内存控制器的相同芯片选择信号来选择。在内存模块110中内存设备的排数量可以变化。例如，如图所示，每个内存模块可以包括4排的内存设备112。在另一个实施例中，内存模块110可以包括2排的内存设备。在另一个实施例中，内存模块110可以包括6排或更多排的内存设备112。
在本说明书上下文中，内存控制器指的是可以发送指令或命令或者控制内存设备112的任何设备。此外，在本说明书上下文，内存总线指的是提供内存模块和内存控制器的电通信的任何组件，连接或组件和/或连接的多个组。例如，在不同的实施例中，内存总线105可以包括印刷电路板(PCB)传输线，模块连接点，组件包裹，插座，和/或提供信号传输连接的任何组件或连接。
进一步，内存设备112可以包括任何内存设备。例如，在一个实施例中，内存设备112可以包括动态随机存取存储器(DRAM)例如同步动态随机存储器(SDRAM)例如符合双数据速率类型3(DDR3)或双数据速率类型4(DDR4)标准。此外，在一个实施例中每个内存模块110可以包括双内置内存模块(DIMM)。
如图2A所示，其显示了本发明一个实施例中的内存模块110，缓存电路与系统数据/选通信号线130的各自组相连并且分布在内存模块的对应系统数据/选通信号线130的各自组的位置上。内存控制设备116与系统C/A信号线120相连并且可以接收通过信号线120来的由一套系统控制/地址(C/A)信号表示的系统内存命令。内存控制设备116在基于从系统来的内存命令上产生模块C/A信号和数据缓存控制信号。模块控制设备116接收系统时钟MCK和对应系统时钟信号MCK产生模块时钟信号CK。MCK信号可以包括一对补充时钟信号MCK和并且模块时钟信号可以包括一对补充时钟信号CK和/>
系统C/A信号的例子包括但不限于：芯片选择(/CS)信号，用于在内存操作(读或写)时选择使用的一排内存设备；行地址选通(或/RAS)信号，主要用于锁定一行地址和初始化内存循环；列地址选通(或/CAS)信号，主要用于锁定一列地址和初始化一个读或写操作；地址信号，包括存储库地址信号和行/列地址信号，用于在内存设备或芯片上选择内存地址；可写(或/WE)信号，用于指定读或写操作；可输出(或/OE)信号，用于在读操作时除需要之外防止数据出现，和系统时钟信号MCK。
模块C/A信号的例子包括但不限于一个或多个模块/CS信号；模块/RAS信号可为例如注册版本的系统/RAS信号，模块/CAS信号可为例如注册版本的系统/CAS信号；模块地址信号可为例如注册版本的一些或全部地址信号；模块/WE信号可为例如注册版本的系统/WE信号；模块/OE信号可为例如注册版本的系统/OE信号。在一些实施例中，模块C/A信号可以包括模块时钟信号CK。一个或多个模块C/S信号能从系统/CS信号和一个或多个其他的系统C/A信号得到，例如一个或多个存储库地址信号和/或一个或多个行/列地址信号，在名称为“具有提供载荷隔离和内存域名翻译电路的内存模块”于2009年5月12日授权的美国专利号为7532537中有示例，该美国专利的全部都通过引用方式包括在本申请中。
数据缓存控制信号的例子包括但不限于一个或多个信号，其为数据缓存118和其他靠操作模式定义的数据缓存控制信号确定了一种操作模式(例如配置模式，测试模式或正常操作模式)。例如，在正常操作模式下其他数据缓存控制信号可包括一个或多个激活信号，一个或多个ODT信号和模块时钟信号。在正常操作模式下每个数据缓存使用一个或多个激活信号来选择一个或多个内存设备来与内存控制器进行数据通信；并且数据缓存使用一个或多个ODT信号来为数据/选通信号设置片上端接(on-die termination)。在配置模式或测试模式中，其他数据缓存控制信号被用来从模块控制设备116向数据缓存118传输配置或模块自测控制信息。在一个实施例中，数据缓存控制信号通过相应的数据缓存控制信号线230传送给数据缓存118。可选的，数据缓存控制信号可在通过数据缓存控制信号线传送给数据缓存118之前被进行包格式化，以及在数据缓存处被解码/处理。
模块控制设备116通过模块C/A信号线220来发送模块C/A信号给内存设备112。内存设备112响应模块C/A信号来操作接收写数据或输出读数据，如同模块C/A信号是从内存控制器来的。模块控制设备通过数据缓存控制信号线230发送数据缓存控制信号和模块时钟信号CK给数据缓存118。如图2所示，至少在同一排的一些内存设备分享同一套模块C/A信号线220，以及至少一些数据缓存118分享同一套数据缓存控制信号线230。
如图2A和2B所示，每一排114包括N个内存设备，其中N是个比1大的整数。例如，第一排包括内存设备M11,…,Mi1,Mi+1,1,…,MN，第二排包括内存设备M12,…,Mi2,Mi+1,2,…,MN,2，诸如之类。在一个实施例中，内存设备112也以组或套来组织，每一组对应相应组的系统数据/选通信号线130并且从每一排包括至少一个内存设备。例如，内存设备M11,M12,M13和M14组成第一组内存设备，内存设备Mi1,Mi2,Mi3和Mi4组成第组内存设备，诸如之类。
在一些实施例中，数据缓存118与相应组的内存设备相关联，并且连接在系统数据/选通信号线130的相应组和内存设备的相应组之间。例如，在数据缓存118中的数据缓存ID-1与第一组内存设备M11,M12,M13和M14相关联，并且连接在系统数据/选通信号线130-1的组和内存设备的第一组之间。在数据缓存118中的数据缓存ID-i与第ith组内存设备Mi1,Mi2,Mi3和Mi4相关联，并且连接在系统数据/选通信号线130-i的组和内存设备的第i组之间，和诸如之类。数据缓存与内存设备组的关联可不是唯一的，也就是多个数据缓存可与内存设备的相同组关联，或相反的关系也成立。
在一个实施例中，每一组或套内存设备通过一套模块数据/选通线210和一个或多个时钟信号线211与数据缓存118相连。每一个组或集合的内存设备都按照子组或子集合进行组织，每一个子组或子集合包括至少一个内存设备。每一组内存设备的子组可通过相同集合的模块数据/选通线210(如图2A所示)或通过相应的子集合的模块数据/选通线210(如图2B所示)与相关的数据缓存进行连接。例如，如图2B所示，在第一组的内存设备中，内存设备M11和/或M13组成第一组，和内存设备M12和/或M14组成第二组；在第i组内存设备中，内存设备Mi1和/或Mi3组成第一子组，和内存设备Mi2和/或Mi4组成第二子组；以及诸如之类。每一组的内存设备中的第一子组的至少一个内存设备通过一个相关的第一子组的模块数据/选通线YA与一个相关的数据缓存进行连接，并且每一组的内存设备中的第二子组的至少一个内存设备通过一个相关的第二子组的模块数据/选通线YB与一个相关的数据缓存进行连接，如图所示。例如，内存设备M11和/或M13组成第一子组，并通过相应的第一子集合的模块数据/选通线YA-1与数据缓存ID-1进行连接，以及内存设备M12和/或M14组成第二子组，并通过相应的第二子集合的模块数据/选通线YA-2与数据缓存ID-1进行连接。
在一个实施例中，数据缓存118位于MCH101和内存模块110的数据路径中间，并且包括在MCH101和相应组的内存设备之间的数据缓存。在一个实施例中，每个数据缓存118被配置为可激活相应组的内存设备中的选定子组以响应数据缓存控制信号。进一步，每个数据缓存配置可在写操作时从MCH101隔离非选定子组的内存设备，以至于MCH看到每个数据线上的载荷比相应组的内存设备的相关载荷小。在一个实施例中，MCH在写操作时仅看到在每个数据/选通信号线上与一个内存设备关联的载荷。
在一个实施例中，数据缓存118在位于内存模块110或模块板119上对应边连接点121的位置上，这些对应边连接点121与相应组的系统数据/选通信号线130相连接。例如，如图2A和2B所示，数据缓存ID-1放置在对应第一组的内存设备M11,M12,M13和M14，或放置在对应第一组的系统数据/选通信号线130-1。同样的，数据缓存ID-i放置在不同于第一位置的一个i位置，并且对应第i组的内存设备Mi1,Mi2,Mi3和Mi4或对应第i组的系统数据/选通信号线130-i。在一个实施例中，第一个位置位于第一组内存设备和模块板119的边缘部分，在该边缘部分设置了与第一组的数据/选通信号线130-1的连接，以及第i位置位于第i组的内存设备和模块板119的边缘部分，在该边缘部分设置了与第i组的数据/选通信号线130-i的连接(未显示)。在一个实施例中，数据缓存118沿着内存模块110的边缘122分布。在一个实施例中，每个数据缓存118或者是单独或者是与至少一些相应组的内存设备一起位于一个单独的集成电路设备封装中。在一个实施例中，模块数据/选通信号线210，模块C/A信号线220，和数据缓存控制信号线230包括位于模块板119上和/或内的信号线。
作为一个可选项，内存模块110可进一步包括一个连续存在的检测(serial-presence detect,SPD)设备240，其可包括电可擦除可编程只读存储器(EEPROM)，用于存储定义内存模块110的许多属性的数据。这种数据的例子包括行地址的数字，列地址的数字，内存设备的数据宽度，内存模块110的排数字，每排的内存密度，内存模块110上内存设备的数目，和每个内存设备上的内存密度等。系统100上的基本输入输出系统(BIOS)可通过读取SPD来获得这些内存模块110的属性，并且能使用这些数据来正确配置MCH101以获得最大的可靠性和性能。
在一些实施例中，SPD240和/或控制电路116存储模块配置信息，例如内存空间转换代码，内存地址映射函数代码，用于控制电路116的输入和输出信号时间控制信息，用于控制电路116的输入和输出信号的电路层和逻辑层控制信息，数据缓存118等。在一些实施例中，SPD240包括一个不同于模块110的实际物理构造而是模块110的系统视图。例如，SPD240储存了至少一个内存运算参数，该参数不同于位于系统内存控制器设置中的相应内存运算参数。SPD240也可存储至少一个数据缓存运算参数，该参数不同于位于系统内存控制器设置中的相应参数。
因此，在一些实施例中，在内存模块110中，内存控制电路116接收并缓存代表内存命令的C/A信号，从而就C/A信号而言MCH仅看到模块控制电路116。在通过数据缓存118发送到内存设备112之前，数据缓存118接收并缓存控制器的写数据和选通信号。另一方面，在通过系统数据/选通信号线130发送到MCH之前，数据缓存接收并缓存内存设备的读信号和选通信号。就数据/选通信号而言，MCH101主要看到数据缓存118，并且系统100取决于数据缓存118来正确定时位于MCH101和内存设备112之间的数据和选通信号的传输。
在一些实施例中，内存模块110是双通道内存模块(dual in-line memorymodule，DIMM)并且内存设备是双倍数据速率(double data rate，DDR)的动态随机存取存储器装置(dynamic random access memory devices，DRAM)。在一些实施例中，控制电路116包括DDR寄存器和位于系统存储域和模块层物理内存域之间的内存空间转换逻辑。这种转换可产生地址映射，给模块层物理内存域的用于控制信号的正确接口时序和给模块层物理内存域的用于控制信号的正确电路层和逻辑层接口。
如图2C所示，在一些实施例中，控制电路116发送注册C/A和时钟信号给在处于飞跃配置(fly-by configuration)的内存设备112，并且发送数据缓存控制信号和注册时钟信号给处于飞跃配置(fly-by configuration)的数据缓存118。在飞跃信号路由配置中，信号传输被如此配置以至于它们以链式拓扑方式连接每一排的内存设备。因此，以飞跃配置方式传输的信号在到达不同设备时在时间上是扭曲的。随着内存运算速度的提高，会产生一些如输入信号对齐、由于处理、电压和温度(process,voltage and temperature，PVT))变化导致的输出延迟变化、与系统内存控制器接口不同步和运算过程中的相位漂移累积等问题。由电荷累积产生的运算过程中的电接口校准漂移和由环境变化产生的时序接口校准漂移也能产生一些问题。
例如，为了抵消注册C/A信号的偏差，一些内存设备(例如DDR3SDRAM)具备一个训练模式，以允许MCH来有效的使偏差归零并且通过增加延迟给数据路径来在时间上重新对齐数据。然而，在一些实施例中，数据缓存中的载荷减少机制可提供单个数据线接口给内存设备，这可从系统内存控制器101隐藏位于内存设备112和数据缓存118之间的数据接口。因此，长的接口时序训练序列可能会需要，因为系统内存控制器101对位于内存设备112和数据缓存118之间的接口具有非常有限的控制。进一步的，在初始训练后的接口信号对准漂移将不会被系统内存控制器101很容易的检测到，这会导致无声的系统故障。
此外，内存设备112和数据缓存118中的时钟偏差会引起同步问题。随着内存运算速度的提高，数据时间段可变得如此之短，以至于在输入/输出(I/Os)上信号传输时间的变化可成为数据时间段上非常显著的一段。结果是，时钟偏差问题不能简单的通过管道化设置数据路径来解决。
为了解决上述问题中的至少一些问题，在一些实施例中，如图2D所示，控制电路116将注册C/A信号发送给处于飞跃配置(fly-by configuration)的内存设备112，并且发送数据缓存控制信号和注册时钟信号给也处于飞跃配置方式的数据缓存118。内存设备112不接收控制电路116的注册时钟信号。相反，每个数据缓存118重新生成一个时钟，该时钟被对应的一套内存设备112所使用。因此，每个数据缓存118负责提供一个正确的数据时间接口，位于对应的一套内存设备112和系统内存控制器101之间。每个数据缓存118以及相关的对应一套内存设备112一起构成一组本地同步组件。每一组本地同步组件中的数据缓存118也负责在控制电路1116和本地同步组件的组之间提供正确的控制信号时序。
因此，图2D中所示的内存模块110用于给每组本地同步组件提供本地同步运算，这可以对应在内存模块110和系统内存控制器101之间的DDR数据总线上的半个字节或一个字节的。并且，位于每个数据缓存118和相应一套内存设备112之间的信号接口可被同步化。在一个实施例中，每个数据缓存118具有一套可配置运算，包括例如在接收的时钟和产生的时钟之间的可编程相位关系，对发送给内存设备112的数据和数据选通信号的可编程相位调整，发送给系统内存控制器101的数据和数据选通信号的可编程相位调整，和/或从控制电路116来的一个或多个控制信号的可编程相位调整。本地同步化的运算也使得每个数据缓存118执行相关一套内存设备的自检更加容易，独立于其他数据缓存对其他套内存设备的自检，如同于名称为“带有自检能力的内存板”于2011年8月16日授权的美国专利号为8001414中所通用记载的，该美国专利内容的全部都通过引用的方式包含在中本专利申请。
在一些实施例中，数据缓存118的运算由模块控制电路116的数据缓存控制信号进行控制，这可以根据从MCH来的C/A信号产生数据缓存控制信号。因此，数据缓存118需要正确接收数据缓冲控制信号来确保它们的正确运算。在一个实施例中，数据缓存控制信号与注册时钟信号或模块控制信号CK一起发送，其基于系统时钟信号MCK来产生模块控制电路116。隔离电路118缓存模块时钟信号，这用于为数据缓存控制信号的采样进行计时。因为数据缓存118沿着内存模块分布，数据缓存控制信号线230能够在几厘米的长度上伸展跨越内存模块110。随着数据缓存控制信号穿过这个一个长度，它们会变得与模块时钟信号不对齐，导致在接收到的数据缓存控制信号出现亚稳态。因此，在一个实施例中，隔离电路118包括亚稳态探测电路用于探测数据缓存控制信号和信号调整电路中的亚稳态状况，以调整数据缓存控制信号和/或模块时钟信号来减缓数据缓存控制信号中的亚稳态状况，如同名称为“具有分布数据缓存和运算方法的内存模块”于2013年7月27日提交的美国专利申请号13/952599中所通用记载的，该美国专利内容的全部都通过引用的方式包含在中本专利申请。
因为在高速运算过程中数据缓存118沿着内存模块110分布，这可能会花费超过系统时钟MCK的一个时钟周期的时间来让数据缓存控制信号沿着数据缓存控制信号线230从模块控制设备116走到最远位置的数据缓存118，例如在图2所示的示例配置中的数据缓存ID-1和数据缓存ID-(n-1)。用另一句话说，一套相同的数据缓存控制信号可能在跨越超过系统时钟的一个时钟周期上的不同的时间到达不同的数据缓存118。例如，但系统时钟的时钟频率高于800MHz，时钟周期时间少于1.2ns。因为信号行进速度大约为70ps每厘米信号线，数据缓存控制信号在一个时钟周期中会行进大约15cm。当时钟频率提高到1600MHz，数据缓存控制信号会在一个时钟周期中行进少于8cm。进一步，在同一个时间数据缓存控制信号线上可有多个数据缓存控制信号同时在线上。因此，在数据缓存控制信号达到信号线的一端时，另一个数据缓存控制信号会出现在同一个信号线上。
随着数据缓存118在超过一个时钟周期的不同时间点接收到数据缓存控制信号，数据缓存控制信号本身并不足以给从数据缓存118发送给MCH101的读数据信号进行计时。在一个实施例中，数据缓存对读/写数据信号的时序和用于本地同步化设备的本地同步时钟信号具有可编程化的控制。在一些实施例中，每个数据缓存能进一步在写过程中逐个确定介于当模块控制电路116收到一个或多个数据缓存控制信号的时间和当MCH101收到一个写选通或写数据信号的时间的一个时间间隔。该时间间隔用于在下一个读操作是调整传送读数据给MCH101的时序，如同下面的详细解释。
针对不同可选的配置，架构和特征的更多说明信息将在下面进行陈述，其中根据用户的要求上述的架构有可能会被使用也有可能不会被使用。应该强烈注意的是如下说明的信息是解说性的，所以不应该从任何角度被解释为具有限定性的。任何如下特征也许能可选的在包括或不包括描述到的其他特征下进行结合。
在一个实施例中，如图3所示，每组信号线130包括用于传输数据信号中一组比特DQ0,DQ1,…,DQn-1中的任意一个的一组n数据(DQ)信号线322和至少一个用于传输至少一个选通信号DQS的选通信号线324。每组模块数据/选通线Y包括一组n模块数据信号线Y0,Y1,…,Yn-1和至少一个模块选通信号线YDQS。当一子组的内存设备与相关的数据缓存118通过相关子组的内存设备相连时，每组模块数据/选通线Y可包括多个子组的模块数据/选通线，例如图2B中所示的子组的模块数据/选通线YA和YB。每个子组模块数据/选通线YA包括一组n第一模块数据线YA0,YA1,…,YAn和至少一个第一模块选通信号线YADQS；并且每个子组模块数据/选通线YB包括一组n第二模块数据线YB0,YB1,…,YBn和至少一个第二模块选通信号线YBDQS。
每个数据缓存118包括一组DQ路由电路320在一侧与多个n个DQ信号线322的组的相应一组连接，并且在另一侧与多个相应的n个模块数据线的组的一个相应组相连，或者与多个相应的子组的模块数据线的一个子组连接，例如第一模块数据线YA0,YA1,…,YAn和第二模块数据线YB0,YB1,…,YBn。每个数据缓存118进一步包括一个DB控制电路310，在一侧与至少一个DQS信号线324连接，在另一侧与一个或多个模块选通信号线YDQS，或者第一模块选通信号线YADQS和第二模块选通信号线连接YBDQS。
DB控制电路310也能通过数据缓存信号线230接收模块时钟信号CK和数据缓存控制信号，并且输出数据路径控制信号330到DQ路由电路320，包括例如一个或多个激活信号ENA和/或ENB，和一些或全部的其他接收到的，解码的，和/或其他处理的数据缓存控制信号。在一些实施例中，DB控制电路310也输出一个或多个延迟信号DS，一个读DQS信号RDQS，一个写DQS信号WDQS，和一个缓存时钟信号CK0。每个DQ路由电路320被配置为可响应数据缓存控制信号以激活相应DQ信号线之间与选定的一个或多个内存设备的子组的数据通信，如下进一步详细说明。
在一些实施例中，DB控制电路310也提供了一个或多个延迟信号DS，其被DQ路由电路320用来控制数据缓存118输出的读和/或写数据的时序，如下进一步说明。在一些实施例中，DB控制电路310从模块时钟信号CK从新生成时钟信号CK0。在一些实施例中，重新生成的时钟信号CK0与模块时钟信号CK相位锁定的。在一些实施例中，重新生成的时钟信号CK0具有从模块时钟信号CK来的一个可编程延迟。在一些实施例中，将重新生成的CK0提供给相应组的内存设备，从而数据缓存118和相应组的内存设备形成一组在内存模块110上本地同步的设备。
在每组本地同步的设备中的内存设备112通过同一套的模块数据/选通信号线与每一组本地同步的设备中的数据缓存118相连接。或者每一组本地同步设备中的内存设备包括通过模块数据/选通心好的不同子组与数据缓存118相连接的内存设备的子组。例如，如同图4A所示，在内存设备的第一组中的内存设备M11,M12,M13,和M14可通过同一套模块数据线Y-10,Y-11,…,Y-1n-1和模块选通线Y-1DQS与数据缓存ID-1相连接。在这种实施例中，在内存设备的组中的一个子组可被数据缓存选中来与MCH交互数据，基于数据/选通信号的相位，其可不同于内存设备的不同子组。
可选的，如图4B所示，在第一组内存设备中形成子组的内存设备M11和M13通过模块数据线YA-10,YA-11,…,YA-1n和模块选通线YA-1DQS与数据缓存ID-1相连接，以及在第一组的内存设备中形成另一个子组的内存设备M12和M14通过模块数据线YB-10,YB-11,…,YB-1n和模块选通线YB-1DQS与数据缓存ID-1相连接。连接到相同数据缓存的内存可放置到内存主板119的同一侧或不同侧。与相同数据缓存连接的内存设备可在模块主板119的相对边上依次放置，或者相互叠放，和/或通过相关的数据缓存叠放。
具有数据宽度小于数据缓存118的数据宽度的多个内存设备也许可用来代替其中一个内存设备112，其具有与数据缓存一样的数据宽度。例如，如图5A所示，两个内存设备M11-1和M11-2也许可被用来代替内存设备M11。两个内存设备M11-1和M11-2中的每一个都具有数据宽度4，并且该两个内存设备在一起可以表现的类似具有数据宽度8的内存设备M11。因此，内存设备M11-1通过模块数据线YA-10,…,YA-13和模块选通线YA-1DQS-1与数据缓存ID-1耦合，然而内存电路M11-2通过模块数据线YA-14,…,YA-17和模块选通线YA-1DQS-2与数据缓存ID-1耦合。
在另一个实施例中，如图5B所示，4个内存设备M11-1到M11-4可用作内存设备M11。4个内存设备M11-1到M11-4中的每个都具有数据宽度4，并且该4个内存设备在一起可以表现的类似具有数据宽度16的内存设备M11。因此，内存设备M11-1通过模块数据线YA-10,…,YA-13和模块选通线YA-1DQS-1与数据缓存ID-1耦合，然而内存设备M11-2通过模块数据线YA-14,…,YA-17和模块选通线YA-1DQS-2与数据缓存ID-1耦合，并且以此类推。
图6A是一些实施例中从模块控制设备到内存模块中多个数据缓存的时钟信号和数据缓存控制信号的示意图。如图所示，数据缓存控制信号也许可包括例如在每个数据缓存上8个数据接收电路630相应接收到的8个信号。在一些实施例中，8个信号的一个或多个可指定一种运行模式(例如，正常运行，配置或测试模式)。其他数据缓存控制信号的定义在不同运行模式下是不同的。例如，在配置模式下，模块控制电路116基于从MCH101收到的配置信息使用DBCS来配置数据缓存118中的可编程特征；在测试模式中，DBCS被用来控制由数据缓存运行的自测进程；在正常运行模式下，DBCS包括了一个或多个激活信号和一个或多个ODT信号。
图6B显示了位于数据缓存118中的DB控制电路310。如图所示，DB控制电路310包括时钟缓存610，用于接收从模块控制设备116来的模块时钟信号CK，在输入时钟CK和本地同步时钟CK0之间提供相位锁定的相位锁定环路电路(PLL)611，用于调节本地同步时钟CK0的相位的时钟相位调节电路615，和驱动本地同步时钟CK0到相应内存设备组的时钟驱动器618。DB控制电路310进一步包括一个选通路由电路620，其在一侧与相应系统DQS信号线324耦合并且在另一侧与相应模块DQS信号线YADQS和YBDQS耦合。DB控制电路310进一步包括接收电路630来接收对应的DBCS。
DB控制电路310进一步包括控制处理电路640，其解码和/或另行处理数据缓存控制信号。在正常运行模式下，解码的或处理过的数据缓存控制信号可包括例如一个或多个数据路径激活信号ENA和/或ENB，其被DQ路由电路320和选通路由电路620用来选择性的激活位于MCH101和相应内存设备组的子组之间的数据通信，该数据通信与数据缓存关联。在配置模式下，解码的/处理的数据缓存控制信号被用于编程位于控制处理电路640中的配置寄存器，其依次控制一个或多个延迟信号DS1,DS2,DS3。延迟信号DS1被用于控制位于DQ/DQS路由电路的读取路径上的延迟电路，延迟信号DS2被用于控制位于数据缓存的DQ/DQS路由电路的写路径上的控制延迟电路，并且延迟信号DS3被用于控制本地同步时钟CK0的相位。
选通路由电路620也缓存从MCH101或者内存设备112来的选通信号，并相应输出写选通WDQS或读选通RDQS给DQ路由电路320。在一个实施例中，DB控制电路310进一步包括动态延迟动态延迟控制电路650，其对DQ路由电路320和选通路由电路620中的读数据/选通信号的时序提供动态调整。
在一些实施例中，如图6C所示，控制处理电路640包括控制逻辑660，其接收数据缓存控制信号和模块时钟信号CK和在正常运行模式中输出数据路径控制信号330。在配置模式下，控制逻辑给数据缓存中的编程配置寄存器输出配置信号。例如，控制逻辑输出配置信号681给可编程寄存器671，其给读数据/选通信号的时序提供静态控制，控制逻辑输出配置信号682给可编程寄存器671，其控制延迟信号DS2，用来控制写数据/选通信号的时序，和控制逻辑输出配置信号683给可编程寄存器673，其控制延迟信号DS3，用来控制本地同步时钟信号CK0的相位。
可编程寄存器671通过信号线691与动态控制电路650耦合，其也把DQS信号、时钟信号CK和数据路径激活信号EN中的一个作为输入，以及延迟信号DS1作为输出。动态延迟控制电路650在如下做进一步详细说明。
图7A为本发明一些实施例中显示内存模块110执行方法700的流程图。在图7A所示，方法包括接收710时钟信号和从MCH101来的系统C/A信号，和产生715模块时钟信号CK。模块时钟信号CK发送到多个分布的数据缓存118，其给每组本地同步设备产生725本地同步时钟信号CK0。每个数据缓存然后发送其本地同步时钟信号CK0给对应每个数据缓存的内存设备，并且内存设备根据相应的本地同步时钟信号来执行735内存运算。
因为模块控制电路116基于从MCH101来的信号产生DBCS，MCH101能训练数据缓存118以正确安排读/写信号的时序和正确调整本地不同时钟信号CK0的相位。在一些实施例中，模块控制电路116产生DBCS用于基于从MCH101来的模式注册命令信号来设置延时控制电路中的寄存器。如图7B所示，一种用于训练数据缓存以提供正确数量的相位偏移给本地同步时钟信号CK0的方法750包括采用写751数据到内存设备112中的一组内存位置上，其接着通过从一组内存位置上读752数据来执行一个读操作。该读的数据与写的数据相比较753来确定是否需要对每个本地同步时钟信号CK0进行相位调整。例如，如果从更接近模块控制电路116的数据信号线上读的数据比特与相应的写的数据比特一致，然而从离模块控制电路116更远的数据线上读的数据比特与相应的写的数据比特并不一致。该不一致可能是由从离模块控制电路116更远的数据缓存118中的本地同步时钟信号CK0在传输过程中被过多的延迟所引起的，并且正确的相位调整可被编程755进数据缓存来增加相位偏移给时钟信号CK0，从而补偿数据缓存中的偏差。该程序编制可通过例如模式注册写操作来实现。以上过程可重复直到达到正确的时钟信号相位调整。
图8显示了一个实施例中的DQ或DQS路由电路320或620。如图所示，DQ/DQS路由电路320/620包括一个DQ/DQS管脚801与相应的DQ/DQS信号线322/324进行耦合，一组一个或多个DQS管脚802与相应的模块DQ/DQS线Y/YDQS,或YA/YADQS和YB/YBDQS进行耦合。DQ/DQS路由电路320/620进一步包括写选通缓存810来缓存写数据/选通，写数据/选通接收器820来采样写数据/选通，和由延迟信号DS2控制的写延迟电路826。DQ/DQS路由电路320/620进一步包括多个写路径830，其为可选择的或能被一个和多个例如激活信号ENA和ENB的数据缓存控制信号来进行选择性的激活。
DQS路由电路进一步包括多个读路径850，其根据一个或多个数据缓存控制信号具有可选择性。从选择的读路径来的输出在延迟电路860中延迟由延迟信号DS1控制的一段时间，并且该输出由采样电路870进行采样。采样的读数据由发射器880通过DQ/DQS管脚801发送到相应的数据/选通信号线322/324。
图9显示了一个实施例中的DQS路由电路620。如图所示，DQS路由电路620包括第一DQS管脚901与对应DQS信号线324耦合，第二DQS管脚902A与对应模块DQS线YADQS耦合，第三DQS管脚902B与对应模块DQS线YBDQS耦合。DQS路由电路620进一步包括连接于第一DQS管脚901和第二DQS管脚902A的第一写选通路径和连接于第一DQS管脚901和第三DQS管脚902B的第二写管脚路径。第一写选通路径包括写选通缓存910来缓存写选通，写选通接收器920根据缓存的模块信号CK0和由延迟信号DS2控制的写延迟电路925来采样写选通。采样的写选通作为写选通WDQS提供给DQ路由电路320。第一写选通路径进一步包括第一写选通传送器930A以传送写选通给一个或多个与模块选通线YADQS连接的内存设备112。第二写选通路径包括写选通缓存910，写选通接收器920，由延迟信号DS2控制的写延迟电路825，和发送写选通给与模块选通线YBDQS耦合的一个或多个内存设备112的第二写选通发送器930B。第一和第二写选通发送器930A和930B由相应的两个激活信号ENA和ENB控制，从而第一写选通路径和第二写选通路径可由激活信号ENA和ENB进行选择性的激活/失效。
所述DQS路由电路进一步包括一连接于第一DQS管脚901和从第二和第三DQS管脚902A和902B中选出的一个DQS管脚之间的读选通路径。在该读选通路径中，选择电路950(例如多路复用器)基于一个或两个激活信号ENA或ENB来选择通过DQS管脚902A接收到的读选通信号或通过DQS管脚902B接收到的读选通信号。选择的读选通信号在延迟电路960中按照由延迟信号DS所控制的一个延迟数量被延迟，并且由采样电路970根据缓存的模块时钟信号CK0进行采样。采样的读选通作为读选通RDQS提供给DQ路由电路320，并且由发送器980通过第一DQS管脚901来发送给相应的选通信号线324。
图10显示了一个实施例中的DQ路由电路320。如图所示，DQ路由电路320包括第一DQ管脚1001与相应的DQ信号线130耦合，第二DQ管脚1002A与相应的模块DQ信号线YADQ耦合，第三DQ管脚1002B与相应的模块DQ线YBDQ耦合。DQ路由电路320进一步包括第一写数据路径连接于第一DQ管脚1001和第三DQ管脚1002B之间。第一写数据路径包括写数据缓存1010，写数据接收器1030可根据从DQS路由电路620来对写选通WDQS进行写数据采样，由延迟信号DS2控制的写延迟电路1025，和第一写数据发送器1030A可发送写数据给与模块数据线YADQ耦合的一个或多个内存设备112。第二写数据路径包括写数据缓存1010，写数据接收器1020，由延迟信号DS2控制的写延迟电路825，和第二写数据发送器1030B可发送写数据给与模块数据线YBDQ耦合的一个或多个内存设备112。第一和第二写数据发送器1130A和1130B由相应的两个激活信号ENA和ENB控制。因此，第一写数据路径和第二写数据路径可由激活信号ENA和ENB进行选择性的激活和失效。
DQ路由电路进一步包括连接于第一DQ管脚1001和由第二和第三DQ管脚1002A和1002B中选定的一个管脚之间的读数据路径。在读数据路径中，一个选择电路1050(例如多路复用器)基于一个或者两个激活信号ENA或ENB来选择通过DQ管脚1002A接收到的读数据信号或者选择通过DQ管脚1002B接收到的读数据信号。选择的读数据信号在延迟电路1060中延迟一个有延迟信号DS控制的数量。延迟读数据信号然后根据从DQS路由电路620来的读选通RDQS由接收电路1070进行采样，并且由发送器1080通过DQ管脚1001来发送给相应的数据信号线130。
图11显示了一个实施例中可用作延迟电路825/860/925/960/1025/1060的延迟电路1100。如图所示，延迟电路1100包括多个延迟阶段，例如延迟阶段1110，1120和1130，每个延迟输入信号一个提前确定的数量。延迟电路1100进一步包括一个选择电路(例如多路复用器)以根据接收到的延迟信号DS(DS1，DS2和DS3)从延迟阶段的输出中进行选择。选择电路的输出因此与输入信号延迟了由延迟信号DS控制的一个数量。
如上所述，MCH101能通过对控制DS1和DS2信号的寄存器进行编程来控制读/写信号的时序。但是，因为数据缓存118位于MCH101和相应组的内存设备112之间的数据路径中，MCH101对位于数据缓存和内存设备112之间的接口没有直接的控制。因此，传统的读/写平衡技术在管理读/写数据时序时是不够的。在一个实施例中，除了数据缓存118对读/写信号的时序和对于每组本地同步组件的时钟信号的相位具有可编程控制，数据缓存也包括了信号对齐机制来动态控制读数据/选通信号发送的时序，如下进一步说明。
图12A是一个实施例中的用于写操作的时序图。如图所示，在模块控制电路116于时间t1接收到与写操作相关的一个写命令W/C之后，模块控制电路116响应写命令在时间t2输出一个或多个激活信号EN。该一个或多个激活信号在时间t3被数据缓存118接收到，其在之后于时间t4接收到从MCH101来的一个或多个选通信号DQS。需注意的是相同的激活信号可能被另一个数据缓存118在时间t3’接收到，其可位于一个系统时钟MCK的不同于t3所在的周期的一个周期中。位于t4和t1之间的时间间隔与一个与系统100相关的写延迟W.L.相一致，以及可有MCH101控制并且对于数据缓存118是可认知的。位于t4和t3之间的时间间隔，之后可叫做激活写(enable-to-write)数据延迟EWD,能由数据缓存118确定，因为这些信号由该数据缓存接收到。基于这种断定，数据缓存118能知道位于t3和t1之间的时间间隔，之后可叫做命令激活(command-to-enable)延迟CED，数据缓存118使用该时间间隔来产生一个调整过的时钟信号并且来正确的安排传送读数据给MCH的时间，如下进一步解释。
图12B是一个实施例中用于读操作的时序图。如图所示，在模块控制电路116于时间t5接收到一个与读操作相关的读命令R/C之后，模块控制电路116响应读命令在时间t6输出一个或多个激活信号EN。该一个或多个激活信号在时间t7被数据缓存118接收到，其在时间t8输出读数据信号(图中未显示)和从相应组的内存设备处接收到的一个或多个选通信号DQS。需注意的是，先用的激活信号可能在时间t3’被另一个数据缓存118接收到，其可位于系统时钟MCH的一个不同于t3所在周期的周期中。因此，单独激活信号本身不能被数据缓存118用于安排发送读信号的时间。
因为具有位于t7和t5之间的时间间隔的信息，该时间间隔应该在一些实施例中等同于的位于t3和t1之间的时间间隔，也即命令激活延迟CED之间的时间间隔，数据缓存能增加一个正确数量的延迟给读数据信号和一个或多个DQS信号，从而读数据信号和一个或多个DQS信号在时间t9被数据缓存通过相应组的数据/选通信号线130发送给MCH101，而位于t9和t5之间的时间间隔和与系统100相关的读延迟R.L.相一致。
位于t4和t3之间的时间间隔，也即激活写数据延迟EWD，是由位于DB控制电路310中的延迟控制电路650确定的，如图6所示。根据一个实施例，如图13所示，动态延迟控制电路650包括报头检测器1310用于检测一个位于DQS中的写报头，触发器电路1320，其具有激活输入EN来接收数据缓存控制信号中的一个和时钟输入CK来接收到缓存的模块时钟信号CK0，和计数电路1330，其具有启动(Start)输入来接收数据缓存控制信号中的一个，和停止(Stop)输入来接收触发器电路1320的输出。因此，计数电路的输出将可指示位于监测到写报头时和接收到一个数据缓存信号时之间的时间间隔。该输出与从位于电路1340中的可编程寄存器671的输出进行合并，其输出延迟信号DS1。
因此，如图14所示，在一个实施例中，内存模块110根据方法1400在内存系统100中运行。在该方法中，在写操作中，数据缓存118从模块控制电路或模块控制器116(1410)接收到一个或多个数据缓存控制信号。模块控制器116产生一个或多个数据缓存控制器信号，以响应从MCH101来的代表写命令的C/A信号。一个或多个数据缓存控制信号用于控制数据缓存118.例如，一个或多个数据缓存控制信号可包括一个或多个第一激活信号以激活写路径，从而允许将写数据传达给与数据缓存118连接的内存设备中的一个选定子组的内存设备。在接收到一个或多个第一激活信号后的一段时间间隔之后，数据缓存118接收到从MCH101(1420)来的写数据DQ和写选通DQS。在一个实施例中，当接收到一个或多个激活信号，计数器启动，当写数据DQ或写选通DQS被接收到时停止计数器。因此，介于接收一个或多个第一激活信号和接收写选通信号DQS之间的时间间隔EWD会被记录下来。
因为介于从MCH101来的命令信号的到达和从MCH101来的写数据/选通信号DQ/DQS的达到之间的时间间隔为根据与系统100相关的写延迟参数来设置的，时间间隔EWD可被用于确定介于当内存模块110收到命令信号和当数据缓存118收到一个或多个激活信号之间的时间间隔CED。数据缓存118可使用时间间隔CED来正确安排传送读数据给MCH101的时间。
如图14所示，延迟信号DS根据时间间隔EWD(1430)来生成。与接收写选通信号DQS同时的，数据缓存118也接收到一组写数据信号DQ(1440)。接收到的写数据信号被发送给子组的内存设备(1450)，其由一个或多个第一激活信号从与数据缓存118耦合的一组内存设备中选择。
在读操作中，数据缓存114从模块控制器116(1460)处接收到另一组数据缓存控制信号包括例如一个或多个第二激活信号。模块控制器116响应从MCH101处来的读命令信号以产生一个或多个第二激活信号，并且数据缓存118使用该激活信号来从选择接收读数据的内存设备子组。此后，读选通信号DQS和一组读数据信号DQ被从内存设备选定的子组接收到。为了正确安排发送DQS和DQ信号给MCH101的时间，根据延迟信号DQ来调整(例如延迟)DQS和DQ信号，例如DQS和DQ信号间隔一个与系统100相关的读延迟参数一致的时间间隔来跟随一个读命令。

Claims (12)

1.一种内存模块，被配置为通过N x n比特宽度的内存总线与一内存控制器连接，所述内存总线包括一组控制信号线和N组n比特宽度的数据/选通信号线，其中，N和n为大于1的整数，包括：
控制电路，用于通过所述一组控制信号线来接收来自所述内存控制器的输入地址/控制(C/A)信号和系统时钟(MCK)，所述控制电路还用于响应所述系统时钟(MCK)和所述输入C/A信号而输出模块时钟信号(CK)、模块C/A信号和数据缓存控制信号；
N个数据缓存，每个数据缓存被配置为通过一组数据缓存控制信号线接收来自所述控制电路的所述模块时钟信号(CK)和所述数据缓存控制信号，所述N个数据缓存中的每个数据缓存被配置为操作性地耦接到相应的一组n比特宽度的数据/选通信号线，所述每个数据缓存包括数据路径以及响应所述数据缓存控制信号来控制所述数据路径的逻辑，所述数据路径中的至少一个包括受所述逻辑控制的可编程延迟电路，所述每个数据缓存还被配置为响应所述模块时钟信号(CK)来产生相应的本地时钟信号(CK0)，所述相应的本地时钟信号(CK))与所述模块时钟信号(CK)锁相并具有相对于所述模块时钟信号(CK)的相应可编程延迟；以及
内存设备，包括对应于所述N个数据缓存中相应数据缓存的N组内存设备，所述N组内存设备中相应一组耦接到所述N个数据缓存中对应的数据缓存并被配置为接收来自所述控制电路的模块C/A信号和来自所述对应的数据缓存的相应的本地时钟信号，所述N组内存设备中的每一组还被配置为响应所述模块C/A信号和所述相应的本地时钟信号、通过所述对应的数据缓存中的数据路径来与所述内存控制器进行数据和数据选通信号的通信。
2.根据权利要求1所述的内存模块，其中，所述控制电路、所述N个数据缓存和所述内存设备与同一块印刷电路板连接，所述印刷电路板包括沿着其一边布置的、用于连接到所述一组控制信号线中相应控制信号线和所述N组n比特宽度的数据/选通信号线中相应的数据/选通信号线的连接器，并且其中所述N个数据缓存沿着所述印刷电路板的所述一边分布并处于所述N组内存设备和所述连接器之间。
3.根据权利要求1或2所述的内存模块，其中所述对应的数据缓存包括：时钟缓存，用于接收来自所述控制电路的所述模块时钟信号(CK)；锁相环电路，用于在模块所述模块时钟信号(CK)和所述相应的本地时钟信号(CK0)之间提供相位锁定；可编程时钟延迟电路，用于根据所述相应可编程延迟来延迟所述本地时钟信号(CK0)；以及时钟驱动器，用于将延迟后的所述本地时钟信号驱动到对应的一组内存设备。
4.根据权利要求1或2所述的内存模块，其中所述每个数据缓存包括一个或多个可编程寄存器，其经所述逻辑配置用于控制所述相应可编程延迟。
5.根据权利要求4所述的内存模块，其中所述内存模块被配置为在正常模式或配置模式下操作，其中在所述正常模式下所述N个数据缓存被配置为缓存各组内存设备和所述内存控制器之间内存操作的数据/选通信号，并且其中在所述配置模式下所述控制电路被配置为响应来自内存控制器的模式注册命令信号而输出模块控制信号，并且所述每个数据缓存被配置为响应经所述一组数据缓存控制信号线接收的来自所述控制电路的模块控制信号来对所述一个或多个可编程寄存器进行编程。
6.根据权利要求1或2所述的内存模块，其中所述每个数据缓存包括一个或多个可编程寄存器，其经所述逻辑配置以控制所述可编程延迟电路。
7.根据权利要求1或2所述的内存模块，其中所述每个数据缓存包括控制所述可编程延迟电路的一个或多个可编程寄存器，其中所述内存模块被配置为在正常模式或配置模式下操作，其中在所述正常模式下所述N个数据缓存被配置为缓存各组内存设备和所述内存控制器之间内存操作的数据/选通信号，并且其中在所述配置模式下所述每个数据缓存被配置为对所述一个或多个可编程寄存器进行编程。
8.根据权利要求1或2所述的内存模块，其中所述控制电路不向所述内存设备发送任何时钟信号。
9.根据权利要求1或2所述的内存模块，其中所述数据缓存控制信号不同于所述模块C/A信号。
10.根据权利要求1或2所述的内存模块，其中所述内存设备排列成一排或多排，并且其中每个内存设备都是n位宽或n/2位宽，并且其中每组内存设备包括所述一排或多排中每一排中的一个或两个内存设备。
11.一种内存模块，被配置为通过N x n比特宽度的内存总线与一内存控制器连接，所述内存总线包括一组控制信号线和N组n比特宽度的数据/选通信号线，其中，N和n为大于1的整数，包括：
控制电路，用于通过所述一组控制信号线来接收来自所述内存控制器的输入地址/控制(C/A)信号和系统时钟(MCK)，所述控制电路还用于响应所述系统时钟和输入C/A信号而输出模块时钟信号(CK)、模块C/A信号和数据缓存控制信号；
N个数据缓存，每个数据缓存被配置为一组数据缓存控制信号线接收来自控制电路的模块时钟信号和数据缓存控制信号，所述N个数据缓存中的每个数据缓存被配置为与相应的一组n比特宽度的数据/选通信号线操作性地耦接，所述每个数据缓存包括数据路径以及响应所述数据缓存控制信号来控制所述数据路径的逻辑，所述数据路径包括可编程延迟电路用于延迟通过该数据路径的数据信号，其中所述每个数据缓存还包括经所述逻辑设置以控制所述可编程延迟电路的可编程寄存器；以及
内存设备，包括对应于所述N个数据缓存中相应数据缓存的N组内存设备，所述N组内存设备中相应一组与对应的数据缓存耦接并被配置为接收来自所述控制电路的模块C/A信号和来自所述控制电路的模块时钟信号，所述N组内存设备中的每一组还被配置为响应所述模块C/A信号和所述模块时钟信号、通过所述对应的数据缓存中的数据路径来与所述内存控制器进行数据和数据选通信号的通信；
其中所述内存模块被配置为在正常模式或配置模式下操作，其中在所述正常模式下所述N个数据缓存被配置为缓存各组内存设备和所述内存控制器之间内存操作的数据/选通信号，并且其中在所述配置模式下所述每个数据缓存被配置为对所述可编程寄存器进行编程。
12.根据权利要求11所述的内存模块，其中在所述配置模式下所述控制电路被配置为响应来自所述内存控制器的模式注册命令信号而输出模块控制信号，并且所述每个数据缓存被配置为响应经所述一组数据缓存控制信号线接收的来自所述控制电路的模块控制信号来设置所述可编程寄存器。
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