CN109979939A - 半导体存储器件结构及其制作方法 - Google Patents
半导体存储器件结构及其制作方法 Download PDFInfo
- Publication number
- CN109979939A CN109979939A CN201711439945.3A CN201711439945A CN109979939A CN 109979939 A CN109979939 A CN 109979939A CN 201711439945 A CN201711439945 A CN 201711439945A CN 109979939 A CN109979939 A CN 109979939A
- Authority
- CN
- China
- Prior art keywords
- word line
- word lines
- word
- memory device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 95
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims description 27
- 239000004020 conductor Substances 0.000 claims description 23
- 238000009826 distribution Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
本发明提供一种半导体存储器件结构及其制作方法，结构包括：半导体衬底、字线、位线接触点及位线，半导体衬底具有若干呈波浪型延伸的沟槽隔离结构，藉由沟槽隔离结构隔离出若干呈波浪型延伸的有源区；字线与有源区交叉，字线可包括实质字线及拟置字线，实质字线两侧缘的有源区中具有源区及漏区；位线接触点形成于漏区上；位线形成于位线接触点上，并与字线交叉。本发明形成波浪型的有源区及与有源区交叉的字线，拟置字线通入电压后，可以作为隔离沟槽，将有源区间隔成多个有源区单元。相比于传统的浅沟槽隔离结构，本发明的拟置字线可以大大缩小与所述拟置字线相邻的两根实质字线之间的间距。
Description
技术领域
本发明属于集成电路制造技术领域，特别是涉及一种半导体存储器件结构及其制作方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，简称：DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器10和晶体管11；晶体管11的栅极与字线13相连、晶体管11的漏极/源极与位线12相连、晶体管11的源极/漏极与电容器10相连；字线13上的电压信号能够控制晶体管11的打开或关闭，进而通过位线12读取存储在电容器10中的数据信息，或者通过位线12将数据信息写入到电容器10中进行存储，如图1所示。
在阵列图案层级下需要在间距上界定三个特征：场上的两个字线及一接地栅极。通常来说，场上的接地栅极平行图案的最大密度需要确保可执行线性自对准接触蚀刻，以形成用于插塞传导存储及接触有源区域的空腔，常规的间距加倍在此情况下并不有效，因为关于每个经图案化的间距加倍特征不能界定用于字线对字线及接地栅极的正确间隙。更重要的是，常规的形成字线间的隔离沟槽需要在衬底中单独蚀刻隔离沟槽，并该隔离沟槽中填充绝缘材料，以防止字线的漏电，需要大大增加工艺成本，且不利于工艺效率的提高。
基于以上所述，提供一种可以进行间距加倍的等间距字线以及可有效降低隔离沟槽制作成本的半导体存储器件结构及其制作方法实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体存储器件结构及其制作方法，可以实现等间距字线的间距加倍以及可有效降低隔离沟槽制作成本的半导体存储器件结构及其制作方法。
为实现上述目的及其他相关目的，本发明提供一种半导体存储器件结构的制作方法，所述制作方法包括：1)提供一半导体衬底，于所述半导体衬底中形成若干呈波浪型延伸的沟槽隔离结构，藉由所述沟槽隔离结构于所述半导体衬底中隔离出若干呈波浪型延伸的有源区；2)于所述半导体衬底中形成字线，所述字线与所述有源区交叉，所述字线包括实质字线及拟置字线；3)于所述实质字线两侧缘的有源区中分别形成源区及漏区；4)于所述漏区上形成位线接触点；以及5)于所述位线接触点上形成位线，所述位线与所述字线交叉。
优选地，步骤2)中，所述拟置字线包括隔离字线，所述隔离字线通入电压以作为间隔所述有源区的短边隔离沟槽，所述隔离字线的两侧缘不具备位线接触点。
进一步地，每两根相邻的所述隔离字线于所述有源区中隔出一有源区单元，每个所述有源区单元与两根间隔排布的所述实质字线交叉，所述两根间隔排布的所述实质字线共用一个所述漏区；步骤1)中，所述沟槽隔离结构作为间隔所述有源区单元的长边隔离沟槽；步骤2)中，所述隔离字线作为间隔所述有源区单元的短边隔离沟槽。
优选地，呈波浪型延伸的所述有源区的任一波峰及任一波谷与所述隔离字线交叉。
优选地，步骤1)中，所述沟槽隔离结构等间距排布，从而使得呈波浪型延伸的有源区等间距排布。
优选地，所述字线等间距排布，所述位线等间距排布，且所述位线包括与所述字线垂直交叉的分布，用以实现减少位线长度，降低寄生电容。
优选地，步骤2)包括：2-1)于所述半导体衬底中形成字线沟槽，所述字线沟槽与所述有源区交叉；2-2)于所述字线沟槽的底部及侧壁形成第一介质层；2-3)于所述字线沟槽中填充导电材料层，并刻蚀所述导电材料层，以使其顶面低于所述半导体衬底的顶面，以形成凹槽；以及2-4)于所述凹槽中填充第二介质层，以掩埋所述导电材料层。
优选地，所述拟置字线用以实现与所述拟置字线相邻的两根实质字线的间距加倍。
本发明还提供一种半导体存储器件结构，包括：半导体衬底，所述半导体衬底具有若干呈波浪型延伸的沟槽隔离结构，藉由所述沟槽隔离结构于所述半导体衬底中隔离出若干呈波浪型延伸的有源区；字线，形成于所述半导体衬底中，所述字线与所述有源区交叉，所述字线包括实质字线及拟置字线，所述实质字线两侧缘的有源区中具有源区及漏区；位线接触点，形成于所述漏区上；以及位线，形成于所述位线接触点上，并与所述字线交叉。
优选地，所述拟置字线包括隔离字线，所述隔离字线通入电压以作为间隔所述有源区的隔离沟槽，所述隔离字线的两侧缘不具备位线接触点。
优选地，每两根相邻的所述隔离字线于所述有源区中隔出一有源区单元，每个所述有源区单元与两根间隔排布的所述实质字线交叉，所述两根间隔排布的所述实质字线共用一个所述漏区；所述沟槽隔离结构作为间隔所述有源区单元的长边隔离沟槽；所述隔离字线作为间隔所述有源区单元的短边隔离沟槽。
更优地，呈波浪型延伸的所述有源区的任一波峰及任一波谷与所述隔离字线交叉。
优选地，所述沟槽隔离结构等间距排布，从而使得呈波浪型延伸的所述有源区等间距排布。
优选地，所述字线等间距排布，所述位线等间距排布，且所述位线包括与所述字线垂直交叉的分布，用以实现减少位线长度，降低寄生电容。
优选地，所述半导体衬底中形成有字线沟槽，所述字线沟槽与所述有源区交叉；所述字线包括：第一介质层，形成于所述字线沟槽的底部及侧壁；导电材料层，填充于所述字线沟槽中，所述导电材料层的顶面低于所述半导体衬底的顶面，以形成凹槽；以及第二介质层，填充于所述凹槽中，以掩埋所述导电材料层。
优选地，所述拟置字线用以实现与所述拟置字线相邻的两根实质字线的间距加倍。
如上所述，本发明的半导体存储器件结构及其制作方法，具有以下有益效果：
本发明可以形成多个波浪型延伸的有源区，并形成与有源区交叉的等间距的字线，所述字线包括实质字线及拟置字线，所述拟置字线通入电压后，可以作为隔离沟槽，将所述有源区间隔成多个有源区单元。
相比于传统的浅沟槽隔离结构(STI)，本发明的拟置字线可以大大缩小与所述拟置字线相邻的两根实质字线之间的间距，实现与所述拟置字线相邻的两根实质字线的间距加倍。
附图说明
图1显示为现有技术的半导体存储器的电路结构示意图。
图2～图10显示为本发明实施例一的半导体存储器件结构的制作方法各步骤所呈现的结构示意图，其中，图3对应图2，图7对应图6。
图11显示为本发明实施例一图10中的半导体存储器件结构的等效电路结构图。
图12～图13为本发明实施例二的半导体存储器件结构中显示等间距的字线实现2次间距加倍的结构示意图，其中，图13显示为图12在A-A’处的在所述半导体衬底中的截面结构示意图。
图14显示为本发明实施例二图12中的半导体存储器件结构的等效电路结构图。
图15为本发明实施例三的半导体存储器件结构中显示等间距的字线实现3次间距加倍的结构示意图。
元件标号说明
10 电容器；
11 晶体管；
12 位线；
13 字线；
101 半导体衬底；
102 沟槽隔离结构；
103 有源区；
104 拟置字线；
105 实质字线；
106 源区；
107 漏区；
108 位线接触点；
109 位线；
110 有源区单元；
201 波峰；
202 波谷；
301 字线沟槽；
302 第一介质层；
303 导电材料层；
304 凹槽；
305 第二介质层；
a、b、c 有源区；
A、B、C 电路。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2～图15。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图2～图15所示，本实施例提供一种半导体存储器件结构的制作方法，所述制作方法包括：
如图2～图3所示，其中，图3显示为图2中A-A’处的截面结构示意图，首先进行步骤1)，提供一半导体衬底101，于所述半导体衬底101中形成若干呈波浪型延伸的沟槽，于所述沟槽中填充绝缘层，以形成沟槽隔离结构102，藉由所述沟槽隔离结构102于所述半导体衬底101中隔离出若干呈波浪型延伸的有源区103。
所述半导体衬底101包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等，在本实施例中，所述半导体衬底101可包括硅衬底。
采用光刻工艺及等离子体干法刻蚀工艺于所述半导体衬底101中形成若干呈波浪型延伸的沟槽，然后采用热氧化工艺于所述沟槽的底部及表面形成二氧化硅层，接着采用等离子体增强化学气相沉积于所述沟槽中填充绝缘层，所述绝缘层的材料可包含二氧化硅或氮化硅等，最后经过化学机械平坦化或蚀刻工艺进行平坦化处理，直至所述绝缘层的顶面与所述半导体衬底101的顶面齐平，以形成沟槽隔离结构102。
藉由所述沟槽隔离结构102于所述半导体衬底101中隔离出若干呈波浪型延伸的有源区103。优选地，所述沟槽隔离结构102等间距排布，从而使得呈波浪型延伸的有源区103等间距排布。
如图4～图7所示，其中，图7为图6中A-A’处的截面结构示意图，然后进行步骤2)，于所述半导体衬底101中形成字线，所述字线与所述有源区103交叉，所述字线包括实质字线105及拟置字线104。
具体地，所述字线包括晶体管字线，步骤2)包括：
如图4所示，首先进行步骤2-1)，采用光刻工艺及等离体体干法刻蚀工艺于所述半导体衬底101中形成字线沟槽301，所述字线沟槽301与所述有源区103及所述沟槽隔离结构102交叉。
如图5所示，接着进行步骤2-2)及2-3)，于所述字线沟槽301的底部及侧壁形成第一介质层302，于所述字线沟槽301中填充导电材料层303，并刻蚀所述导电材料层303，以使其顶面低于所述半导体衬底101的顶面，以形成凹槽304。
例如，采用热氧化工艺于所述字线沟槽301的底部及侧壁形成二氧化硅层，作为所述第一介质层302，所述第一介质层302作为所述晶体管字线的栅介质层，然后于所述字线沟槽301中填充氮化钛粘附层及钨导线层，作为所述导电材料层303，对所述导电材料层303进行平坦化处理，并采用刻蚀工艺将所述导电材料层303的顶面刻蚀至低于所述半导体衬底101的顶面，以形成凹槽304。
如图6及图7所示，最后进行步骤2-4)，于所述凹槽304中填充第二介质层305，以掩埋所述导电材料层303。
例如，采用化学气相沉积法于所述凹槽304中填入二氧化硅，作为所述第二介质层305，以掩埋所述导电材料层303。
如图6及图7所示，所述拟置字线104包括隔离字线，所述隔离字线通入电压以作为间隔所述有源区103的短边隔离沟槽，所述隔离字线的两侧缘不具备位线接触点108，具体地，所述电压包含负电压与正电压所组成群组中的一种，可根据不同的器件类型进行选择。在本实施例中，所述电压包含负电压。
如图6及图7所示，每两根相邻的所述隔离字线于所述有源区103中隔出一有源区单元110，每个所述有源区单元110与两根间隔排布的所述实质字线105交叉，所述两根间隔排布的所述实质字线105共用一个所述漏区107，步骤1)中，所述沟槽隔离结构102作为间隔所述有源区单元110的长边隔离沟槽；步骤2)中，所述隔离字线作为间隔所述有源区单元110的短边隔离沟槽。
所述呈波浪型延伸的有源区103的任一波峰201及任一波谷202与所述隔离字线交叉。
优选地，所述字线等间距排布，所述拟置字线104可以实现与所述拟置字线104相邻的两根实质字线105的间距加倍。
本发明形成与有源区103交叉的等间距的字线，所述字线包括实质字线105及拟置字线104，所述拟置字线104通入电压后，可以作为隔离沟槽，将所述有源区103间隔成多个有源区单元110。相比于传统的浅沟槽隔离结构102(STI)需要占用较大的面积，本发明的隔离字线可以大大缩小与所述隔离字线相邻的两根实质字线105之间的间距，实现与所述拟置字线104相邻的两根实质字线105的间距加倍。
如图8所示，接着进行步骤3)，于所述实质字线105两侧缘的有源区103中分别形成源区106及漏区107。
在本实施例中，以所述字线作为自对准的掩膜，采用离子注入工艺与所述实质字线105两侧缘的有源区103中分别形成源区106及漏区107。
如图9所示，接着进行步骤4)，于所述漏区107上形成位线接触点108。
作为示例，首先于所述半导体衬底101表面形成隔离层，采用光刻-刻蚀工艺于所述隔离层中形成露出所述漏区107的通孔，然后于所述通孔中填入导电层，对所述导电层平坦化后形成所述位线接触点108。
如图10～图11所示，其中，图11显示为图10中的半导体存储器件结构的等效电路结构图(图10中有源区a、有源区b及有源区c与图11电路中的电路A、电路B及电路C对应)，最后进行步骤5)，于所述位线接触点108上形成位线109，所述位线109与所述字线交叉。
作为示例，所述位线109等间距排布，所述字线与所述位线109可以呈直线延伸，且所述位线109与所述字线垂直交叉。本发明通过波浪型的有源区103设置以及垂直交叉的字线与位线109设置，用以实现减少位线109长度，以大大提高所述半导体存储器结构的集成密度。
如图12～图15所示，其中，图13显示为图12在A-A’处的在所述半导体衬底101中的截面结构示意图，图14显示为图12的半导体存储器件结构的等效电路结构示意图(图12中有源区a、有源区b及有源区c与图14电路中的电路A、电路B及电路C对应)，表明本发明等间距的字线可以多次间距加倍，加倍次数可以大于等于2；所述呈波浪型延伸的有源区103的任一波峰201及任一波谷202与所述隔离字线交叉。图12～图14显示为本发明等间距的字线可以多次间距加倍，加倍次数等于2次的结构示意图，图15显示为本发明等间距的字线可以多次间距加倍，加倍次数等于3次的结构示意图。
如图12～图15所示，图13显示为图12在A-A’处的在所述半导体衬底101中的截面结构示意图，图14显示为图12的半导体存储器件结构的等效电路结构示意图，本实施例的所述呈波浪型延伸的有源区103相邻的波峰201及波谷202之间，由所述隔离字线104隔出有源区单元110。所述呈波浪型延伸的有源区103的任一波峰201及任一波谷202与所述隔离字线104交叉。图12～图14显示为呈波浪型延伸的有源区103相邻的波峰201及波谷202之间，由所述隔离字线隔出有源区单元110的数量变化一，图15显示为呈波浪型延伸的有源区103相邻的波峰201及波谷202之间，由所述隔离字线隔出有源区单元110的数量变化二。如图2～图15所示，本实施例还提供一种半导体存储器件结构，所述半导体存储器件结构包括：半导体衬底101、字线(实质字线105和拟置字线104的组合)、位线接触点108以及位线109。
所述半导体衬底101具有若干呈波浪型延伸的沟槽隔离结构102，藉由所述沟槽隔离结构102于所述半导体衬底101中隔离出若干呈波浪型延伸的有源区103。
所述半导体衬底101可包括硅衬底、锗衬底、锗硅衬底、碳化硅衬底等的任一种，在本实施例中，所述半导体衬底101可包括硅衬底。
对应于所述沟槽隔离结构102的位置，若干呈波浪型延伸的沟槽形成于所述半导体衬底101中，所述沟槽隔离结构102可包括形成于所述沟槽的底部及表面的二氧化硅层以及填充于所述沟槽中绝缘层，所述绝缘层的材料可包含二氧化硅或氮化硅等。
藉由所述沟槽隔离结构102于所述半导体衬底101中隔离出若干呈波浪型延伸的有源区103。优选地，所述沟槽隔离结构102等间距排布，从而使得呈波浪型延伸的有源区103等间距排布。
所述字线形成于所述半导体衬底101中，所述字线与所述有源区103交叉，所述字线可包括实质字线105及拟置字线104，所述实质字线105两侧缘的有源区103中具有源区106及漏区107。
如图7所示，作为示例，所述字线包括：字线沟槽301，形成于所述半导体衬底101中，所述字线沟槽301与所述有源区103交叉；第一介质层302，形成于所述字线沟槽301的底部及侧壁；导电材料层303，填充于所述字线沟槽301中，所述导电材料层303的顶面低于所述半导体衬底101的顶面，以形成凹槽304；以及第二介质层305，填充于所述凹槽304中，以掩埋所述导电材料层303。
如图6及图7所示，所述拟置字线104可包括隔离字线，所述隔离字线通入电压以作为间隔所述有源区103的隔离沟槽，所述隔离字线的两侧缘不具备位线接触点108，具体地，所述电压包含负电压与正电压所组成群组中的一种，可根据不同的器件类型进行选择。在本实施例中，所述电压包含负电压。
如图6及图7所示，每两根相邻的所述隔离字线于所述有源区103中隔出一有源区单元110，每个所述有源区单元110与两根间隔排布的所述实质字线105交叉，所述两根间隔排布的所述实质字线105共用一个所述漏区107，所述沟槽隔离结构102作为间隔所述有源区单元110的长边隔离沟槽；所述隔离字线作为间隔所述有源区单元110的短边隔离沟槽。
所述呈波浪型延伸的有源区103的任一波峰201及任一波谷202与所述隔离字线交叉。
优选地，所述字线等间距排布，所述拟置字线104可以实现与所述拟置字线104相邻的两根实质字线105的间距加倍。
本发明形成与有源区103交叉的等间距的字线，所述字线可包括实质字线105及拟置字线104，所述拟置字线104通入电压后，可以作为隔离沟槽，将所述有源区103间隔成多个有源区单元110。相比于传统的浅沟槽隔离结构102(STI)需要占用较大的面积，本发明的隔离字线可以大大缩小与所述隔离字线相邻的两根实质字线105之间的间距，实现与所述拟置字线104相邻的两根实质字线105的间距加倍。
本发明提供形成与有源区103交叉的等间距的字线，所述字线可包括实质字线105及拟置字线104，等间距的字线可以通过一次制程同时形成。
本发明提供形成与有源区103交叉的等间距的字线，所述字线可包括实质字线105及拟置字线104，等间距的字线可以多次间距加倍，加倍次数大于等于2。
所述位线接触点108形成于所述漏区107上。
所述半导体衬底101表面形成有隔离层在所述实质字线105上，通孔形成于相邻隔离层之间，以露出所述漏区107，所述位线接触点108可包括位于所述通孔中且在所述漏区107上的导电层。
所述位线109形成于所述位线接触点108上，并与所述字线交叉。
作为示例，所述位线109等间距排布，所述字线与所述位线109可以呈直线延伸，且所述位线109与所述字线垂直交叉。本发明通过波浪型的有源区103设置以及垂直交叉的字线与位线109设置，可以大大提高所述半导体存储器结构的集成密度。
如图12～图15所示，其中，图13显示为图12在A-A’处的在所述半导体衬底101中的截面结构示意图，图14显示为图12的半导体存储器件结构的等效电路结构示意图，表明本发明等间距的字线可以多次间距加倍，加倍次数可以大于等于2；所述呈波浪型延伸的有源区103的任一波峰201及任一波谷202与所述隔离字线交叉。图12～图14显示为本发明等间距的字线可以多次间距加倍，加倍次数等于2次的结构示意图，图15显示为本发明等间距的字线可以多次间距加倍，加倍次数等于3次的结构示意图。
如上所述，本发明的半导体存储器件结构及其制作方法，具有以下有益效果：
本发明可以形成多个波浪型延伸的有源区103，并形成与有源区103交叉的等间距的字线，所述字线可包括实质字线105及拟置字线104，所述拟置字线104通入电压后，可以作为隔离沟槽，将所述有源区103间隔成多个有源区单元110。
相比于传统的浅沟槽隔离结构102(STI)，本发明的拟置字线104可以大大缩小与所述拟置字线104相邻的两根实质字线105之间的间距，实现与所述拟置字线104相邻的两根实质字线105的间距加倍。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种半导体存储器件结构的制作方法，其特征在于，所述制作方法包括：
1)提供一半导体衬底，于所述半导体衬底中形成若干呈波浪型延伸的沟槽隔离结构，藉由所述沟槽隔离结构于所述半导体衬底中隔离出若干呈波浪型延伸的有源区；
2)于所述半导体衬底中形成字线，所述字线与所述有源区交叉，所述字线包括实质字线及拟置字线；
3)于所述实质字线两侧缘的有源区中分别形成源区及漏区；
4)于所述漏区上形成位线接触点；以及
5)于所述位线接触点上形成位线，所述位线与所述字线交叉。
2.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤2)中，所述拟置字线包括隔离字线，所述隔离字线通入电压以作为间隔所述有源区的短边隔离沟槽，所述隔离字线的两侧缘不具备位线接触点。
3.根据权利要求2所述的半导体存储器件结构的制作方法，其特征在于：每两根相邻的所述隔离字线于所述有源区中隔出一有源区单元，每个所述有源区单元与两根间隔排布的所述实质字线交叉，所述两根间隔排布的所述实质字线共用一个所述漏区；步骤1)中，所述沟槽隔离结构作为间隔所述有源区单元的长边隔离沟槽；步骤2)中，所述隔离字线作为间隔所述有源区单元的短边隔离沟槽。
4.根据权利要求2所述的半导体存储器件结构的制作方法，其特征在于：呈波浪型延伸的所述有源区的任一波峰及任一波谷与所述隔离字线交叉。
5.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤1)中，所述沟槽隔离结构等间距排布，从而使得呈波浪型延伸的所述有源区等间距排布；所述字线等间距排布，所述位线等间距排布，且所述位线包括与所述字线垂直交叉的分布，用以实现减少所述位线长度，降低寄生电容。
6.根据权利要求1所述的半导体存储器件结构的制作方法，其特征在于：步骤2)包括：
2-1)于所述半导体衬底中形成字线沟槽，所述字线沟槽与所述有源区交叉；
2-2)于所述字线沟槽的底部及侧壁形成第一介质层；
2-3)于所述字线沟槽中填充导电材料层，并刻蚀所述导电材料层，以使其顶面低于所述半导体衬底的顶面，以形成凹槽；以及
2-4)于所述凹槽中填充第二介质层，以掩埋所述导电材料层。
7.根据权利要求1～6任一项所述的半导体存储器件结构的制作方法，其特征在于：所述拟置字线用以实现与所述拟置字线相邻的两根实质字线的间距加倍。
8.一种半导体存储器件结构，其特征在于，包括：
半导体衬底，所述半导体衬底具有若干呈波浪型延伸的沟槽隔离结构，藉由所述沟槽隔离结构于所述半导体衬底中隔离出若干呈波浪型延伸的有源区；
字线，形成于所述半导体衬底中，所述字线与所述有源区交叉，所述字线包括实质字线及拟置字线，所述实质字线两侧缘的有源区中具有源区及漏区；
位线接触点，形成于所述漏区上；以及
位线，形成于所述位线接触点上，并与所述字线交叉。
9.根据权利要求8所述的半导体存储器件结构，其特征在于：所述拟置字线包括隔离字线，所述隔离字线通入电压以作为间隔所述有源区的短边隔离沟槽，所述隔离字线的两侧缘不具备位线接触点。
10.根据权利要求8所述的半导体存储器件结构，其特征在于：每两根相邻的所述隔离字线于所述有源区中隔出一有源区单元，每个所述有源区单元与两根间隔排布的所述实质字线交叉，所述两根间隔排布的所述实质字线共用一个所述漏区；所述沟槽隔离结构作为间隔所述有源区单元的长边隔离沟槽；所述隔离字线作为间隔所述有源区单元的短边隔离沟槽。
11.根据权利要求8所述的半导体存储器件结构，其特征在于：呈波浪型延伸的所述有源区的任一波峰及任一波谷与所述隔离字线交叉。
12.根据权利要求8所述的半导体存储器件结构，其特征在于：所述沟槽隔离结构等间距排布，从而使得呈波浪型延伸的所述有源区等间距排布，所述字线等间距排布，所述位线等间距排布，且所述位线包括与所述字线垂直交叉的分布，用以实现减少所述位线长度，降低寄生电容。
13.根据权利要求8所述的半导体存储器件结构，其特征在于，所述半导体衬底中形成有字线沟槽，所述字线沟槽与所述有源区交叉，所述字线包括：
第一介质层，形成于所述字线沟槽的底部及侧壁；
导电材料层，填充于所述字线沟槽中，所述导电材料层的顶面低于所述半导体衬底的顶面，以形成凹槽；以及
第二介质层，填充于所述凹槽中，以掩埋所述导电材料层。
14.根据权利要求8～13任一项所述的半导体存储器件结构，其特征在于：所述拟置字线用以实现与所述拟置字线相邻的两根实质字线的间距加倍。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711439945.3A CN109979939B (zh) | 2017-12-27 | 2017-12-27 | 半导体存储器件结构及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711439945.3A CN109979939B (zh) | 2017-12-27 | 2017-12-27 | 半导体存储器件结构及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109979939A true CN109979939A (zh) | 2019-07-05 |
| CN109979939B CN109979939B (zh) | 2021-09-28 |
Family
ID=67071431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711439945.3A Active CN109979939B (zh) | 2017-12-27 | 2017-12-27 | 半导体存储器件结构及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109979939B (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021233276A1 (zh) * | 2020-05-22 | 2021-11-25 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| CN114005791A (zh) * | 2020-07-28 | 2022-02-01 | 长鑫存储技术有限公司 | 存储器件及其形成方法 |
| WO2022037004A1 (zh) * | 2020-08-20 | 2022-02-24 | 长鑫存储技术有限公司 | 集成电路存储器及其制备方法、半导体集成电路器件 |
| WO2023279545A1 (zh) * | 2021-07-07 | 2023-01-12 | 长鑫存储技术有限公司 | 半导体结构的制造方法和半导体结构 |
| US11792973B2 (en) | 2020-07-28 | 2023-10-17 | Changxin Memory Technologies, Inc. | Storage device and forming method having a strip-shaped bitline contact structure |
| US11862723B2 (en) | 2020-08-20 | 2024-01-02 | Changxin Memory Technologies, Inc. | Integrated circuit memory and manufacturing method thereof, and semiconductor integrated circuit device |
| US12144166B2 (en) | 2020-05-22 | 2024-11-12 | Changxin Memory Technologies, Inc. | Semiconductor structure and method of manufacturing the same |
| US12211697B2 (en) | 2021-07-07 | 2025-01-28 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure and same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1815718A (zh) * | 2004-12-07 | 2006-08-09 | 因芬尼昂技术股份公司 | 存储单元阵列 |
| CN101174648A (zh) * | 2006-09-08 | 2008-05-07 | 奇梦达股份公司 | 晶体管及存储单元阵列 |
| CN102881658A (zh) * | 2011-07-14 | 2013-01-16 | 南亚科技股份有限公司 | 制作具有埋入式位线与埋入式字线的内存装置的方法 |
| US20160099248A1 (en) * | 2013-05-16 | 2016-04-07 | Ps5 Luxco S.A.R.L. | Semiconductor memory device with improved active area/word line layout |
-
2017
- 2017-12-27 CN CN201711439945.3A patent/CN109979939B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1815718A (zh) * | 2004-12-07 | 2006-08-09 | 因芬尼昂技术股份公司 | 存储单元阵列 |
| CN101174648A (zh) * | 2006-09-08 | 2008-05-07 | 奇梦达股份公司 | 晶体管及存储单元阵列 |
| CN102881658A (zh) * | 2011-07-14 | 2013-01-16 | 南亚科技股份有限公司 | 制作具有埋入式位线与埋入式字线的内存装置的方法 |
| US20160099248A1 (en) * | 2013-05-16 | 2016-04-07 | Ps5 Luxco S.A.R.L. | Semiconductor memory device with improved active area/word line layout |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021233276A1 (zh) * | 2020-05-22 | 2021-11-25 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
| US12144166B2 (en) | 2020-05-22 | 2024-11-12 | Changxin Memory Technologies, Inc. | Semiconductor structure and method of manufacturing the same |
| CN114005791A (zh) * | 2020-07-28 | 2022-02-01 | 长鑫存储技术有限公司 | 存储器件及其形成方法 |
| WO2022022128A1 (zh) * | 2020-07-28 | 2022-02-03 | 长鑫存储技术有限公司 | 存储器件及其形成方法 |
| US11792973B2 (en) | 2020-07-28 | 2023-10-17 | Changxin Memory Technologies, Inc. | Storage device and forming method having a strip-shaped bitline contact structure |
| CN114005791B (zh) * | 2020-07-28 | 2024-05-17 | 长鑫存储技术有限公司 | 存储器件及其形成方法 |
| WO2022037004A1 (zh) * | 2020-08-20 | 2022-02-24 | 长鑫存储技术有限公司 | 集成电路存储器及其制备方法、半导体集成电路器件 |
| US11862723B2 (en) | 2020-08-20 | 2024-01-02 | Changxin Memory Technologies, Inc. | Integrated circuit memory and manufacturing method thereof, and semiconductor integrated circuit device |
| WO2023279545A1 (zh) * | 2021-07-07 | 2023-01-12 | 长鑫存储技术有限公司 | 半导体结构的制造方法和半导体结构 |
| US12211697B2 (en) | 2021-07-07 | 2025-01-28 | Changxin Memory Technologies, Inc. | Method for manufacturing semiconductor structure and same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109979939B (zh) | 2021-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN109979939A (zh) | 半导体存储器件结构及其制作方法 | |
| CN109979940B (zh) | 半导体存储器件及其制作方法 | |
| US7915116B2 (en) | Relaxed-pitch method of aligning active area to digit line | |
| CN112864158A (zh) | 动态随机存取存储器及其形成方法 | |
| CN106876319B (zh) | 存储元件的制造方法 | |
| JPS63122162A (ja) | メモリ・アレイ | |
| CN110957303A (zh) | 电容器及其形成方法、半导体器件及其形成方法 | |
| CN111223863B (zh) | 动态随机存取存储器结构 | |
| US20120104559A1 (en) | Semiconductor Device Having Island Type Support Patterns | |
| CN108231769B (zh) | 半导体元件及其制作方法 | |
| US5583358A (en) | Semiconductor memory device having stacked capacitors | |
| CN109326596A (zh) | 具有电容连接垫的半导体结构与电容连接垫的制作方法 | |
| CN1877814A (zh) | 半导体元件的制造方法 | |
| US11610964B2 (en) | Capacitor structures for memory and method of manufacturing the same | |
| CN113707660B (zh) | 动态随机存取存储器及其形成方法 | |
| CN108281424B (zh) | 半导体元件以及其制作方法 | |
| CN109698193B (zh) | 一种半导体存储器的阵列结构 | |
| CN111816673A (zh) | 磁性随机存储器及其形成方法 | |
| TW201322255A (zh) | 動態隨機存取記憶體結構及其製作方法 | |
| CN114121961B (zh) | 动态随机存取存储器及其形成方法 | |
| CN108573079B (zh) | 接触插塞布局的制作方法 | |
| KR101218904B1 (ko) | 메모리 소자 및 이의 제조 방법 | |
| JP2002313954A (ja) | 半導体記憶装置およびその製造方法 | |
| CN114927480A (zh) | 半导体结构及其形成方法 | |
| KR100570219B1 (ko) | 반도체 소자의 체인 게이트 라인 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |