CN1095130C - 用于可变宽度数据转移的可调深度／宽度先进先出缓冲器 - Google Patents

Abstract

可调深度/宽度FIFO缓冲器(65)适合可变宽度数据的转移，具有两个独立地受控的写寄存器(73、75)部分，用于转移16或32位字，转移16位字时不浪费缓冲器(65)的寄存器空间。当缓冲器(65)置穿转移16位字时，存储空间加深。当接口16、32位并行数据进，这使缓冲寄存器(72)利用率最大。缓冲器(65)仅从属于主处理器，不能起始数据输出，保持设计简单的和小型。

Description

用于可变宽度数据转移的可调 深度/宽度先进先出缓冲器

发明技术领域：

本发明涉及先进先出(FIFO)存储器，具体涉及用于可变宽度数据转移的可调深度/宽度FIFO缓冲器。

技术背景：

数字信号处理是对有规律间隔取样的和数字化的读时间信号的算术处理。数字信号处理器(DSP)执行诸如信号滤波、混合和比较的数字信号处理功能。在某些数据处理系统中，DSP可包括一个主处理器，用以应付数字信号处理杂务。主处理器可包括例如一个微计算机或微处理器。

偶然地，可能需要相当大量的数据在主处理器与DSP之间转移。当数据在两个处理器之间转移时因两个处理器之间不兼容，例如两个处理器可能与不同的时钟一起工作，故直接转移不可能。在这种情况下，可以使用异步操作的缓冲存储器。在该数据被接收处理器接收之前先由发送处理器以脉冲串形式传送到缓冲存储器。然而，缓冲存储器可能需要集成电路上大的有效表面区域，对于实施来说是昂贵的，并因所有的数据在该数据可被处理之前必须被转移，故减慢了处理的速度。

为了避免使用相当大的缓冲存储器，有时使用一种较小的先进先出(FIFO)缓冲器，以使主处理器与接收处理器相接口。FIFO缓冲器是一种存储器单元，该单元按照与被接收的数据相同的次序输出数据。数据可能从主处理器的总线传送到FIFO缓冲器，并且同时FIFO缓冲器把该数据传送到接收处理器的总线。FIFO缓冲器用于代替缓冲存储器。该数据可以由许多作为数据流而被传送的数据字组成。每个数据字具有一定数量的比特。例如，一个数据字可以是16位比特宽，或是32比特位宽。支持的数据传送的FIFO缓冲器通常支持最宽数据转移。然而，如果利用32比特位宽的FIFO缓冲器仅转移16位比特数据，则只有该FIFO缓冲器的存储容量的一半被利用。

发明内容：

据此，这里按照本发明的一种形式提供一种具有先进先出缓冲器的数据处理系统，该先进先出缓冲器具有多个寄存器和控制逻辑。该多个寄存器的每个寄存器具有耦合到第一总线的多个输入端，和耦合到第二总线的多个输出端。该控制逻辑耦合到多个寄存器。当来自第一总线的数据字具有第一预定宽度时，该控制逻辑允许多个寄存器中的一个寄存器从第一总线接收数据。当来自第一总线的数据字具有第二预定宽度时，该控制逻辑还允许多个寄存器的两个寄存器。

附图说明：

本发明的这些特点和其他特点及其优点通过结合以下附图阅读下文的详细描述将会一目了然。

图1示出根据本发明的数据处理系统的方框图。

图2示出图1的数据处理系统的主接口的一个实施例的方框图。

图3示出根据本发明的一个实施例的图2的主接口的可调深度/宽度FIFO缓冲器的方框图。

图4示出图2的主接口的DSP控制寄存器的方框图。

图5示出图2的主接口的主接口控制寄存器的方框图。

图6示出图2的主接口的DSP状态寄存器的方框图。

图7示出图2的主接口的地址组态配置寄存器的方框图。

图8示出根据本发明的在数据流中插入地址的流程图。

具体实施例：

总的来说，本发明提供一种用于可变宽度数据转移的可调深度/宽度FIFO缓冲器。该FIFO缓冲器具有两个部分，该两部分的每一部分都独立地受控，以允许16位比特字或32位比特字要被转移，当16比特字被转移时，不浪费FIFO缓冲器中的存储空间。当取样具有32位比特宽度字的外部总线时，该FIFO缓冲器被组织成为32比特位宽和4个字深，当取样16位比特宽的数据字时，它被组织成为16位比特宽和8个字深。为此，当接口具有16位比特宽的外部总线时，存储区被加深了。在其他实施例中，FIFO缓冲器能够适合用于具有不同宽度的字和能够具有不同的深度。当接口16位并行数据或32位并行数据时，这允许最大限度利用FIFO缓冲器的存储空间。FIFO缓冲器是只从属于主处理器的一种从属缓冲器。FIFO缓冲器不能起始对保持设计简单且小的数据进行取样。

当涉及分别描述信号、状态比特、或者类似的设备进入其逻辑“真”或逻辑“假”状态时，将要使用术语“断定”和“否定”。如果逻辑“真”状态是数字逻辑电平“1”，则逻辑“假”状态将是数字逻辑电平“0”。而如果逻辑“真”状态是数字逻辑电平“0”，则逻辑“假”状态将是数字逻辑电平“1”。术语“总线”将用于涉及多种信号，这些信号可能用于转移一种或多种类型的信息，诸如数据、地址、控制或状态。

下面参照图1-8更全面地描述本发明。图1-7中的每一个方框表示一个电路，图8中的每一个方框表示流程图中的一个或多个步骤。图1示出本发明的数据处理系统20的方框图。在图1所说明的实施例中，数据处理系统20是一个数字信号处理器(DSP)并设置在一个单片集成电路上。在其它实施例中，数据处理系统20可能是例如一个微计算机或微处理器。数据处理系统20包括定时器22、主接口24、增强型串行同步接口(ESSI)26、串行异步接口(SCI)28、程序RAM(随机存取存储器)和指令超高速缓冲存储器30、数据存储器32、数据存储器34、地址产生单元直接存储器存取(DMA)控制器36、外部地址总线开关38、内部数据总线开关40、DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)总线接口和指令超高速缓冲存储器控制42、外部数据总线开关44、程序控制单元(PCU)46、和数据算术逻辑单元(ALU)54。程序控制单元46包括程序中断控制器48、程序解码控制器50、和程序地址发生器52。

标号为“YAB”的地址总线56、标号为“XAB”的地址总线57、标号为“PAB”的程序地址总线58、和标号为“DAB”的地址总线59被连接在地址发生单元/DMA控制器36与外部地址总线开关38之间。标号为“DDB”的数据总线60被耦合在主接口24与外部数据总线开关44之间。标号为“YDB”的数据总线61、标号为“XDB”的数据总线62、标号为“PDB”的程序数据总线63，和标号为“GDB”的程序数据总线64被耦合在内部数据总线开关40与外部数据总线开关44之间。

定时器22包括三个定时器，它们可以用于内部或外部的定时，和可以中断数据处理系统20或外部设备的信号。此外，定时器22在已经发生规定的事件数目以表示DMA转移。三个定时器的每一个被耦合到单一的双向插头或端子。定时器22的每个定时器还被耦合到总线57、总线59、程序中断控制器48和到总线60。

主接口24为数据处理系统20与其他设备(诸如微计算机、微处理器、或DMA)之间的通信提供双向接口。主接口24经总线60还双向耦合到外部数据总线开关44，双向耦合到全局数据总线64，到程序中断控制器48，经由总线57和59到地址产生单元/DMA控制器36，到外部地址总线开关38。主接口24还从主处理器双向耦合到50个外部插头或端子，用于双向数据转移、地址寄存器选择和控制通信。

增强型串行同步接口(ESSI)26耦合到12个双向外部插头，以提供与包括例如一个或多个工业标准编译码器、DSP(数字信号处理器)、或微处理器的各外部串行设备的串行通信。ESSI26还具有端子用以耦合到总线57、总线59、和总线60。

串行通信接口(SCI)28耦合到3个双向外部插头，用于提供与外部设备的串行通信。SCI28还具有耦合到总线57、总线59和总线60的端子。

图1的数据处理系统20的实施例具有三个存储器空间：程序RAM和指令超高速缓冲存储器30、X存储器32和Y存储器34。程序RAM和指令超高速缓冲存储器30耦合到地址总线58和数据总线63。X存储器32耦合到地址总线57、地址总线59、数据总线60和列数据总线62。Y存储器34耦合到地址总线56、地址总线59、数据总线60、和到数据总线61。

地址发生单元/DMA控制器36耦合到地址总线56、57、58和59。地址发生单元/DMA控制器36向定时器22、主接口24、ESSI26、SCI 28、程序RAM和指令高速缓冲存储器30、存储器32、存储器34、外部地址总线开关38、和DRAM与SRAM总线接口和指令超高速缓冲存储器控制42提供存储器地址。在一个优选实施例中，该DMA控制器具有6个信道。

DRAM与SRAM总线接口和指令超高速缓冲存储器42耦合到程序地址总线58和14个双向外部插头。DRAM的指令超高速缓冲存储器和SRAM总线接口和指令高速缓冲存储器42起到在外部主存储器(未示出)与程序控制单元46之间的缓冲存储器的作用。指令超高速缓冲存储器存储经常要利用的程序指令。当由程序要求的指令字可以从高速缓冲存储器中得到时，由于消除了访问主存储器所需要求的时间，所以可使性能得到提高。

内部数据总线开关40耦合到数据总线60、数据总线61、数据总线62、程序数据总线63，和全局数据总线64。外部数据总线开关44经由数据总线60、数据总线61、数据总线62、程序数据总线63，和全局数据总线64耦合到内部数据总线开关40。此外，外部数据总线开关44经由数据总线60耦合到定时器22、主接口24、ESI26、和SCI28。内部数据总线开关40用于在各总线之间进行转移。任何两个总线可被通过内部总线开关40彼此连接。外部地址总线开关38和外部数据总线开关44分别耦合各外部总线(未示出)到任何内部地址和内部数据总线。

在程序控制单元46中，程序中断控制器48对各个中断请求进行判断，和被耦合到定时器22、主接口24、ESSI26、和SCI28。另外，程序中断控制器48被双向耦合到全局数据总线64和程序解码控制器50。程序解码控制器50解码每个24比特的指令和被双向耦合到程序中断控制器48和到程序地址发生器52。程序地址发生器52包括所有用于程序地址发生、系统堆栈、和环路控制需要的硬件。此外，程序地址发生器52耦合到程序地址总线58和到程序数据总线63。

数据算术逻辑单元(ALU)54耦合到程序数据总线63、数据总线61、和数据总线62。数据ALU54对数据操作数执行全部算术和逻辑操作。ALU54包含有通过总线61和62的方式可以读出或写入的寄存器。数据ALU54还耦合到总线63和到总线60。

时钟发生电路(未示出)向图1所示的所有方框提供时钟信号。在数据处理系统20中还有测试电路，在图1中没示出。

图2示出图1的数据处理系统20的主接口24的方框图。主接口24包括主发送数据FIFO缓冲器65、DSP发送数据FIFO缓冲器66、主接口控制寄存器67、DSP状态寄存器68、DSP控制寄存器69、和地址配置寄存器70。在所说明的实施例中，主接口24具有两个FIFO缓冲器。主发送数据FIFO缓冲器65具有多个耦合到外部总线116的数据输入端，多个耦合到全局数据总线(GDB)64的数据输出端、耦合到主接口控制寄存器67的多个输出端的第一多个控制端，和耦合到DSP控制寄存器69的多个输出端的第二多个控制端。DSP发送数据FIFO缓冲器66具有多个耦合到全局数据总线64的数据输入总线，多个耦合到外部总线116的数据输出总线，耦合到主接口控制寄存器67的多个输出端的第一多个控制端，和耦合到DSP控制寄存器69的多个输出端的第二多个控制端。

主接口控制寄存器67还具有耦合到外部总线116的多个双向端子，和耦合到DSP状态寄存器68的多个输出端子。DSP状态寄存器68具有耦合到全局数据总线64的多个输出端，和DSP控制寄存器69具有耦合到全局数据总线64的多个双向端子，和耦含到FIFO缓冲器65与66的控制端的多个输出端。

主处理器(未示出)通过主接口24到全局数据总线64的方式可以初始化从总线116到数据处理系统20中的一个位置的数据转移。外部总线116和总线64两者是双向总线。在一个实施例中，总线116是传送数据与地址两者的复用总线。在另外的实施例中，外部总线116可以具有单独的数据线和地址线。当要求从总线116向总线64转移时，主处理器控制该转移。FIFO缓冲器65仅作为从属于主处理器的从属来操作。可由主处理器写入FIFO缓冲器65，但是不能由FIFO缓冲器65起始转移。同样，FIFO缓冲器66是从属，只从数据处理系统20向外部总线116的发送数据。

主接口控制寄存器67(图5)和DSP控制寄存器69(图4)为确定总线116和总线64之间的数据转移提供控制比特。主处理器还通过主接口控制寄存器67与DSP状态寄存器68通信，启动FIFO缓冲器65，确定FIFO缓冲器65与66是空还是满，和用于接收如在下面讨论图6时所描述的其他状态信息的类型。地址组态配置寄存器70耦合到总线116和包括用于编程基本地址的地址比特，以确定访问FIFO缓冲器65的地址范围。

图3示出根据本发明的一个实施例的主接口24的可调深度/宽度FIFO缓冲器65的方框图。FIFO缓冲器65包括FIFO寄存器72、寄存器读控制逻辑90、总线64窄/宽控制92、输出缓冲器控制逻辑94、FIFO读选择96、寄存器写控制逻辑98、总线116窄/宽控制100、地址解码器102、输入缓冲器控制逻辑104、FIFO写选择106、奇数输入缓冲器108、偶数输入缓冲器110、奇数输出缓冲器112和偶数输出缓冲器114。总线116是用以连接输出缓冲器112和114的双向总线。FIFO寄存器72包括寄存器部分73和寄存器部分75。寄存器部分73包括奇数寄存器74、76、78和80。寄存器部分75包括偶数寄存器82、84、86和88。

在一个优选实施例中，FIFO缓冲器65包括图1的主接口24的一部分。另外，FIFO缓冲器66可以具有类似于FIFO缓冲器65的电路。数据被从总线116提供到FIFO缓冲器65。总线116是一个外部总线，它可能是主处理器(未示出)的一部分。总线64是至主接口24(图2)的一个内部总线。在其他的实施例中，总线116与64可以是任何两个之间需要缓冲的总线。可能需要缓冲，例如是因为两个总线受到不同时钟的控制。

总线116和64转移具有W位的数据字，其中W是一个整数。奇数输入缓冲器108具有耦合到总线116用于接收数据比特〔W/2：1〕的多个输入端，耦合到每个奇数寄存器74、76、78和80的各个输入端的多个输出端，和一个用于接收来自输入缓冲器控制逻辑104的控制信号的控制端。偶数输入缓冲器110具有耦合到总线116用于接收数据比特〔W：W/2+1〕的多个输入端，耦合到每个偶数寄存器82、84、86和88的多个输入端的多个输出端，和一个用于接收来自输入缓冲器控制逻辑104的控制信号的控制端。奇数输出缓冲器112具有耦合到奇数寄存器74、76、78和80的多个输出端的多个输入端，耦合到总线64用于提供数据比特〔W/2：1〕的多个输出端，和一个耦合到输出缓冲器控制逻辑94的一个输出端用于接收控制信号的控制端。偶数输出缓冲器114具有耦合到每一个偶数寄存器82、84、86和88的多个输出端的多个输入端，耦合到总线64用于提供数据比特〔W：W/2+1〕的多个输出端，和一个耦合到输出缓冲器控制逻辑94的输出端的控制端。

FIFO读选择96具有耦合到输出缓冲器控制逻辑94的输入端的输出端。FIFO读选择96的输出端还耦合到寄存器读控制逻辑90的输入端。寄存器读控制逻辑90具有耦合到奇数寄存器74、76、78和80以及偶数寄存器82、84、86和88的每一个的输入端的输出端，用于提供读控制信号。在一个优选实施例中，奇数寄存器74、76、78和80以及偶数寄存器82、84、86和88的每一个是常规的16位读/写寄存器。寄存器读控制逻辑90和寄存器写控制逻辑监视FIFO寄存器72，以跟踪FIFO寄存器72是空的还是满的。

总线64窄/宽控制92具有耦合到图2的寄存器128和124的多个输入端，和耦合到输出缓冲器控制逻辑94和寄存器读控制逻辑90两者的输入端的输出端。寄存器写控制逻辑98具有耦合到奇数寄存器74、76、78和80以及偶数寄存器82、84、86和88的每一个的输入端的输出端，用于提供写控制信号。地址解码器102具有耦合到总线116用于接收多个地址信号的多个输入端，和耦合到寄存器写控制逻辑98的多个输出端。

FIFO写选择106具有耦合到输入缓冲器控制逻辑104的输入端和到寄存器写控制逻辑98的输入端和输出端。当主处理器写数据到FIFO缓冲器65时，FIFO写选择106把一个启动信号提供到输入缓冲器控制逻辑104和到寄存器写控制逻辑98。总线116窄/宽控制100具有耦合到寄存器124和128的多个输入端，和耦合到寄存器写控制逻辑98的输入端和到输入缓冲器控制逻辑104的输入端的输出端。输入缓冲器控制逻辑104具有连接到奇数输入缓冲器108的输入端的第一输出端，和连接到偶数输入缓冲器110的输入端的第二输出端。

数据被从总线116写入FIFO缓冲器65，和数据被从FIFO缓冲器65读到总线64。FIFO寄存器72被分为两部分，部分73和75。部分75是以偶数寄存器82、84、86和88为特征的“偶数”部分，和部分73是以奇数寄存器74、76、78和80为特征的“奇数”部分。在另外的实施例中，可以有任何数目的部分，这取决于有多少种不同的数据宽度要被容纳。每个部分可以独立地写入和读出。总线116和64两者具有动态的变尺寸，其中各种尺寸的字可以在同一总线上传送。在该说明的实施例中，FIFO缓冲器65可以接收具有高达32位宽度的字宽(W)的数据，和FIFO缓冲器65具有深度(D)，它是可变的，这取决于字的宽度(W)。

对于已说明的FIFO缓冲器65的实施例，对于转移数据存在着四种可能性：1)FIFO缓冲器65可以从总线116接收16位字和向总线64提供16位字；2)FIFO缓冲器65可以从总线116接收16位字和向总线64提供32位字；3)FIFO缓冲器65可以从总线116接收32位字和向总线64提供16位字；和4)FIFO缓冲器65可以从总线116接收32位字和向总线64提供32位字。如果16位字被转移，FIFO寄存器72是8个字深。如果32位字被转移，FIFO寄存器72是4个字深。对于下面数据转移的例子，通过FIFO缓冲器65，W等于32。但是，在其他实施例中，W可能等于其他数据宽度。

当从总线116向FIFO缓冲器65写入16位字和读16位字到总线64时，两个总线116和64视为一种窄的16位宽FIFO缓冲器。总线116窄/宽控制100限定总线116为窄，即W/2比特宽。总线64窄/宽控制92限定总线64为窄，即W/2比特宽。FIFO为选择106提供控制信号到寄存器写控制逻辑98和到输入缓冲器控制逻辑104，使FIFO缓冲器65做好从总线116取样数据的准备。来自总线116的输入数据被按照比特〔W/2：1〕取样到奇数输入缓冲器108或到偶数输入缓冲器110。来自奇数输入缓冲器108的第一个16比特字根据〔W/2：1〕写入按照由地址解码器102从总线116接收的地址确定的奇数寄存器74、76、78和80之一。地址解码器102提供解码地址到寄存器读控制逻辑90。寄存器读控制逻辑90选择奇数寄存器74、76、78或80之一有待写入。第二16位数据利用偶数缓冲器110根据比特〔W/2：1〕写入偶数寄存器82、84、86和88之一。第三16位数据字根据比特〔W/2：1〕写入奇数寄存器74、76、78和80之一。这种转移通过偶数和奇数寄存器之间的交替持续进行直至完成，或者FIFO满。

当从FIFO缓冲器65读出一个16位数据时，16位数据字被从奇数寄存器74、76、78和80或从偶数寄存器82、84、86、和88之一输出。第一16位字被从奇数寄存器74、76、78和80之一读出，通过奇数输出缓冲器112，输出比特〔W/2：1〕。第二16位字被从偶数寄存器82、84、86和88之一读出，通过偶数输出缓冲器114，输出比特〔W/2：1〕。第三16位字被从奇数寄存器74、76、78和80之一读出，通过输出缓冲器112，输出比特〔W/2：1〕。这种操作持续下去，直至转移完成或FIFO缓冲器65空。在该所说明的实施例中，每个奇数寄存器或偶数寄存器是16位宽。在其他的实施例中，各寄存器可以是任何宽度。

当从总线116写一个16位数据到FIFO缓冲器62和读32位字到总线64时，总线116察觉FIFO缓冲器65作为具有8个字的深度和总线64察觉FIFO65作为具有4个字的深度。总线64窄/宽控制92确定总线64作为宽的，即W位宽。FIFO写选择106提供控制信号到寄存器写控制逻辑98和到输入缓冲控制逻辑104，为FIFO缓冲器65从总线116取样数据做准备。从总线116的输入数据根据比特〔W/2：1〕取样到奇数输入缓冲器108或偶数输入缓冲器110。数据不是根据〔W：W/2+1〕比特取样的。在一个优选择实施例中，W等于32。从奇数输入缓冲器108，第一16位数据字根据〔W/2：1〕写入按照由地址解码器102从总线116接收的地址确定的奇数寄存器74、76、78和80之一。地址解码器102提供一个解码的地址到寄存器读控制逻辑90。寄存器读控制逻辑90选择奇数寄存器74、76、78、和80之一有待写入。第二16位数据字利用偶数输入缓冲器110根据〔W/2：1〕写入偶数寄存器82、84、86、和88之一。第三16位数据字根据〔W/2：1〕写入奇数寄器74、76、78和80之一。该转移通在奇数和偶数寄存器之间交替持续进行直至完成，或者FIFO缓冲器65已满。

32位数据字同时从奇数寄存器74、76、78、和80之一以及偶数寄存器82、84、86和88之一读到总线64。32位数据字的16位被从寄数寄存器74、76、78和80读出，通过奇数输出缓冲器112，输〔W/2：1〕位。其他16位被从偶数寄存器82、84、86和88读出，通过偶数输出缓冲器114，输出〔W：W/2+1〕位。地址解码器102提供解码的地址到寄存器读控制逻辑90，选择哪个奇数和偶数寄存器从中被读出。这种操作持续进行，直至转移完成或者FIFO缓冲器65空。

当从总线116取样32位字到FIFO缓冲器65和读16位字到总线64时，总线116察觉FIFO缓冲器65作为具有4个字深和总线64察觉FIFO缓冲器作为具有8个字深。总线116窄/宽控制100限定总线116作为宽的，即W位宽度，和提供控制信号，使寄存器写控制逻辑98和输入缓冲器控制逻辑102做好准备，接收32位字。总线64窄/宽控制逻辑92确定总线64作为窄的，即W/2位宽，和使寄存器读控制逻辑90和输出缓冲控制逻辑94作好写入32位字的准备。FIFO写选择106提供启动信号到寄存器写控制逻辑90和到输入缓冲器逻辑104，使FIFO缓冲器65从总线116取样数据。地址解码器102提供一个解码地址到寄存器写控制逻辑98。寄存器写控制逻辑98选择奇数寄存器74、76、78或80之一有待写入。32位数据字的16位根据〔W/2：1〕从总线116取样到奇数输入缓冲器108，与此同时，其他16位根据〔W：W/2+1〕位被取样到偶数输入缓冲器110。

当读16位数据字到总线64时，待读的〔W/2：1〕的第一个字是从奇数寄存器74、76、78和80之一读到奇数输出缓冲器112的。第二个16位字〔W：W/2+1〕是从偶数寄存器82、84、86和88之一读到偶数输出缓冲器114的。第三个16位字是从奇数寄存器74、76、78和80之一读的，以此类推，直至转移完成或FIFO缓冲器65空。地址解码器102提供解码地址到寄存器读控制逻辑90，选择哪个奇数和偶数寄存器有待读出。

当从总线116取样32位字到FIFO缓冲器65和读32位字到总线64时，总线116和64察觉FIFO缓冲器65作为具有4个字深。总线116窄/宽控制100确定总线116作为宽的，即W位宽，和提供一个控制信号使寄存器写控制逻辑98和输入缓冲器控制逻辑102做好准备，接收32位字。总线64窄/宽控制92还确定总线64作为宽的，和使寄存器读控制逻辑90和输出缓冲器控制逻辑94做好准备写32位字。FIFO写选择106提供一个启动信号到寄存器写控制逻辑98和到输入缓冲器控制逻辑104，使FIFO缓冲器65从总线116取样32位数据字。地址解码器102提供一个解码地址到寄存器写控制逻辑98。寄存器写控制逻辑98选择奇数寄存器74、76、78和80之一根据〔W/2：1〕接收16位字，与此同时，其他16位被根据〔W：W/2+1〕位取样到偶数输入缓冲器110。

32位数据字同时从奇数寄存器74、76、78和80之一和偶数寄存器82、84、86和88之一读到总线64。32位数据字的16位被从奇数寄存器74、76、78和80读出，通过奇数输出缓冲器112输出〔W/2：1〕位。其他16位被从偶数寄存器82、84、86、和88之一读出，通过偶数输出缓冲器114输出〔W：W/2+1〕位。地址解码器102提供解码地址到寄存器读控制逻辑90，选择哪个奇数和偶数寄存器响应于来自FIFO读选择96的启动信号被读出。这种操作持续进行，直至转移完成，或者FIFO缓冲器65空。

通过分割FIFO寄存器为各部分，和独立控制该各部分，可变宽度的数据字可以在不浪费FIFO缓冲器中的存储面积下被转移。因为缓冲器存储面积被更有效地利用，集成电路的面积被有效的利用。

图4示出图2的主接口的DSP控制寄存器69的方框图。DSP控制寄存器69包括32个控制比特。当主接口24作为总线控制器正在发送数据时，标号“FC1”和“FC0”的控制比特130和131在主发送数据FIFO缓冲器65和在DSP发送数据FIFO缓冲器66中控制数据转移的格式。当主接口24正在从总线116读或写时，控制位130和131确定FIFO缓冲器的数据宽度，在FIFO寄存器72中的数据对准，和符号扩充。标号为“BL5-BL0”的控制位132控制数据长度。在控制位132中的值在数据被转移的每个数据转移周期之后被递减。当控制位132的值达到0，或达到另外的预定值，该转移结束。

图5示出图2的主接口24的主接口控制寄存器67的方框图。主接口控制寄存器67包括控制位136-142。当主接口24正在由主处理器读时分别标号为“HRF1”和“HRF0”的主接收数据转移格式控制位136和137确定通过DSP发送数据FIFO缓冲器66数据转移的数据转移格式。控制位136和137确定在FIFO缓冲器中数据宽度，在FIFO寄存器中的数据对准，和符号扩充。当主接口24正在由主处理器写入时，分别标号为“HTF1”和“HTF0”的主发送数据转移格式控制位138和139，确定利用主发送数据FIFO缓冲器65转移的数据转移格式。控制位138和139确定在FIFO缓冲器中的数据宽度，在FIFO寄存器中的数据对准，和符号扩充。标号为“HF2”、“HF1”和”HF0”的控制位140、141和142是用于总线116和总线64之间通信的一般目的主标志。控制位140、141和142可以由主处理器(未示出)认定或否定。

图6示出图2的主接口24的DSP状态处理寄存器68的方框图。DSP状态寄存器68包括比特145-151。标号为“HACT”的比特145被认定主接口24总是有效的。当一次转移已完成和在主接口24中的操作已中止，比特145被否定。标号为HF2、HF1和HF0的比特的146、147、和148表示在主接口控制寄存器67中主标志HF2、HF1、和HF0的比特状态。只有主接口可以改变比特146、147和148。标号为“SRRQ”的比特149表示主发送数据FIFO缓冲器65含有的用于数据处理系统20的数据。当在主接口数据FIFO缓冲器65中的各寄存器由数据处理系统20置空时，比特149被否定。标号“STRQ”的比特150当断定时，表示在DSP发送数据FIFO缓冲器66中的各寄存器未满，和可以由数据处理系统20写入。标号为“HCP”的比特151当被断定时，表示主命令中断正在悬置。当中断已经被主接口24运行时，比特151被否定。比特151或者可以由主接口24否定，或者由主处理器(未示出)否定。

图7示出图2的主接口24的地址配置寄存器70的方框图。标号“PM31-PM36”的地址位153确定访问FIFO缓冲器65的地址范围。取决于主接口24的操作模式，地址配置寄存器70可以由主处理器访问，或可以由主接口24直接访问。

图8示出根据本发明的一个实施例的插入一个地址到FIFO缓冲器65的数据流所要求的步骤的流程图。步骤155和156为判断步骤，和步骤157至161为插入一个地址到数据流中执行的步骤。利用地址的范围经由总线116可以访问FIFO缓冲器65。地址范围是由从总线116取样的地址的最高有效位确定的。例如，如果32比特地址的16个最高有效位被用于识别访问FIFO缓冲器65，FIFO缓器65可被访问216或65536个单元。最低有效位“几乎”无须注意，因为65536个单元的7个是不同于FIFO缓冲器65的寄存器。FIFO缓冲器65的输出可以通过若干机制中的任何机制转移到一个地址范围。例如，较低序的地址位可以被用作指示字，控制通过FIFO缓冲器65存储输入数据的位置。

当通过FIFO缓冲器转移一个数据流时，用于访问FIFO缓冲器的地址可能丢失，除非做出某些保存该地址的措施。在FIFO缓冲器65，从总线116首先取样的数据是该地址。该地址也可以包含在首部信息中。在地址中的首部信息可以用于控制数据到数据处理系统20的所需单元，或数据处理系统如何利用该地址的描述。在所说明的实施例中，总线116是一个用于传送地址与数据信息两者的“复用总线”。所描述的地址插入方法要求系统部件读数据，例如地址发生单元/DMA控制器36识别该地址，诸如该地址被从FIFO缓冲器65读出时。存在若干方法从在复用的总线中的数据中区分地址。例如，当事务处理开始时，如果FIFO缓冲器空，地址是从FIFO缓冲器读出的第一个数据。另外，如果数据串是可知的长度，从FIFO缓冲器读出的下一个字是一个地址。另外，数据流的长度可能是地址的函数，在这种情况下，在一个数据流之后待读的下一个字是一个地址。

当地址信息的总线116取样以后，地址解码器102提供一个启动信号到寄存器写控制逻辑98。然后地址被按照从总线116第一个取样的数据写入，因为当提供写启动信号时，该地址在总线116上。接收地址以后，从总线116取样数据。当主接口24为从属时，由主处理器控制数据流的大小。当主接口24为主导时，由DSP控制寄存器69(图4)的比特132中的初始值确定数据流的大小。每次转移数据字时，逆减比特132的值。当该值等于0时，转移完成。

在判断步骤155中，主处理器确定该地址是否在访问FIFO缓冲器65所要求的范围内。如果该地址不在所要求的范围内，采取“否”通路，和在步骤157，取消对FIFO缓冲器65的访问。如果该地址在所要求的范围内，则采取判断步骤155的“是”通路。在步骤156中，主处理器通过检验DSP状态寄存器68(图6)中的位145，确定是否FIFO可以利用。如果FIFO缓冲器是不可以利用的，则采取“否”的通路到步骤158，访问FIFO缓冲器65被取消。在访问批准之前，主处理器必须等待，直至FIFO缓冲器65完成当前的事务处理。如果FIFO缓冲器是可利用的，则采用“是”通路，到达步骤159。和由主接口24取样地址到达FIFO缓冲器65。注意，该事务处理是利用从总线116经由FIFO缓冲器65到总线64描述的。然而，在其他的实施例中，该事务处理也可能是利用类似的步骤从总线64经由DSP发送数据FIFO缓冲器66到总线116的。在地址被写入FIFO缓冲器66的寄存器以后，在步骤160，一个数据串被写入FIFO缓冲器65。一旦数据字被写入FIFO缓冲器65，即当FIFO缓冲器65不空时，在步骤161，各数据字从FIFO缓冲器65被读到数据处理系统20的一个存储位置。当数据流在被写入FIFO缓冲器65的同时，数据流可能被从FIFO缓冲器65中读出。FIFO缓冲器总保持部分空。如果在事务处理期间FIFO缓冲器65被充满，可以由主接口24插入等待状态，防止主处理器重写FIFO缓冲器65。

总线116被表示为一种复用点线，意味着该总线传送地址和数据信息两者。然而，在另外的实施例中，总线116可以分为单独的地址和数据总线，诸如ISA总线。还应当注意，在描述在图7的实施例中，FIFO缓冲器65被利用在主接口24中，然而，在其他实施例中，应当利用具有固定深度和宽度的常规FIFO缓冲器。

通过利用小的FIFO缓冲器代替较大的存储器阵，在数据处理系统中节约了空间。当从一种规模总线到具有不同规模的另一种总线转移数据时，利用可变深度和宽度的FIFO缓冲器允许更有效地利用IFFO缓冲器的存储区。为了防止通过FIFO缓冲器的数据串的地址被丢失，地址被插入在数据流的开始。

当本发明在一个优选的实施例的正文中已经被描述的同时，对于本专业的技术人员来说，本发明可能在许多方面被修改和可以设想出许多不同于具体提供的和上面描述实施例都是显而易见的。例如，所说明的FIFO缓冲器65利用FIFO寄存器72的两部分，提供具有两种数据宽度的FIFO缓冲器。但是，在其他实施例中，FIFO缓冲器65可以适合具有三个或多个部分，提供具有三种或多种数据宽度的FIFO缓冲器。从而，试图以后附的 覆盖落入本发明的真正精神与范围的所有改进。

Claims (4)

1.一种具有先进先出缓冲器的数据处理系统(20)，其特征在于，该先进先出缓冲器(72)，包括：

多个存储单元(72)，该多个存储单元被组织成为第一部分(73)和第二部分(75)，该多个存储单元(72)的每个存储单元都具有耦合到第一总线(116)的多个输入端，和耦合到第二总线(64)的多个输出端；和

一个控制逻辑电路(98)，耦合到多个存储单元(72)，用于控制对第一部分(73)和对第二部分(75)的访问；

其中所述的多个存储单元(72)响应于控制逻辑电路(98)，具有第一宽度和第一深度，独立地访问所述的第一和第二部分(73、75)，和所述的多个存储单元(72)还响应于控制逻辑电路(98)，具有第二宽度和第二深度，共同访问第一和第二部分(73、75)，以及其中所述的第一深度或第二深度被提供，这取决于所提供的第一宽度或第二宽度。

2.根据权利要求1的数据处理系统(20)，其特征在于，所述的第一深度是所述的第二深度的两倍，和所述的第一宽度等于所述第二宽度的一半。

3.根据权利要求1的数据处理系统(20)，其特征在于，所述的多个存储单元(72)作为多个读/写寄存器来表征。

4.根据权利要求1的数据处理系统(20)，其特征在于，所述的第一宽度等于32比特和所述第一深度等于4个字，以及所述的第二宽度等于16比特和所述的第二深度等于8个字。

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