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KR100371145B1 - 임베디드 메모리 장치의 데이터 입출력 장치 - Google Patents

임베디드 메모리 장치의 데이터 입출력 장치 Download PDF

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KR100371145B1
KR100371145B1 KR10-2000-0086402A KR20000086402A KR100371145B1 KR 100371145 B1 KR100371145 B1 KR 100371145B1 KR 20000086402 A KR20000086402 A KR 20000086402A KR 100371145 B1 KR100371145 B1 KR 100371145B1
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Abstract

본 발명은 MML(Merged Memory and Logic)의 메모리 설계시에 한 개의 디바이스상에 내로우/와이드 데이터폭(narrow/wide data width)을 동시에 구현할 수 있도록 하여 메모리 컴파일러(Memory compiler)를 이용한 디자인 시간을 단축시킬 수 있도록한 임베디드 메모리 장치의 데이터 입출력 장치에 관한 것으로, 복수개의 서브 셀 영역을 포함하는 메모리 셀 블록;상기 서브 셀 영역에 대응하여 그에 수직한 위치에 구성되는 로우 디코더와 칼럼 디코더;상기 칼럼 디코더에서 출력되는 디코딩된 어드레스를 선택적으로 스위칭하여 내로우 I/O를 위한 내로우 컬럼 제어 신호(yi_narrow1) 또는 와이드 I/O를 위한 와이드 컬럼 제어 신호(yi_narrow2)를 출력하는 스위칭부;상기 칼럼 디코더와 서브 셀 영역 사이에 위치하여 와이드 컬럼 제어 신호(yi_narrow2)를 입력으로 하여 선택 제어 신호(nCm)의 제어에 의해 와이드 컬럼 어드레스 신호(yi_wide<0:m>)를 출력하는 칼럼 어드레스 선택부를 포함하여 구성된다.

Description

임베디드 메모리 장치의 데이터 입출력 장치{DATA INPUT/OUTPUT DEVICE OF EMBEDDED MEMORY DEVICE}
본 발명은 MML(Merged Memory and Logic)의 메모리 설계에 관한 것으로, 특히 한 개의 디바이스상에 내로우/와이드 데이터폭(narrow/wide data width)을 동시에 구현할 수 있도록 하여 메모리 컴파일러(Memory compiler)를 이용한 디자인 시간을 단축시킬 수 있도록 한 임베디드 메모리 장치의 데이터 입출력 장치에 관한 것이다.
일반적으로 MML 디바이스의 경우 로직 디바이스(Logic device)와의 입출력 버스 폭이 패키지에서의 핀 수의 한계에 의해 제한되었던 것에 비해 입출력 버스 폭을 크게 늘릴 수 있다는 이유로 인해 근래 각광받고 있는 소자이다.
이러한 입출력 버스 폭의 증가는 디코딩에 기여하는 DRAM 의 칼럼 어드레스의 수를 줄임으로써 가능하다.
예를 들면, 일반적인 X16 16DRAM 의 경우 사용되는 칼럼 어드레스의 수는 A0-A7의 8개가 사용된다. 이를 MML 디바이스의 경우에서 X128로 늘린다면 사용되는 칼럼 어드레스의 수는 A0-A4의 5개로 줄어든다.
이는 X16의 경우에 비해 8배의 칼럼 디코더가 동시에 동작하여 데이터를 내보냄을 의미한다.
이하, 첨부된 도면을 참고하여 종래 기술의 임베디드 메모리 장치의 데이터 입출력 장치에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 반도체 메모리 장치의 내로우 입출력 코아 구성도이고,도 2는 종래 기술의 반도체 메모리 장치의 와이드 입출력 코아 구성도이다.
종래 기술의 DRAM 코아 구조(core architecture)는 내로우 데이터 폭일 때 로우 디코더(row decoder)와 컬럼 디코더(column decoder)가 수직적(Orthogonal)으로 설계되어 사용된다.
이와는 달리 와이드 데이터 폭인 경우에는 로우 디코더와 칼럼 디코더가 병렬로 설계된다.
도 1은 종래 기술의 1M 셀 어레이 구조를 사용한 메모리 디바이스의 코아 블록의 구성을 나타낸 것으로, 복수개의 셀 어레이 블록(13)과 상기 셀 어레이 블록(13)의 일측에 그에 상응하여 구성되는 복수개의 센스 앰프 블록(14)을 포함하는 코아 영역을 중심으로 로우 디코더(11)와 칼럼 디코더(12)가 수직적으로 구성된다.
이와 같은 도 1의 코아 구조는 내로우 입출력 구성을 나타낸 것으로 로우 디코더와 칼럼 디코더가 수직적으로 임베디드 DRAM의 128 I/O 이상의 대용량 다중 와이드 데이터 폭의 입출력을 구현할 수가 없다.
도 2는 로우 디코더(11)와 칼럼 디코더(12)를 병렬로 배치한 코아 블록 구조를 나타낸 것으로, 로우 디코더(11)는 도 1에서와 동일하게 배치하고 컬럼 디코더(12)를 hole 영역에 위치시켜 코아 영역의 증가없이 임베디드 DRAM의 다중 와이드 데이터 폭의 입출력을 구현할 수 있도록 한 것이다.
그러나 x64 비트 I/O 이하의 내로우 데이터 입출력 회로를 설계하기 위해서는 칼럼 디코더수가 증가하는데, 이 때문에 칼럼 디코더를 hole 영역에 위치시킬수 없는 경우가 있다.
이와 같은 종래 기술의 데이터 입출력 장치는 로우 어드레스가 입력되어 디코딩(Decoding)된 후 어드레스에 일치하는 워드 라인(W/L)을 활성화시키면 셀과 비트 라인(B/L) 사이에 전하의 이동(charge sharing)이 발생하여 센스 앰프(S/A)에 의해 데이터가 증폭 되어진다.
이와 같은 종래 기술의 임베디드 메모리 장의 데이터 입출력 장치는 다음과 같은 문제가 있다.
럼 디코더를 hole 영역에 위치시키는 방식에서는 x64 비트 I/O 이하의 내로우 데이터 입출력 회로를 설계하기 위해서는 칼럼 디코더수가 증가하는데, 이 때문에 칼럼 디코더를 hole 영역에 위치시킬 수 없는 경우가 있다.
또한, 종래 기술의 코아 구조에서는 데이터 폭 및 hole 영역의 면적이 커져 센스 앰프의 설계에 어려움이 있어 narrow / wide data width를 동시에 구현 할 수 있는 디바이스를 설계하지 못하는 문제가 있다.
본 발명은 이와 같은 종래 기술의 임베디드 메모리 장치의 데이터 입출력 장치의 문제를 해결하기 위한 것으로, MML(Merged Memory and Logic)의 메모리 설계시에 한 개의 디바이스상에 내로우/와이드 데이터폭(narrow/wide data width)을 동시에 구현할 수 있도록 하여 메모리 컴파일러(Memory compiler)를 이용한 디자인 시간을 단축시킬 수 있도록한 임베디드 메모리 장치의 데이터 입출력 장치를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 반도체 메모리 장치의 내로우 입출력 코아 구성도
도 2는 종래 기술의 반도체 메모리 장치의 와이드 입출력 코아 구성도
도 3은 본 발명에 따른 내로우/와이드 임베디드 메모리 장치의 데이터 입출력 장치의 코아 구성도
도 4a는 본 발명에 따른 데이터 입출력 장치의 상세 구성도
도 4b는 1M 셀 어레이 블록의 데이터 입출력 장치의 구성도
도 5는 8M 셀 어레이 블록의 데이터 입출력 장치의 구성도
도 6은 16M 셀 어레이 블록의 데이터 입출력 장치의 구성도
- 도면의 주요 부분에 대한 부호의 설명 -
31. 서브 셀 영역 32. 로우 디코더
33. 컬럼 디코더 34. 컬럼 어드레스 선택부
이와 같은 목적을 달성하기 위한 본 발명에 따른 임베디드 메모리 장치의 데이터 입출력 장치는 복수개의 서브 셀 영역을 포함하는 메모리 셀 블록;상기 서브 셀 영역에 대응하여 그에 수직한 위치에 구성되는 로우 디코더와 칼럼 디코더;상기 칼럼 디코더에서 출력되는 디코딩된 어드레스를 선택적으로 스위칭하여 내로우 I/O를 위한 내로우 컬럼 제어 신호(yi_narrow1) 또는 와이드 I/O를 위한 와이드 컬럼 제어 신호(yi_narrow2)를 출력하는 스위칭부;상기 칼럼 디코더와 서브 셀 영역 사이에 위치하여 와이드 컬럼 제어 신호(yi_narrow2)를 입력으로 하여 선택 제어 신호(nCm)의 제어에 의해 와이드 컬럼 어드레스 신호(yi_wide<0:m>)를 출력하는 칼럼 어드레스 선택부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 임베디드 메모리 장치의 데이터 입출력 장치에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 내로우/와이드 임베디드 메모리 장치의 데이터 입출력 장치의 코아 구성도이고, 도 4a는 본 발명에 따른 데이터 입출력 장치의 상세 구성도이다.
본 발명의 코아 구조는 로우 디코더(32)와 칼럼 디코더(33)를 서브 셀 영역(31)에 대응하여 그에 수직적(Othogonal)으로 위치시키고 컬럼 어드레스 선택부(34)를 컬럼 디코더(33)와 서브 셀 영역(31)의 사이에 구성하여 임베디드 DRAM의 다중 내로우/와이드 데이터폭(x8 ~ x1024 비트)설계 및 디자인 시간을 줄일 수 있도록 한 것이다.
그 구조를 살펴보면 컬럼 어드레스 선택부(34)를 n x m MUX를 사용하여 구성하고 이 MUX를 제어해주는 MUX 제어 신호(nCm)를 사용한다.
그리고 내로우 I/O를 위한 내로우 컬럼 제어 신호(yi_narrow1) 또는 와이드 I/O를 위한 와이드 컬럼 제어 신호(yi_narrow2)를 스위칭하는 p-MOS 트랜지스터와 ,n-MOS 트랜지스터를 포함한다.
그리고 상기 p-MOS 트랜지스터와 ,n-MOS 트랜지스터를 제어하기 위한 제어신호(Switch signal(S))가 공통으로 p-MOS 트랜지스터와 ,n-MOS 트랜지스터의 게이트에 입력된다.(yi_narraw1 = yi_narrow2)
여기서, 본 발명에 따른 데이터 입출력 장치의 상세 구성을 보면 다음과 같다.
도 4a에서와 같이, 컬럼 디코더(33)에서 출력되는 컬럼 어드레스(yi<127>)를 스위칭하여 직접 서브 셀 영역(31)으로 인가하는 n-MOS 트랜지스터(41)(44)가 구성되고, 컬럼 디코더(33)에서 출력되는 컬럼 어드레스(yi<127>)를 스위칭하여 컬럼 어드레스 선택부(34)로 인가하는 복수개의 p-MOS 트랜지스터(42) ~ p-MOS 트랜지스터(44)가 구비된다.
그리고 컬럼 어드레스 선택부(34)는 복수개의 p-MOS 트랜지스터(42) ~ p-MOS 트랜지스터(44)에 의해 입력되는 와이드 컬럼 제어 신호(yi_narrow2)에 의해 와이드 입출력을 위한 와이드 컬럼 어드레스 신호(yi_wide<0:m>)를 출력한다.
여기서, 스위칭 신호(S)가 "H"이면 n-MOS 트랜지스터(41)(44)는 "On"되고, p-MOS 트랜지스터(42)~(44) "Off"되어 컬럼 디코더(33)에 의해 디코딩(Decoding) 되어진 임의의 yi_narrow1<0:n>가 내로우 I/O 코아 구조로 동작하여 S/A단의 yi 게이트를 활성화 하여 데이터를 데이터 버스 라인(Data Bus Line)으로 트랜스퍼한다.
그러나 스위칭 신호(S)가 "L"이면 n-MOS 트랜지스터(41)(44)는 "Off"되고, p-MOS 트랜지스터(42)~(44)가 "On"이 되어 컬럼 디코더(33)에 의해 디코딩된 임의의 yi_narrow2<0:n>가 컬럼 어드레스 선택부(34)의 입력이 된다.
이때, MUX 제어 신호(nCm)의 제어에 따라 선택되어진 yi_wide<0:m>가 S/A 단의 yi 게이트를 활성화하여 데이터를 데이터 버스 라인으로 트랜스퍼한다.
이 동작에서 yi_wide<0:m>bits < yi_narrow2<0:n>bits, 즉 m<n이다.
만약, m=3이면 yi<0:3>이 되어 한 개의 128 서브 셀 영역(31)에서는 32비트의 데이터가 나오고, m=7이면 yi<0:7>이 되어 16비트의 데이터가 출력되어 도 4b에서와 같이, 1M 셀 어레이 블록(128 서브 셀 영역 8개로 구성된)으로 구성되어진 코아 구조에서 와이드 I/O를 구현할 수 있다.
그리고 이와 같은 본 발명에 따른 데이터 입출력 장치를 실제 셀 어레이 블록에 적용한 경우를 설명하면 다음과 같다.
도 4b는 1M 셀 어레이 블록의 데이터 입출력 장치의 구성도이고, 도 5는 8M 셀 어레이 블록의 데이터 입출력 장치의 구성도이다. 그리고 도 6은 16M 셀 어레이 블록의 데이터 입출력 장치의 구성도이다.
도 4b는 실제 64M x16 SDRAM에서 설계되어진 128 서브 셀 영역 8개로 이루어진 1M 셀 어레이 블록에 본 발명에 따른 데이터 입출력 장치를 적용한 것을 나타낸 것이다.
이 구조에서는 8개의 컬럼 어드레스 선택부를 구성하는 n x m MUX와, 내로우 I/O를 위한 내로우 컬럼 제어 신호(yi_narrow1) 또는 와이드 I/O를 위한 와이드 컬럼 제어 신호(yi_narrow2)를 스위칭하는 p-MOS 트랜지스터와 ,n-MOS 트랜지스터를 포함하고, 글로발 MUX 제어 신호(nCm), 글로발 스위칭 신호(S)가 포함되어 있는 다중 데이터폭(Multiple data width)을 위한 Embedded DRAM 코아 구조를 나타낸 것 이다.
이 구조에서 n=63이면 yi_narrow1<1:63>, 스위칭 신호(S) "H"이면(Narrow I/O) 각각의 128 서브 셀 영역에서 2비트의 데이터가 나와 전체 16비트 I/O가 출력되어진다. 이때, n x m MUX와 MUX 제어 신호는 don't care이다.
만약, 스위칭 신호(S)가 "L"이면(wide I/O) n x m MUX와 MUX 제어 신호(nCm)이 인에이블되어 n=63이면 yi_narrow2<0:63>이 MUX 입력이 되며 128비트 I/O 이상의 데이터를 출력하기 위해서는 MUX의 출력값이 yi_wide<0:3>, yi_wide<0:7>이 되도록 MUX 제어 신호(nCm)의 제어를 받는다.
그리고 m=3일 때 yi_wide<0:3>이면 128 서브 셀 영역의 각각에서 32비트의 데이터가 나와 전체 256(32x8) 비트 I/O가 출력되어진다. m=7일때는 128(16x8)비트 I/O가 출력된다.
도 5는 도 4b의 구조를 대칭적(Symmetric)으로 변형한 실시예이다.
도 4b는 데이터를 x256 I/O 비트까지 트랜스퍼할 수 있지만 도 5는 x512 I/O 비트까지 처리 할 수 있다.
그리고 도 6은 도 5의 변형으로서 x1024 I/O 비트를 트랜스퍼 한다.
이와 같은 본 발명에 의하면 한 개의 디바이스에 내로우/와이드 데이터 폭을 구현할 수 있으며 메모리 컴파일러를 이용한 소자 디자인시에 디자인 타임을 단축 할 수 있다.
이와 같은 본 발명에 따른 임베디드 메모리 장치의 데이터 입출력 장치는 다음과 같은 효과가 있다.
동일한 디바이스에서 내로우 I/O와 와이드 I/O를 구현할 수 있도록 코아 구조를 설계하여 임베디드 DRAM의 다중 데이터 폭(x8 ~ x1024비트)를 구현할 수 있다.
또한, 이 구조를 마이크로화 하여 메모리 컴파일러를 이용한 디자인시에 코아 구조를 다양하게 배치 할 경우 적용성이 높은 다양한 디바이스를 양산할 수 있고, 디자인 시간을 단축하는 효과가 있다.

Claims (4)

  1. 복수개의 서브 셀 영역을 포함하는 메모리 셀 블록;
    상기 서브 셀 영역에 대응하여 그에 수직한 위치에 구성되는 로우 디코더와 칼럼 디코더;
    상기 칼럼 디코더에서 출력되는 디코딩된 어드레스를 선택적으로 스위칭하여 내로우 I/O를 위한 내로우 컬럼 제어 신호(yi_narrow1) 또는 와이드 I/O를 위한 와이드 컬럼 제어 신호(yi_narrow2)를 출력하는 스위칭부;
    상기 칼럼 디코더와 서브 셀 영역 사이에 위치하여 와이드 컬럼 제어 신호(yi_narrow2)를 입력으로 하여 선택 제어 신호(nCm)의 제어에 의해 와이드 컬럼 어드레스 신호(yi_wide<0:m>)를 출력하는 칼럼 어드레스 선택부를 포함하여 구성되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
  2. 제 1 항에 있어서, 스위칭부는 컬럼 디코더에서 출력되는 컬럼 어드레스(yi)를 스위칭하여 직접 서브 셀 영역으로 인가하는 n-MOS 트랜지스터들과,
    컬럼 디코더에서 출력되는 컬럼 어드레스(yi)를 스위칭하여 컬럼 어드레스 선택부로 인가하는 복수개의 p-MOS 트랜지스터들로 구성되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
  3. 제 2 항에 있어서, 상기 n-MOS 트랜지스터와 그에 대응하는 p-MOS 트랜지스터의 게이트에는 공통으로 스위칭 선택 신호(S)가 인가되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 칼럼 어드레스 선택부는 와이드 컬럼 제어 신호(yi_narrow2)에 의해 와이드 입출력을 위한 와이드 컬럼 어드레스 신호(yi_wide<0:m>)를 출력하는 멀티플렉서로 구성되는 것을 특징으로 하는 임베디드 메모리 장치의 데이터 입출력 장치.
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