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CN107078063B - 半导体元件和晶体层叠结构体 - Google Patents

半导体元件和晶体层叠结构体 Download PDF

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Abstract

提供能抑制沟道层的高电阻化的半导体元件和能用于该元件制造的晶体层叠结构体。作为一实施方式，提供一种Ga2O3系半导体元件(10)，其具有：包括包含受主杂质的β‑Ga2O3系单晶的高电阻基板(11)；高电阻基板(11)上的包括β‑Ga2O3系单晶的缓冲层(12)；以及缓冲层(12)上的包括包含施主杂质的β‑Ga2O3系单晶的沟道层(13)。

Description

半导体元件和晶体层叠结构体
技术领域
本发明涉及半导体元件和晶体层叠结构体。
背景技术
作为以往的半导体元件，已知在包含受主杂质的高电阻的Ga2O3系基板上形成有包含施主杂质的沟道层的MESFET(Metal Semiconductor Field Effect Transistor：金属半导体场效应晶体管)(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1：国际公开第2013/069729号
发明内容
发明要解决的问题
然而，在专利文献1公开的MESFET中，从高电阻Ga2O3基板向沟道层扩散受主杂质，由于载体补偿而沟道层有可能高电阻化。
由此，本发明的目的在于提供能抑制沟道层的高电阻化的半导体元件和能用于该元件制造的晶体层叠结构体。
用于解决问题的方案
为了实现上述目的，本发明的一方式提供以下的[1]～[6]的半导体元件。
[1]一种半导体元件，具有：包括包含受主杂质的β-Ga2O3系单晶的高电阻基板；上述高电阻基板上的包括β-Ga2O3系单晶的缓冲层；以及上述缓冲层上的包括包含施主杂质的β-Ga2O3系单晶的沟道层。
[2]根据上述[1]所述的半导体元件，上述缓冲层和上述沟道层包含从上述高电阻基板扩散的上述受主杂质，上述沟道层的上述受主杂质的浓度比上述缓冲层的上述受主杂质的浓度低，上述沟道层的上述施主杂质的浓度比上述沟道层的上述受主杂质的浓度高。
[3]根据上述[1]所述的半导体元件，上述缓冲层的上述高电阻基板侧的下层包含从上述高电阻基板扩散的上述受主杂质，上述缓冲层的上述沟道层侧的上层和上述沟道层不包含从上述高电阻基板扩散的上述受主杂质。
[4]根据上述[1]～[3]中的任一项所述的半导体元件，上述高电阻基板的主面的面方位为(001)。
[5]根据上述[1]～[3]中的任一项所述的半导体元件，上述受主杂质包含Fe、Be、Mg以及Zn中的至少1种。
[6]根据上述[1]～[3]中的任一项所述的半导体元件，是MESFET或MISFET。
另外，为了实现上述目的，本发明的其它方式提供以下的[7]～[11]的晶体层叠结构体。
[7]一种晶体层叠结构体，具有：包括包含受主杂质的β-Ga2O3系单晶的高电阻基板；上述高电阻基板上的包括β-Ga2O3系单晶的缓冲层；以及上述缓冲层上的包括包含施主杂质的β-Ga2O3系单晶的施主杂质含有层。
[8]根据上述[7]所述的晶体层叠结构体，上述缓冲层和上述施主杂质含有层包含从上述高电阻基板扩散的上述受主杂质，上述施主杂质含有层的上述受主杂质的浓度比上述缓冲层的上述受主杂质的浓度低，上述施主杂质含有层的上述施主杂质的浓度比上述施主杂质含有层的上述受主杂质的浓度高。
[9]根据上述[7]所述的晶体层叠结构体，上述缓冲层的上述高电阻基板侧的下层包含从上述高电阻基板扩散的上述受主杂质，上述缓冲层的上述施主杂质含有层侧的上层和上述施主杂质含有层不包含从上述高电阻基板扩散的上述受主杂质。
[10]根据上述[7]～[9]中的任一项所述的晶体层叠结构体，上述高电阻基板的主面的面方位为(001)。
[11]根据上述[7]～[9]中的任一项所述的晶体层叠结构体，上述受主杂质包含Fe、Be、Mg以及Zn中的至少1种。
发明效果
根据本发明，能提供能抑制沟道层的高电阻化的半导体元件和能用于该元件制造的晶体层叠结构体。
附图说明
图1是第1实施方式的Ga2O3系半导体元件的垂直截面图。
图2是表示在包含Fe作为受主杂质的高电阻Ga2O3基板上生长包含Si作为施主杂质的Ga2O3外延层的情况下的离Ga2O3外延层的表面的深度和Fe、Si的浓度的关系的测量数据。
图3A是在高电阻基板上直接形成沟道层的作为比较例的Ga2O3系半导体元件的垂直截面图。
图3B是概念性地表示图3A的Ga2O3系半导体元件的离沟道层的表面的深度和受主杂质浓度的关系的坐标图。
图4A是在高电阻基板上隔着缓冲层形成有沟道层的本实施方式的Ga2O3系半导体元件的垂直截面图。
图4B是概念性地表示图4A的Ga2O3系半导体元件的离沟道层的表面的深度和受主杂质浓度的关系的坐标图。
图5是表示在包含Fe作为受主杂质的高电阻Ga2O3基板上生长Ga2O3外延层的情况下的深度和Fe的浓度的关系的测量数据。
图6A是表示在将Be导入Ga2O3晶体膜的表面附近并施加退火处理的情况下的离Ga2O3晶体膜的表面的深度和Be浓度的关系的测量数据。
图6B是表示将Mg导入Ga2O3晶体膜的表面附近并施加退火处理的情况下的离Ga2O3晶体膜的表面的深度和Mg浓度的关系的测量数据。
图7是表示将Zn导入Ga2O3晶体膜的表面附近并施加退火处理的情况下的离Ga2O3晶体膜的表面的深度和Zn浓度的关系的测量数据。
图8是第2实施方式的Ga2O3系半导体元件的垂直截面图。
图9是第3实施方式的Ga2O3系半导体元件的垂直截面图。
图10是第4实施方式的Ga2O3系半导体元件的垂直截面图。
具体实施方式
〔第1实施方式〕
第1实施方式是使用MESFET作为半导体元件的方式。
(半导体元件的构成)
图1是第1实施方式的Ga2O3系半导体元件10的垂直截面图。Ga2O3系半导体元件10包含：缓冲层12，其形成在高电阻基板11上；沟道层13，其形成在缓冲层12上；源极电极15和漏极电极16，其形成在沟道层13上；栅极电极14，其形成在源极电极15和漏极电极16之间的沟道层13上；以及接触区域17，其形成在沟道层13中且源极电极15和漏极电极16之下。
高电阻基板11是包括添加有Fe、Be、Mg、Zn等受主杂质的β-Ga2O3系单晶的基板，通过受主杂质的添加而高电阻化。在此，β-Ga2O3系单晶是β-Ga2O3单晶或包含Al、In等非导电型杂质的β-Ga2O3单晶。
高电阻基板11例如是通过将由EFG(Edge-defined Film-fed.Growth：限边馈膜生长)法培育出的Fe掺杂高电阻β-Ga2O3单晶切片、研磨加工成希望的厚度而得到的。
高电阻基板11的主面例如是从β-Ga2O3系单晶的(100)面旋转50°以上90°以下的面。即，在高电阻基板11中主面和(100)面所成的角θ(0＜θ≤90°)为50°以上。作为从(100)面旋转50°以上90°以下的面，例如，存在(010)面、(001)面、(－201)面、(101)面以及(310)面。
在高电阻基板11的主面是从(100)面旋转50°以上90°以下的面的情况下，在高电阻基板11上外延生长β-Ga2O3系晶体时，能有效地抑制β-Ga2O3系晶体的原料从高电阻基板11的再蒸发。具体地说，在以生长温度500℃生长β-Ga2O3系晶体时再蒸发的原料的比例设为0％时，在高电阻基板11的主面为从(100)面旋转50°以上90°以下的面的情况下，能将再蒸发的原料的比例抑制在40％以下。因此，能将供应的原料的60％以上用于β-Ga2O3系晶体的形成，从β-Ga2O3系晶体的生长速度、制造成本的观点来说是优选的。
在β-Ga2O3晶体中，以c轴为轴将(100)面旋转52.5°时与(310)面一致，旋转90°时与(010)面一致。另外，以b轴为轴将(100)面旋转53.8°时与(101)面一致，旋转76.3°时与(001)面一致，旋转53.8°时与(－201)面一致。
另外，高电阻基板11的主面例如是(010)面或从(010)面旋转37.5°以内的角度范围的面。在该情况下，高电阻基板11和缓冲层12的界面是陡峭的，另外，能高精度地控制缓冲层12的厚度。另外，能抑制元素向缓冲层12的取入量的不均，将缓冲层12均质化。此外，以c轴为轴将(010)面旋转37.5°时与(310)面一致。
在这些面方位中，高电阻基板11的主面的面方位为(001)的情况下，高电阻基板11上的β-Ga2O3系单晶的外延生长速度特别大，能抑制受主杂质从高电阻基板11向形成在高电阻基板11上的缓冲层12和沟道层13的扩散。因此，优选高电阻基板11的主面的面方位为(001)。
缓冲层12包括包含从高电阻基板11扩散的受主杂质的β-Ga2O3系单晶。
缓冲层12是将高电阻基板11作为基底基板来外延生长β-Ga2O3系单晶而形成的。在该外延生长期间，受主杂质从高电阻基板11扩散到缓冲层12。
沟道层13包括包含施主杂质的β-Ga2O3系单晶。优选该施主杂质是Si、Sn等IV族元素。此外，不需要如高电子迁移率晶体管那样i型层和n型层异质结合，因此作为缓冲层12和沟道层13的母晶体的β-Ga2O3系单晶的组成比可以相同。
沟道层13与缓冲层12相同以β-Ga2O3系单晶为母晶体，因此能通过外延生长与缓冲层12连续地形成。沟道层13的厚度例如为10～1000nm程度。
作为将施主杂质导入沟道层13的方法，例如有在生长β-Ga2O3单晶膜后通过离子注入法注入施主杂质的方法、外延生长包含施主杂质的β-Ga2O3单晶膜的方法。
在使用前者的方法的情况下，例如，使用HVPE法或分子束外延法，在缓冲层12上同质外延生长厚度为300nm的β-Ga2O3单晶膜后，在其整个面施加Si的多级离子注入。
在使用后者的方法的情况下，例如，使用HVPE法或分子束外延法，在缓冲层12上同质外延生长包含Sn的厚度为300nm的β-Ga2O3单晶膜。
沟道层13包含从高电阻基板11扩散的受主杂质，但是由于与缓冲层12相比离高电阻基板11的距离大，因此受主杂质的浓度比缓冲层12低。另外，沟道层13的施主杂质浓度比受主杂质浓度高，具有n型导电性。
栅极电极14、源极电极15以及漏极电极16例如包括Au、Al、Ti、Sn、Ge、In、Ni、Co、Pt、W、Mo、Cr、Cu、Pb等金属、包含这些金属中的2种以上金属的合金或ITO等导电性化合物。另外，包括不同的2种金属的2层结构例如可以具有Ti/Al、Ti/Au、Ti/Pt、Al/Au、Ni/Au、Au/Ni。
接触区域17是通过利用离子注入法等将Si、Sn等施主杂质添加到沟道层13中，利用退火处理活性化而形成的。接触区域17的施主杂质的浓度比沟道层13的施主杂质的浓度高，接触区域17与源极电极15及漏极电极16欧姆接触。
如上所述，Ga2O3系半导体元件10是使用具有高电阻基板11、高电阻基板11上的缓冲层12以及缓冲层12上的施主杂质含有层的晶体层叠结构体来制造的。在该晶体层叠结构体中形成接触区域17以将栅极电极14、源极电极15以及漏极电极16连接，从而得到Ga2O3系半导体元件10。在此，晶体层叠结构体的施主杂质含有层是在形成Ga2O3系半导体元件10后作为沟道层发挥功能的层，与沟道层13等同。
Ga2O3系半导体元件10依赖于栅极电极14正下方的沟道层13的施主浓度和厚度而成为常通型或常断型。
在Ga2O3系半导体元件10为常通型的情况下，源极电极15和漏极电极16经由沟道层13电连接。因此，在不对栅极电极14施加电压的状态下在源极电极15和漏极电极16之间施加电压时，电流从源极电极15流向漏极电极16。另一方面，在对栅极电极14施加电压时，在沟道层13的栅极电极14下的区域形成耗尽层，即使在源极电极15和漏极电极16之间施加电压，也没有电流从源极电极15流向漏极电极16。
在Ga2O3系半导体元件10为常断型的情况下，在不对栅极电极14施加电压的状态下，即使在源极电极15和漏极电极16之间施加电压也不流动电流。另一方面，在对栅极电极14施加电压时，沟道层13的栅极电极14下的区域的耗尽层窄，在源极电极15和漏极电极16之间施加电压时电流从源极电极15流向漏极电极16。
图2是表示在包含Fe作为受主杂质的高电阻Ga2O3基板上生长大致300nm的未掺杂的Ga2O3外延层后，在向该外延层离子注入Si作为施主杂质的情况下的离Ga2O3外延层的表面的深度和Fe、Si的浓度的关系的测量数据。
如图2所示，高电阻Ga2O3基板中的Fe扩散到Ga2O3外延层中。Ga2O3外延层中的Fe浓度在最远离高电阻Ga2O3基板的表面附近也高达6×1017cm-3，因此通过载体补偿使Ga2O3外延层高电阻化。因此，将这种Ga2O3外延层用作n型沟道层是不优选的。
图3A是在高电阻基板11上直接形成有沟道层13的作为比较例的Ga2O3系半导体元件50的垂直截面图。图3B是概念性地表示Ga2O3系半导体元件50的离沟道层13的表面的深度和受主杂质浓度的关系的坐标图。
图4A是在高电阻基板11上隔着缓冲层12形成有沟道层13的本实施方式的Ga2O3系半导体元件10的垂直截面图。图4B是概念性地表示Ga2O3系半导体元件10的离沟道层13的表面的深度和受主杂质浓度的关系的坐标图。
在Ga2O3系半导体元件50中，如图3A、图3B所示，沟道层13和高电阻基板11的距离小，因此从高电阻基板11扩散的Fe等受主杂质的伴随着扩散距离的增加的浓度降低小。因此，沟道层13中包含高浓度的受主杂质。
另一方面，在Ga2O3系半导体元件10中，如图4A、图4B所示，沟道层13和高电阻基板11的距离大，因此从高电阻基板11扩散的受主杂质的沟道层13中的浓度大大降低。因此，Ga2O3系半导体元件10的沟道层13的受主杂质的浓度比Ga2O3系半导体元件50的低。
(受主杂质的扩散评价)
图5是表示在包含Fe作为受主杂质的高电阻Ga2O3基板上生长Ga2O3外延层的情况下的深度和Fe的浓度的关系的测量数据。该深度以高电阻Ga2O3基板和Ga2O3外延层的界面的位置为原点。
该测量的高电阻Ga2O3基板的Fe浓度为5×1018cm-3。另外，该测量的Ga2O3外延层的生长温度为1000℃。
图5中示出高电阻Ga2O3基板的主面的面方位为(010)的情况下的测量数据和为(001)的情况下的测量数据。在所有情况下，离界面的深度方向的距离越大，Ga2O3外延层中的Fe浓度越小。
在高电阻Ga2O3基板的主面的面方位为(010)的情况下，Ga2O3外延层大致以0.3μm/h的速度生长，在离界面的深度方向的距离大致为1μm的区域，Ga2O3外延层中的Fe浓度小于1×1016cm-3。因此，在该情况下，通过在厚度为1μm以上的缓冲层12上形成沟道层13，能得到具有高的导电性的沟道层13。
另一方面，在高电阻Ga2O3基板的主面的面方位为(001)的情况下，Ga2O3外延层以大致6μm/h的速度生长，在离界面的深度方向的距离大致为0.18μm的区域，Ga2O3外延层中的Fe浓度小于1×1016cm-3。因此，在该情况下，通过在厚度为0.18μm以上的缓冲层12上形成沟道层13，能得到具有高的导电性的沟道层13。
缓冲层的厚度薄对于实现制造时间的缩短、原料消耗量的降低是优选的。如上所示，为了得到具有高的导电性的沟道层13所需要的Ga2O3外延层的厚度变小，因此优选高电阻Ga2O3基板的主面的面方位为(001)。
此外，通过增高Ga2O3外延层的生长温度，Fe的迁移量增加，因此为了充分降低Fe浓度所需要的Ga2O3外延层的厚度变大。另一方面，通过降低Ga2O3外延层的生长温度，Fe的迁移量降低，因此为了充分降低Fe浓度所需要的Ga2O3外延层的厚度变小。
上述图2、图5证实了高电阻基板11中的Fe向缓冲层12和沟道层13扩散，但是即使在使用Fe以外的元素作为受主杂质的情况下也发生扩散，因此本实施方式中使用的受主杂质不限于Fe。
图6A是表示将Be导入Ga2O3晶体膜的表面附近并施加退火处理的情况下的离Ga2O3晶体膜的表面的深度和Be浓度的关系的测量数据。
图6B是表示将Mg导入Ga2O3晶体膜的表面附近并施加退火处理的情况下的离Ga2O3晶体膜的表面的深度和Mg浓度的关系的测量数据。
图7是表示将Zn导入Ga2O3晶体膜的表面附近并施加退火处理的情况下的离Ga2O3晶体膜的表面的深度和Zn浓度的关系的测量数据。
根据图6A、图6B、图7，Be、Mg、Zn均通过退火处理扩散到Ga2O3晶体膜中，伴随着退火处理的温度的上升扩散量变大。其结果是，示出在本实施方式中将Be、Mg或Zn用作添加到高电阻基板11中的受主杂质的情况下，也会发生受主杂质从高电阻基板11向缓冲层12和沟道层13的扩散。
〔第2实施方式〕
第2实施方式在缓冲层的上层和沟道层不包含受主杂质这点上与第1实施方式不同。此外，对于与第1实施方式同样之处省略或简化说明。
(半导体元件的构成)
图8是第2实施方式的Ga2O3系半导体元件20的垂直截面图。Ga2O3系半导体元件20包含：缓冲层22，其形成在高电阻基板11上；沟道层23，其形成在缓冲层22上；源极电极15和漏极电极16，其形成在沟道层23上；栅极电极14，其形成在源极电极15和漏极电极16之间的沟道层23上；以及接触区域17，其形成在沟道层23中且源极电极15和漏极电极16之下。
缓冲层22包括β-Ga2O3系单晶，包含：高电阻基板11侧的下层22a，其包含从高电阻基板11扩散的受主杂质；以及沟道层23侧的上层22b，其不包含受主杂质。
缓冲层22是通过将高电阻基板11作为基底基板来外延生长β-Ga2O3系单晶而形成的。在该外延生长期间，受主杂质从高电阻基板11扩散到缓冲层22。
如在第1实施方式中所述，缓冲层12和沟道层13中的受主杂质的浓度随着离高电阻基板11的深度方向的距离越大而越降低。
例如，在图5所示的例子中，在主面的面方位为(010)的高电阻Ga2O3基板上以生长温度1000℃生长Ga2O3外延层的情况下，在离高电阻基板11的深度方向(厚度方向)的距离为1μm以上的Ga2O3外延层中的区域几乎不包含受主杂质。
在该情况下，当将离高电阻基板11的表面的厚度大于1μm的Ga2O3外延层用作缓冲层22时，离高电阻基板11的厚度方向的距离不到1μm的区域为下层22a，离高电阻基板11的厚度方向的距离为1μm以上的区域为上层22b。
另外，在图5所示的例子中，在主面的面方位为(001)的高电阻Ga2O3基板上以生长温度1000℃生长Ga2O3外延层的情况下，在离高电阻基板11的厚度方向的距离为0.18μm以上的Ga2O3外延层中的区域几乎不包含受主杂质。
在该情况下，当将离高电阻基板11的表面的厚度大于0.18μm的Ga2O3外延层用作缓冲层22时，离高电阻基板11的厚度方向的距离不到0.18μm的区域为下层22a，离高电阻基板11的厚度方向的距离为0.18μm以上的区域为上层22b。
沟道层23包括包含施主杂质的β-Ga2O3系单晶。优选该施主杂质为Si、Sn等IV族元素。
沟道层23与缓冲层22相同以β-Ga2O3系单晶为母晶体，因此能通过外延生长与缓冲层22连续地形成。沟道层23的厚度例如为10～1000nm程度。
沟道层23形成在不包含受主杂质的上层22b上，因此不包含受主杂质，具有比第1实施方式的沟道层13高的导电性。
〔第3实施方式〕
第3实施方式是使用MISFET(Metal Insulator Semiconductor Field EffectTransistor：金属绝缘体半导体场效应晶体管)作为半导体元件的方式。此外，对与第1实施方式同样的点，省略或简化说明。
(半导体元件的构成)
图9是第3实施方式的Ga2O3系半导体元件30的垂直截面图。Ga2O3系半导体元件30包含：缓冲层12，其形成在高电阻基板11上；沟道层13，其形成在缓冲层12上；源极电极15和漏极电极16，其形成在沟道层13上；栅极电极14，其隔着栅极绝缘膜31形成在源极电极15和漏极电极16之间的沟道层13上；以及接触区域17，其形成在沟道层13中且源极电极15和漏极电极16之下。
栅极绝缘膜31包括Al2O3等绝缘材料。
Ga2O3系半导体元件30依赖于栅极电极14的正下方的沟道层13的施主浓度和厚度而为常通型或常断型。
在Ga2O3系半导体元件30为常通型的情况下，源极电极15和漏极电极16经由沟道层13电连接。因此，在不对栅极电极14施加电压的状态下在源极电极15和漏极电极16之间施加电压时，电流从源极电极15流向漏极电极16。另一方面，当对栅极电极14施加电压时，在沟道层13的栅极电极14下的区域形成耗尽层，即使在源极电极15和漏极电极16之间施加电压，也没有电流从源极电极15流向漏极电极16。
在Ga2O3系半导体元件30为常断型的情况下，在不对栅极电极14施加电压的状态下，即使在源极电极15和漏极电极16之间施加电压也不流动电流。另一方面，当对栅极电极14施加电压时，沟道层13的栅极电极14下的区域的耗尽层窄，当在源极电极15和漏极电极16之间施加电压时电流从源极电极15流向漏极电极16。
Ga2O3系半导体元件30与第1实施方式的Ga2O3系半导体元件10同样，沟道层13隔着缓冲层12形成在高电阻基板11上，因此沟道层13所包含的受主杂质的浓度低。因此，能抑制载体补偿的沟道层13的高电阻化。
〔第4实施方式〕
第4实施方式是使用MISFET作为半导体元件的方式。此外，对与第2和第3实施方式同样之处，省略或简化说明。
(半导体元件的构成)
图10是第4实施方式的Ga2O3系半导体元件40的垂直截面图。Ga2O3系半导体元件40包含：缓冲层22，其形成在高电阻基板11上；沟道层23，其形成在缓冲层22上；源极电极15和漏极电极16，其形成在沟道层23上；栅极电极14，其隔着栅极绝缘膜31形成在源极电极15和漏极电极16之间的沟道层23上；以及接触区域17，其形成在沟道层23中且源极电极15和漏极电极16之下。
Ga2O3系半导体元件40与第2实施方式的Ga2O3系半导体元件20同样，在上层22b不包含受主杂质的缓冲层22上形成有沟道层23，因此沟道层23不包含受主杂质。因此，能抑制载体补偿的沟道层23的高电阻化。
(实施方式的效果)
根据上述第1～4实施方式，从高电阻基板扩散的受主杂质在沟道层的浓度低，或者沟道层几乎不包含受主杂质，因此能抑制载体补偿的沟道层的高电阻化。
另外，一般地，在基板和其上外延生长的外延层的界面，容易混入意想不到的杂质或由基板的研磨损伤引起的晶体缺陷，这些杂质或晶体缺陷在半导体元件中成为漏电路径。但是，在上述第1～4实施方式的半导体元件中，在高电阻基板和沟道层之间存在缓冲层，沟道层离开了高电阻基板和缓冲层的界面，因此能抑制由该界面的杂质或晶体缺陷引起的漏电。
以上，说明了本发明的实施方式，但本发明不限于上述实施方式，在不脱离发明的主旨的范围内能进行各种变形实施。
另外，在不脱离发明的主旨的范围内能将上述实施方式的构成要素任意组合。
另外，上面所述的实施方式并不限定权利要求书所涉及的发明。另外，应当注意，实施方式中所说明的特征的组合对用于解决发明的问题的方案来说并非全都是必须的。
工业上的可利用性
提供能抑制沟道层的高电阻化的半导体元件和能用于该元件制造的晶体层叠结构体。
附图标记说明
10、20、30、40…Ga2O3系半导体元件，11…高电阻基板，12、22…缓冲层，13、23…沟道层，22a…下层，22b…上层。

Claims (4)

1.一种晶体层叠结构体，具有：
包括包含受主杂质的β-Ga2O3系单晶的高电阻基板；
上述高电阻基板上的包括β-Ga2O3系单晶的缓冲层；以及
上述缓冲层上的包括包含施主杂质的β-Ga2O3系单晶的施主杂质含有层，
上述缓冲层的上述高电阻基板侧的下层包含从上述高电阻基板扩散的上述受主杂质，
上述缓冲层的上述施主杂质含有层侧的上层和上述施主杂质含有层不包含从上述高电阻基板扩散的上述受主杂质，
在该晶体层叠结构体中，
上述受主杂质是Fe，
上述高电阻基板的主面的面方位为(001)或(010)，
上述面方位为(001)时，上述缓冲层的厚度为0.18μm以上，并且上述缓冲层的离与上述高电阻基板的界面的深度方向的距离为0.18μm的区域中的上述Fe的浓度比1×1016cm-3小，
上述面方位为(010)时，上述缓冲层的厚度为1μm以上，并且上述缓冲层的离与上述高电阻基板的界面的深度方向的距离为1μm的区域中的上述Fe的浓度比1×1016cm-3小。
2.根据权利要求1所述的晶体层叠结构体，
上述高电阻基板的主面的面方位为(001)时，将上述缓冲层中的离与上述高电阻基板的界面的深度方向的距离为小于0.18μm的区域设为上述缓冲层的上述下层，将上述距离在0.18μm以上的区域设为上述缓冲层的上述上层。
3.一种半导体元件，其利用了权利要求1或2所述的晶体层叠结构体。
4.根据权利要求3所述的半导体元件，
是MESFET或MISFET。
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