[go: up one dir, main page]

CN106920804B - 一种阵列基板、其驱动方法、显示面板及显示装置 - Google Patents

一种阵列基板、其驱动方法、显示面板及显示装置 Download PDF

Info

Publication number
CN106920804B
CN106920804B CN201710296501.2A CN201710296501A CN106920804B CN 106920804 B CN106920804 B CN 106920804B CN 201710296501 A CN201710296501 A CN 201710296501A CN 106920804 B CN106920804 B CN 106920804B
Authority
CN
China
Prior art keywords
voltage
thin film
film transistor
electrode
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710296501.2A
Other languages
English (en)
Other versions
CN106920804A (zh
Inventor
文亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Tianma Microelectronics Co Ltd
Original Assignee
Xiamen Tianma Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Tianma Microelectronics Co Ltd filed Critical Xiamen Tianma Microelectronics Co Ltd
Priority to CN201710296501.2A priority Critical patent/CN106920804B/zh
Publication of CN106920804A publication Critical patent/CN106920804A/zh
Priority to US15/789,508 priority patent/US11088175B2/en
Priority to DE102018100225.4A priority patent/DE102018100225A1/de
Application granted granted Critical
Publication of CN106920804B publication Critical patent/CN106920804B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/471—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having different architectures, e.g. having both top-gate and bottom-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0417—Special arrangements specific to the use of low carrier mobility technology
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0209—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display
    • G09G2320/0214—Crosstalk reduction, i.e. to reduce direct or indirect influences of signals directed to a certain pixel of the displayed image on other pixels of said image, inclusive of influences affecting pixels in different frames or fields or sub-images which constitute a same image, e.g. left and right images of a stereoscopic display with crosstalk due to leakage current of pixel switch in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G09G2330/023—Power management, e.g. power saving using energy recovery or conservation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6736—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes characterised by the shape of gate insulators

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本发明公开了一种阵列基板、其驱动方法、显示面板及显示装置，通过在薄膜晶体管的有源层远离栅电极的一侧设置控制电极，并通过控制位于控制电极与有源层之间的缓冲层的厚度，使缓冲层的厚度大于位于栅电极与有源层之间的栅极绝缘层的厚度，来调节控制电极和有源层之间的距离大于栅电极和有源层之间的距离，并至少在栅电极加载关闭电压使薄膜晶体管处于截止状态时，对控制电极加载第一控制电压，来影响此刻薄膜晶体管的Vg电压，从而影响薄膜晶体管的阈值电压Vth，使薄膜晶体管的Id‑Vg曲线发生移动，保证在薄膜晶体管关闭时漏电流Id比较小，达到稳定电路和降低功耗的效果。

Description

一种阵列基板、其驱动方法、显示面板及显示装置
技术领域
本发明涉及显示技术领域，尤指一种阵列基板、其驱动方法、显示面板及显示装置。
背景技术
目前，随着科技的发展，在诸如液晶显示面板的显示器件中已经采用低温多晶硅制作薄膜晶体管，具体地，包含低温多晶硅薄膜晶体管的阵列基板如图1所示，一般包括依次设置在衬底基板上的遮光层001、缓冲层002、多晶硅层即有源层003、栅极绝缘层004、栅电极005、层间绝缘层006、源漏电极007、平坦化层008、第一透明电极009、钝化层010和第二透明电极011；其中，第一透明电极009作为公共电极，第二透明电极011作为像素电极通过贯穿平坦化层008和钝化层010的过孔与源漏电极007中的漏电极连接。
具体地，采用如图1所示结构的薄膜晶体管组成电路结构时，例如组成如图2所示的包括NTFT和PTFT的反向器时，其电流-电压(Id-Vg)曲线如图3所示，从图3可以看出，NTFT和PTFT的阈值电压Vth非常靠近，NTFT的Vth一般在0.6V左右，PTFT的Vth一般在-0.6V左右，导致栅电极的电压Vg＝0时，漏电流Id比较大，一般在10-7A-10-9A左右。因此，采用具有较大漏电流的NTFT和PTFT组成的电路，由于漏电流较大，会导致功耗较大且出现器件不稳定等问题。
因此，如何降低薄膜晶体管的漏电流，是本领域亟需解决的技术问题。
发明内容
本发明实施例提供一种阵列基板、其驱动方法、显示面板及显示装置，用以解决现有技术中存在的薄膜晶体管的漏电流大的问题。
一方面，本发明实施例提供了一种阵列基板，包括：薄膜晶体管，所述薄膜晶体管包括：有源层，栅电极，控制电极，设置于所述栅电极与所述有源层之间的栅极绝缘层，以及设置于所述控制电极与所述有源层之间的缓冲层；
所述缓冲层的厚度大于所述栅极绝缘层的厚度；
所述控制电极至少在所述栅电极加载关闭电压时加载第一控制电压。
另一方面，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述阵列基板。
另一方面，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。
另一方面，本发明实施例还提供了一种阵列基板的驱动方法，用于驱动本发明实施例提供的上述阵列基板，包括：对薄膜晶体管的栅电极加载关闭电压的同时，对控制电极加载第一控制电压。
本发明有益效果如下：
本发明实施例提供的一种阵列基板、其驱动方法、显示面板及显示装置，通过在薄膜晶体管的有源层远离栅电极的一侧设置控制电极，并通过控制位于控制电极与有源层之间的缓冲层的厚度，使缓冲层的厚度大于位于栅电极与有源层之间的栅极绝缘层的厚度，来调节控制电极和有源层之间的距离大于栅电极和有源层之间的距离，并至少在栅电极加载关闭电压使薄膜晶体管处于截止状态时，对控制电极加载第一控制电压，来影响此刻薄膜晶体管的Vg电压，从而影响薄膜晶体管的阈值电压Vth，使薄膜晶体管的Id-Vg曲线发生移动，保证在薄膜晶体管关闭时漏电流Id比较小，达到稳定电路和降低功耗的效果。
附图说明
图1为现有技术中的阵列基板的结构示意图；
图2为现有技术中的反向器的电路示意图；
图3为图2所示的反向器的Id-Vg曲线关系图；
图4a和图4b分别为本发明实施例提供的两种阵列基板的结构示意图；
图5a和图5b分别为本发明实施例提供的两种反向器的电路示意图；
图6a至图6c分别为本发明实施例提供的三种Id-Vg曲线关系图；
图7为本发明实施例提供的阵列基板的电路示意图；
图8为本发明实施例提供的阵列基板中VSR的电路示意图；
图9a至图9f分别为本发明实施例提供的阵列基板在制作过程中的结构示意图；
图10a至图10d分别为本发明实施例提供的另四种阵列基板的结构示意图；
图11a至图11e分别为本发明实施例提供的阵列基板在制作过程中的结构示意图；
图12为本发明实施例提供的显示面板的结构示意图；
图13为本发明实施例提供的显示装置的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的阵列基板、其驱动方法、显示面板及显示装置的具体实施方式进行详细地说明。
附图中各膜层的厚度和区域形状的大小不反映阵列基板的真实比例，目的只是示意说明本发明内容。
本发明实施例提供了一种阵列基板，如图4a和图4b所示，包括：薄膜晶体管100，薄膜晶体管100包括：有源层110，栅电极120，控制电极130，设置于栅电极120与有源层110之间的栅极绝缘层140，以及设置于控制电极130与有源层110之间的缓冲层150；其中，
缓冲层150的厚度大于栅极绝缘层140的厚度；
控制电极130至少在栅电极120加载关闭电压时加载第一控制电压。
具体地，在本发明实施例提供的上述阵列基板中，通过在薄膜晶体管100的有源层110远离栅电极120的一侧设置控制电极130，并通过控制位于控制电极130与有源层110之间的缓冲层150的厚度，使缓冲层150的厚度使其大于位于栅电极120与有源层110之间的栅极绝缘层140的厚度，来调节控制电极130和有源层110之间的距离大于栅电极120与有源层110之间的距离。使控制电极130在加载任何电位的第一控制电压时，并不能直接控制薄膜晶体管100的导通或截止状态，因此控制电极130不能等同于在薄膜晶体管中增加另一栅电极120，即控制电极130的作用并非起到控制薄膜晶体管100的导通与截止的作用，而是仅能起到改变薄膜晶体管100的阈值电压Vth作用。并至少在栅电极120加载关闭电压使薄膜晶体管100处于截止状态时，对控制电极130加载第一控制电压，来影响此刻薄膜晶体管100的Vg电压，从而影响薄膜晶体管100的阈值电压Vth，使薄膜晶体管100的Id-Vg曲线发生移动，保证在薄膜晶体管关闭时漏电流Id比较小，达到稳定电路和降低功耗的效果。
在具体实施时，在本发明实施例提供的上述阵列基板中，缓冲层150的厚度一般在1000nm-5000nm之间，较佳地，在实际应用中一般选择将缓冲层150的厚度控制在3000nm左右为佳。栅极绝缘层140的厚度一般控制在50nm-200nm之间，较佳地，在实际应用中一般选择将栅极绝缘层140的厚度控制在120nm左右为佳。
进一步地，在具体实施时，在本发明实施例提供的上述阵列基板中，在栅电极120加载开启电压使薄膜晶体管100处于导通状态时，还可以控制电极130加载第二控制电压，从而影响薄膜晶体管100的阈值电压Vth，达到稳定电路的效果。
在具体实施时，在本发明实施例提供的上述阵列基板中，根据薄膜晶体管100的类型不同，其栅电极120加载的开启电压和关闭电压也不同。例如当薄膜晶体管为N型薄膜晶体管(NTFT)时，对栅电极120加载的开启电压一般为10V使NTFT处于导通状态，对栅电极120加载的关闭电压一般为-7V使NTFT处于截止状态。当薄膜晶体管为P型薄膜晶体管(PTFT)时，对栅电极120加载的开启电压一般为-10V使PTFT处于导通状态，对栅电极120加载的关闭电压一般为7V使PTFT处于截止状态。
在具体实施时，在本发明实施例提供的上述阵列基板中，对薄膜晶体管的控制电极130加载的第一控制电压和/或第二控制电压一般位于开启电压与关闭电压之间。具体地，当薄膜晶体管为N型薄膜晶体管时，第一控制电压和第二控制电压的电位一般在10V至-7V之间。当薄膜晶体管为P型薄膜晶体管时，第一控制电压和第二控制电压的电位一般在-10V至7V之间。这样，第一控制电压和/或第二控制电压的电位控制在开启电压与关闭电压之间，有利于在实际操作过程中，外部供电电路利用现有已生成的电位来生成所需的第一控制电压和第二控制电压的电位。
并且，在具体实施时，在本发明实施例提供的上述阵列基板中，对控制电极130加载的第一控制电压和第二控制电压的电位可以相同，以使膜晶体管在导通和截止状态下具有相同的阈值电压Vth；也可以对控制电极130加载不同电位的第一控制电压和第二控制电压，以使膜晶体管在导通和截止状态下具有不同的阈值电压Vth，在实际应用过程中可以根据实际需求调整第一控制电压和第二控制电压的电位，在此不做限定。
优选地，在本发明实施例提供的上述阵列基板中，薄膜晶体管为N型薄膜晶体管时，第一控制电压为[-1.5V，0V]为佳，包括端点值。具体地，以图5a所示的反向器为例，可以仅对NTFT设置控制电极130，通过调节控制电极130的第一控制电压和第二控制电压为Vb来影响栅电极120的Vg电压，从而影响NTFT的阈值电压Vth，达到稳定电路的效果。具体地，如图6a所示的Id-Vg曲线，可以制作出阈值电压Vth为-1.5V的PTFT，以及阈值电压Vth为0V的NTFT器件(虚线所示)。之后，对NTFT的控制电极130加载Vb为-1.5V的第一控制电压和第二控制电压，使NTFT的阈值电压Vth从0V调整到了1.5V(实线所示)。由此可以使NTFT和PTFT的曲线距离较大，保证薄膜晶体管时漏电流比较小，为10-12A-10-13A左右，从而降低功耗且稳定电路。上述以第一控制电压和第二控制电压为-1.5V为例进行Id-Vg曲线比较，通过实验可知，当第一控制电压和第二控制电压选取[-1.5V，0V]中的任何数值，例如，选取0V、-1V、-0.5V时，其效果与上述图6a所示的Id-Vg曲线均类似，在此不作赘述。
优选地，在本发明实施例提供的上述阵列基板中，薄膜晶体管为P型薄膜晶体管时，第一控制电压为[0V，1.5V]为佳，包括端点值。具体地，以图5b所示的反向器为例，可以仅对PTFT设置控制电极130，通过调节控制电极130的第一控制电压和第二控制电压为Vb来影响栅电极120的Vg电压，从而影响PTFT的阈值电压Vth，达到稳定电路的效果。具体地，如图6b所示的Id-Vg曲线，可以制作出阈值电压Vth为1.5V的NTFT，以及阈值电压Vth为0V的PTFT器件(虚线所示)。之后，对PTFT的控制电极130加载Vb为1.5V的第一控制电压和第二控制电压，这样，PTFT的阈值电压Vth从0V调整到了-1.5V(实线所示)。由此可以使NTFT和PTFT的曲线距离较大，保证Vg＝0时漏电流比较小，为10-12A-10-13A左右，从而降低功耗且稳定电路。上述以第一控制电压和第二控制电压为1.5V为例进行Id-Vg曲线比较，通过实验可知，当第一控制电压和第二控制电压选取[0V，1.5V]中的任何数值，例如0V、0.5V、1V时，其效果与上述图6b所示的Id-Vg曲线均类似，在此不作赘述。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图7所示，一般分为显示区域和非显示区域；在显示区域会设置多个呈阵列排布的像素单元，每个像素单元中一般均会设置像素控制晶体管T；在非显示区域一般会设置驱动电路，驱动电路具体可以包括栅极驱动电路VSR和数据驱动电路，其中，栅极驱动电路VSR以图8所示的结构为例，一般由N型晶体管和P型晶体管构成，数据驱动电路中的多路分配器一般由N型晶体管构成。显示区域的像素控制晶体管可以为如图7所示的N型晶体管，也可以为P型晶体管，在此不做限定。通过上述描述可知，在本发明实施例提供的上述阵列基板中，可能会同时存在N型晶体管和P型晶体管。当然，阵列基板也可能会仅存在全P型晶体管，或全N型晶体管，在此不做限定。
基于此，在具体实施时，在本发明实施例提供的上述阵列基板中，采用上述设置控制电极130的薄膜晶体管100可以为以下之一或组合：设置于显示区域的多个像素控制晶体管T，以及设置非显示区域的驱动电路中的N型晶体管和P型晶体管。具体地，在实际应用时，可以仅对显示区域的多个像素控制晶体管设置控制电极130以调节阈值电压，也可以仅对设置非显示区域的驱动电路中的N型晶体管设置控制电极130以调节阈值电压，还可以仅对设置非显示区域的驱动电路中的P型晶体管设置控制电极130以调节阈值电压；或者，较佳地，可以对设置于显示区域的多个像素控制晶体管，以及设置非显示区域的驱动电路中的N型晶体管和P型晶体管，即阵列基板中存在的全部薄膜晶体管100设置控制电极130，此时，Id-Vg曲线可以达到如图6c所示的理想曲线，当薄膜晶体管关闭时，漏电流Id比较小，可以控制在10-12A-10-13A左右，能有效地降低功耗并稳定电路。
下面以阵列基板中存在的全部薄膜晶体管100设置控制电极130为例进行说明。
在具体实施时，在本发明实施例提供的上述阵列基板中，当像素控制晶体管为N型晶体管时，较佳地，像素控制晶体管在栅电极120加载关闭电压时加载的第一控制电压可以与驱动电路中的N型晶体管在栅电极120加载关闭电压时加载的第一控制电压相同，即在阵列基板中全部的N型晶体管在栅电极120加载关闭电压使N型晶体管处于截止状态时，其控制电极130加载相同的第一控制电压例如可以加载Vb＝-1.5V，以保证全部N型晶体管的阈值电压Vth控制在1.5V左右，从而保证薄膜晶体管关闭时漏电流比较小，为10-12A-10-13A左右，以降低功耗且稳定电路。
在具体实施时，在本发明实施例提供的上述阵列基板中，当像素控制晶体管为N型晶体管时，像素控制晶体管的第二控制电压和驱动电路中的N型晶体管的第二控制电压可以为不同电位。较佳地，像素控制晶体管在栅电极加载开启电压时加载的第二控制电压可以为0V，以增加显示区的充电电流，而驱动电路中的N型晶体管在栅电极加载开启电压时加载的第二控制电压可以为-1.5V，以保证在非显示区的NTFT具有较大的阈值电压Vth从而提升NTFT的驱动能力。
在具体实施时，在本发明实施例提供的上述阵列基板中，并不限定薄膜晶体管的类型，在实际应用中可以采用顶栅型薄膜晶体管，也可以采用底栅型薄膜晶体管。例如，当采用底栅型薄膜晶体管时，如图4b所示，薄膜晶体管中各膜层的层级顺序为依次设置：栅电极120、栅极绝缘层140、有源层110、缓冲层150、控制电极130。又如，当采用顶栅型薄膜晶体管时，如图4a所示，薄膜晶体管中各膜层的层级顺序为依次设置：控制电极130、缓冲层150、有源层110、栅极绝缘层140、栅电极120。如图4a所示，顶栅型薄膜晶体管一般还包括：源漏电极160，以及设置于源漏电极160与栅电极120之间的层间绝缘层170，即在栅电极120之上依次设置的层间绝缘层170和源漏电极160。同样，如图4b所示，底栅型薄膜晶体管也会包括：源漏电极160，以及设置于源漏电极160与控制电极130之间的层间绝缘层170，即在控制电极130之上依次设置的层间绝缘层170和源漏电极160。
在实际应用中，在顶栅型薄膜晶体管中控制电极130一般复用遮光层实现其功能。下面以如图4a所示的顶栅型薄膜晶体管和如图5b所示的反向器为例，说明本发明实施例提供的上述阵列基板中的顶栅型薄膜晶体管的制作方法，其中顶栅型薄膜晶体管具体可以采用低温多晶硅制作，其制作过程如下：
S1、在衬底基板上制作金属遮光层，在NTFT区域形成遮光层，在PTFT区域形成控制电极130的图案；之后，制作缓冲层150，并在缓冲层150上利用传统的等离子体增强化学气相沉积(PECVD)方式形成非晶硅层，接着，利用激光晶化将非晶硅转化为多晶硅层110a，如图9a所示；
S2、对多晶硅层110a进行图案化，制作NTFT和PTFT的多晶硅硅岛110b，之后，进行硼离子掺杂，以调整NTFT和PTFT的沟道掺杂情况，如图9b所示；
S3、制作第一光阻图形110c遮挡NTFT的N型沟道和PTFT，利用第一光阻图形110c的遮挡，进行磷离子重掺杂，制作NTFT的源漏电极的N型重掺杂区160a，如图9c所示；
S4、依次形成栅极绝缘层140和栅电极120，利用栅电极120的遮挡进行磷离子的轻掺杂，在NTFT区域的沟道区与N型重掺杂区160a之间形成轻掺杂缓冲区160b，如图9d所示；
S5、制作第二光阻图形120a遮挡NTFT，进行硼离子掺杂，制作PTFT的P型重掺杂区160c，如图9e所示；
S6、制作层间绝缘层170和源漏电极160，如图9f所示。
下面以顶栅型薄膜晶体管为例对阵列基板中可能存在的其他膜层进行说明。
在具体实施时，由于顶栅型薄膜晶体管的控制电极130位于各膜层的最底层，即最靠近衬底基板的膜层，为了实现对薄膜晶体管100中的控制电极130在不同时刻加载第一控制电压或第二控制电压，在本发明实施例提供的上述阵列基板中，一般需要设置与控制电极130连接的信号走线。该信号走线的设置层级位置可以有多种，可以在现有的阵列基板膜层中增加新的信号走线膜层，也可以利用阵列基板中已经存在的膜层实现该信号走线的图案，从而在不增加膜层和制备工艺的基础上实现该信号走线的功能。
在具体实施时，在本发明实施例提供的上述阵列基板中，第一种信号走线的实现方式如图10a所示，在阵列基板中可以包括：与源漏电极160同层设置的第一信号走线180a，即利用源漏电极160所在膜层形成第一信号走线180a，为了避免信号之间的串扰，该第一信号走线180a应与源漏电极160相互独立设置，即无连接关系；此时，为了实现第一信号走线180a与控制电极160之间的连接关系，第一信号走线180a需要通过贯穿缓冲层150、栅极绝缘层140和层间绝缘层170的第一接触孔A与控制电极130连接。
具体地，第一信号走线180a的制作过程如下：
首先，如图11a所示，形成的一整层的层间绝缘层170；
之后，如图11b所示，对层间绝缘层170和栅极绝缘层140进行干刻过孔，并刻蚀部分缓冲层150，剩余大约150nm厚的缓冲层150；
然后，如图11c所示，采用缓冲氢氟酸(BHF)对剩余部分的缓冲层150进行刻蚀，以避免干刻工艺对暴露出的有源层110刻蚀而影响有源层110的性能；
最后，如图11d所示，形成同层设置的源漏电极160和第一信号走线180a。
在具体实施时，在本发明实施例提供的上述阵列基板中，第二种信号走线的实现方式如图10b所示，在阵列基板中可以包括：依次设置于薄膜晶体管100上的平坦化层190和第二信号走线180b，即在薄膜晶体管100的源漏电极160之上依次设置平坦化层190和第二信号走线180b，该第二信号走线180b单独设置一膜层，不与其他膜层图案复用；此时，为了实现第二信号走线180b与控制电极130之间的连接关系，第二信号走线180b需要通过贯穿缓冲层150、栅极绝缘层140、层间绝缘层170和平坦化层190的第二接触孔B与控制电极130连接。
具体地，第二信号走线180b的制作过程如下：
首先，形成的一整层的层间绝缘层170后，如图11a所示，对层间绝缘层170和栅极绝缘层140进行干刻过孔，并刻蚀部分缓冲层150，剩余大约150nm厚的缓冲层150，如图11b所示；之后，采用缓冲氢氟酸(BHF)对剩余部分的缓冲层150进行刻蚀，以避免干刻工艺对暴露出的有源层110刻蚀而影响有源层110的性能，如图11c所示；
然后，形成源漏电极160和搭接电极，如图11e所示，之后，形成平坦化层190，对平坦化层190进行干刻过孔，最后，形成第二信号走线180b，第二信号走线180b通过搭接电极与控制电极130连接。
在具体实施时，在本发明实施例提供的上述阵列基板中，第三种信号走线的实现方式如图10c所示，在阵列基板中可以包括：依次设置于薄膜晶体管100上的平坦化层190、第一透明电极200、钝化层210和第二透明电极220，以及与第二透明电极220同层设置的第三信号走线180c，即在薄膜晶体管100的源漏电极160之上依次设置平坦化层190和第一透明电极200、钝化层210和第二透明电极220，其中利用第二透明电极220所在膜层形成第三信号走线180c，为了避免信号之间的串扰，该第三信号走线180c应与第二透明电极220相互独立设置，即无连接关系；此时，为了实现第三信号走线180c与控制电极130之间的连接关系，第三信号走线180c需要通过贯穿缓冲层150、栅极绝缘层140、层间绝缘层170、平坦化层190和钝化层210的第三接触孔C与控制电极130连接。
具体地，第三信号走线180c的制作过程如下：
首先，形成的一整层的层间绝缘层170后，如图11a所示，对层间绝缘层170和栅极绝缘层140进行干刻过孔，并刻蚀部分缓冲层150，剩余大约150nm厚的缓冲层150，如图11b所示；之后，采用缓冲氢氟酸(BHF)对剩余部分的缓冲层150进行刻蚀，以避免干刻工艺对暴露出的有源层110刻蚀而影响有源层110的性能，如图11c所示；
然后，形成源漏电极160和搭接电极，之后，形成平坦化层190、第一透明电极200和钝化层210，最后，在形成第二透明电极220的同时形成第三信号走线180c，第三信号走线180c通过搭接电极与控制电极130连接。
在具体实施时，在本发明实施例提供的上述阵列基板中，如图10c所示，第一透明电极200一般为公共电极，第二透明电极220一般为像素电极，此时，第二透明电极220需要通过平坦化层190和钝化层210的过孔D与源漏电极160中的漏电极相连。
或者，在本发明实施例提供的上述阵列基板中，如图10d所示，第一透明电极200也可以为像素电极，第二透明电极220对应为公共电极；此时，可以利用第一透明电极200所在膜层形成第四信号走线180d，为了避免信号之间的串扰，该第四信号走线180d应与第一透明电极200相互独立设置，即无连接关系；此时，为了实现第四信号走线180d与控制电极130之间的连接关系，第四信号走线180d需要通过贯穿缓冲层150、栅极绝缘层140、层间绝缘层170和平坦化层190的第四接触孔E与控制电极130连接。
基于同一发明构思，本发明实施例还提供了一种阵列基板的驱动方法，用于驱动本发明实施例提供的上述阵列基板。具体地，该阵列基板的驱动方法，可以采用下述方式实现：对薄膜晶体管的栅电极加载关闭电压的同时，对控制电极加载第一控制电压。该驱动方法的具体实施可以参见上述阵列基板的实施例，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种如图12所示的显示面板，包括本发明实施例提供的上述阵列基板，该显示面板可以为：液晶显示面板、有机电致发光显示面板、等离子体显示面板等任何包含阵列基板的显示面板。该显示面板可以是刚性的显示面板也可以是柔性的显示面板，图12中仅示出了刚性的显示面板，但本申请对此不做限制。该显示面板的实施可以参见上述阵列基板的实施例，重复之处不再赘述。
基于同一发明构思，本发明实施例还提供了一种如图13所示的显示装置，包括本发明实施例提供的上述显示面板，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。该显示装置的实施可以参见上述显示面板的实施例，重复之处不再赘述。
本发明实施例提供的上述阵列基板、其驱动方法、显示面板及显示装置，通过在薄膜晶体管的有源层远离栅电极的一侧设置控制电极，并通过控制位于控制电极与有源层之间的缓冲层的厚度，使缓冲层的厚度大于位于栅电极与有源层之间的栅极绝缘层的厚度，来调节控制电极和有源层之间的距离大于栅电极和有源层之间的距离，并至少在栅电极加载关闭电压使薄膜晶体管处于截止状态时，对控制电极加载第一控制电压，来影响此刻薄膜晶体管的Vg电压，从而影响薄膜晶体管的阈值电压Vth，使薄膜晶体管的Id-Vg曲线发生移动，保证在薄膜晶体管关闭时漏电流Id比较小，达到稳定电路和降低功耗的效果。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种阵列基板，包括：薄膜晶体管，所述薄膜晶体管包括：有源层，栅电极，控制电极，设置于所述栅电极与所述有源层之间的栅极绝缘层，以及设置于所述控制电极与所述有源层之间的缓冲层；
所述缓冲层的厚度大于所述栅极绝缘层的厚度；其中，所述缓冲层的厚度范围为1000nm～5000nm，所述栅极绝缘层的厚度范围为50nm～200nm；
所述控制电极至少在所述栅电极加载关闭电压时加载第一控制电压；
所述控制电极在所述栅电极加载开启电压时加载第二控制电压，其中，所述第一控制电压和/或所述第二控制电压位于所述开启电压与关闭电压之间，所述第一控制电压和所述第二控制电压相同；
所述薄膜晶体管为N型薄膜晶体管时，所述第一控制电压为[-1.5V，-0.5V]，包括端点值；
所述薄膜晶体管为P型薄膜晶体管时，所述第一控制电压为[0.5V，1.5V]，包括端点值。
2.如权利要求1所述的阵列基板，其特征在于，所述薄膜晶体管为以下之一或组合：设置于显示区域的多个像素控制晶体管，以及设置非显示区域的驱动电路中的N型晶体管和P型晶体管。
3.如权利要求2所述的阵列基板，其特征在于，所述像素控制晶体管为N型晶体管，所述像素控制晶体管在栅电极加载关闭电压时加载的第一控制电压与所述驱动电路中的N型晶体管在栅电极加载关闭电压时加载的第一控制电压相同。
4.如权利要求3所述的阵列基板，其特征在于，所述像素控制晶体管在栅电极加载开启电压时加载的第二控制电压为0V，所述驱动电路中的N型晶体管在栅电极加载开启电压时加载的第二控制电压为-1.5V。
5.如权利要求1所述的阵列基板，其特征在于，所述薄膜晶体管为顶栅型薄膜晶体管，所述薄膜晶体管还包括：源漏电极，以及设置于所述源漏电极与所述栅电极之间的层间绝缘层。
6.如权利要求5所述的阵列基板，其特征在于，还包括：与所述源漏电极同层设置的第一信号走线；所述第一信号走线通过贯穿所述缓冲层、所述栅极绝缘层和所述层间绝缘层的第一接触孔与所述控制电极连接。
7.如权利要求5所述的阵列基板，其特征在于，还包括：依次设置于所述薄膜晶体管上的平坦化层和第二信号走线；所述第二信号走线通过贯穿所述缓冲层、所述栅极绝缘层、所述层间绝缘层和所述平坦化层的第二接触孔与所述控制电极连接。
8.如权利要求5所述的阵列基板，其特征在于，还包括：依次设置于所述薄膜晶体管上的平坦化层、第一透明电极、钝化层和第二透明电极，以及与所述第二透明电极同层设置的第三信号走线；所述第三信号走线通过贯穿所述缓冲层、所述栅极绝缘层、所述层间绝缘层、所述平坦化层和所述钝化层的第三接触孔与所述控制电极连接。
9.一种显示面板，其特征在于，包括如权利要求1-8任一项所述的阵列基板。
10.一种显示装置，其特征在于，包括如权利要求9所述的显示面板。
11.一种阵列基板的驱动方法，用于驱动如权利要求1-8中任一项所述的阵列基板，其特征在于，包括：对薄膜晶体管的栅电极加载关闭电压的同时，对控制电极加载第一控制电压。
CN201710296501.2A 2017-04-28 2017-04-28 一种阵列基板、其驱动方法、显示面板及显示装置 Active CN106920804B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710296501.2A CN106920804B (zh) 2017-04-28 2017-04-28 一种阵列基板、其驱动方法、显示面板及显示装置
US15/789,508 US11088175B2 (en) 2017-04-28 2017-10-20 Display panel, method for driving the same, and display device
DE102018100225.4A DE102018100225A1 (de) 2017-04-28 2018-01-08 Arraysubstrat, verfahren zum ansteuern desselben, anzeigefeld und anzeigevorrichtung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710296501.2A CN106920804B (zh) 2017-04-28 2017-04-28 一种阵列基板、其驱动方法、显示面板及显示装置

Publications (2)

Publication Number Publication Date
CN106920804A CN106920804A (zh) 2017-07-04
CN106920804B true CN106920804B (zh) 2020-03-24

Family

ID=59568227

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710296501.2A Active CN106920804B (zh) 2017-04-28 2017-04-28 一种阵列基板、其驱动方法、显示面板及显示装置

Country Status (3)

Country Link
US (1) US11088175B2 (zh)
CN (1) CN106920804B (zh)
DE (1) DE102018100225A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695370B (zh) * 2018-05-21 2021-10-22 京东方科技集团股份有限公司 Oled基板及制作方法、显示装置
CN109148529B (zh) * 2018-08-20 2021-11-02 武汉华星光电半导体显示技术有限公司 基板及显示装置
CN109768053B (zh) 2019-01-28 2021-12-28 京东方科技集团股份有限公司 阵列基板及其控制方法、制造方法、显示面板、显示装置
CN111613637B (zh) * 2019-02-26 2022-10-28 京东方科技集团股份有限公司 一种显示基板及其不良调整方法和显示装置
CN110021654B (zh) 2019-04-24 2021-11-09 京东方科技集团股份有限公司 一种显示基板及其制作方法、显示装置
CN110707095A (zh) * 2019-09-04 2020-01-17 深圳市华星光电半导体显示技术有限公司 显示面板
CN110993615A (zh) * 2019-11-28 2020-04-10 信利(仁寿)高端显示科技有限公司 一种tft基板的离子注入方法和制作方法
CN115398636A (zh) * 2021-03-25 2022-11-25 京东方科技集团股份有限公司 显示基板以及显示装置
CN113178492A (zh) * 2021-04-02 2021-07-27 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN113192988A (zh) * 2021-04-23 2021-07-30 深圳市华星光电半导体显示技术有限公司 一种显示器件
CN115188309B (zh) 2022-06-29 2024-08-27 武汉天马微电子有限公司 显示面板及显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344885B1 (en) * 1998-04-07 2002-02-05 Hitachi, Ltd. Liquid crystal display device
CN1378290A (zh) * 2001-03-23 2002-11-06 精工爱普生株式会社 电光基板装置及其制造方法、电光装置、电子装置基板装置的制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2284605A3 (en) 1999-02-23 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and fabrication method thereof
KR100654927B1 (ko) * 1999-03-04 2006-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작방법
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
US20060166415A1 (en) * 2004-06-07 2006-07-27 Sharp Laboratories Of America, Inc. Two-transistor tri-state inverter
JP4353237B2 (ja) 2006-11-17 2009-10-28 ソニー株式会社 画素回路および表示装置、並びに画素回路の製造方法
JP4524699B2 (ja) 2007-10-17 2010-08-18 ソニー株式会社 表示装置
JP5743407B2 (ja) * 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
US8987047B2 (en) 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
CN103472646B (zh) * 2013-08-30 2016-08-31 京东方科技集团股份有限公司 一种阵列基板及其制备方法和显示装置
TWI511283B (zh) * 2013-11-07 2015-12-01 Chunghwa Picture Tubes Ltd 畫素陣列基板及有機發光二極體顯示器
KR20150053314A (ko) * 2013-11-07 2015-05-18 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
JP6327450B2 (ja) 2014-03-28 2018-05-23 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 液晶表示装置
CN104022126B (zh) * 2014-05-28 2017-04-12 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
CN104503177A (zh) 2014-12-23 2015-04-08 上海天马微电子有限公司 一种阵列基板及其制作方法、显示面板
CN104617102B (zh) * 2014-12-31 2017-11-03 深圳市华星光电技术有限公司 阵列基板及阵列基板制造方法
KR102430575B1 (ko) * 2015-08-26 2022-08-08 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
CN105470267A (zh) * 2016-01-11 2016-04-06 武汉华星光电技术有限公司 一种阵列基板及其制备方法
CN106158882B (zh) 2016-09-27 2019-02-26 厦门天马微电子有限公司 一种显示装置、显示面板、阵列基板及其制作方法
CN108133932B (zh) * 2016-12-01 2020-04-10 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板
KR20180070334A (ko) * 2016-12-16 2018-06-26 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 포함하는 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6344885B1 (en) * 1998-04-07 2002-02-05 Hitachi, Ltd. Liquid crystal display device
CN1378290A (zh) * 2001-03-23 2002-11-06 精工爱普生株式会社 电光基板装置及其制造方法、电光装置、电子装置基板装置的制造方法

Also Published As

Publication number Publication date
US11088175B2 (en) 2021-08-10
US20180061859A1 (en) 2018-03-01
DE102018100225A1 (de) 2018-03-01
CN106920804A (zh) 2017-07-04

Similar Documents

Publication Publication Date Title
CN106920804B (zh) 一种阵列基板、其驱动方法、显示面板及显示装置
US11469254B2 (en) Array substrate and manufacturing method thereof, display panel and electronic device
US10895774B2 (en) Array substrate, manufacturing method, display panel and display device
US10957252B2 (en) Active matrix OLED display with normally-on thin-film transistors
CN103715196B (zh) 一种阵列基板及其制作方法、显示装置
US11355519B2 (en) Array substrate, manufacturing method thereof, and display device
US9685461B2 (en) Display device, array substrate and method for manufacturing the same
US20160365458A1 (en) Array substrate, method for producing the same and display device
US20160027801A1 (en) Array substrate, manufacturing method thereof and display panel
US11864439B2 (en) Display panel and display device
US9142653B2 (en) Method for manufacturing thin-film transistor array substrate
CN108461538A (zh) 薄膜晶体管及其制备方法和控制方法、显示面板和装置
US11587953B2 (en) Drive backplane and display panel
CN110137182A (zh) 一种阵列基板及其制造方法和显示面板
US9373646B2 (en) Polysilicon TFT device and manufacturing method thereof
US10629746B2 (en) Array substrate and manufacturing method thereof
CN111384070B (zh) 一种像素结构、阵列基板、显示装置和制作方法
WO2018219067A1 (zh) 阵列基板及其制作方法、显示装置及其驱动方法
CN104538456A (zh) 低温多晶硅薄膜晶体管及薄膜晶体管基板
WO2017035880A1 (zh) 薄膜晶体管阵列基板及液晶显示面板
CN116314291A (zh) 薄膜晶体管及其制备方法、显示面板、显示装置
CN115000094A (zh) 显示基板及其制作方法、显示装置
JP2010122521A (ja) 表示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant