CN115188309B - 显示面板及显示装置 - Google Patents

Abstract

本申请公开了一种显示面板及显示装置。显示面板包括：阵列排布的多个发光像素、第一移位寄存单元及第二移位寄存单元；第一移位寄存单元与第i行及第i+1行的数据写入晶体管连接，为相邻的两行像素电路提供第一控制信号，数据写入晶体管响应于第一控制信号而导通；第二移位寄存单元与第i行及第i‑1行的阈值补偿晶体管连接，为相邻的两行像素电路提供第二控制信号，阈值补偿晶体管响应于第二控制信号而导通；数据写入晶体管的第一导通时段与阈值补偿晶体管的第二导通时段存在部分交叠。根据本申请实施例，能够通过单个移位寄存单元驱动两行像素电路，降低边框区的移位寄存单元数量，节省显示面板的边框区，提升显示区的屏占比。

Description

显示面板及显示装置

技术领域

本申请属于显示技术领域，尤其涉及一种显示面板及显示装置。

背景技术

目前在低频显示中，通常会采用HTD(Hybrid TFT Display，混合莫晶体管显示)像素设计，即在像素电路中结合低温多晶硅晶体管和氧化物晶体管。

在现有的LTPS(Low Temperature Poly-Silicon，低温多晶硅)像素设计中，像素电路内的薄膜晶体管均为P型低温多晶硅晶体管，采用一组低电平有效的扫描信号ScanP以及一组发光控制信号Emit即可实现逐行扫描显示。而在HTD像素设计中，由于氧化物晶体管需要在高电平信号下导通，需要额外设置一组高电平有效的扫描信号ScanN。

相比于LTPS像素设计，HTD像素设计中增加额外的扫描信号线需要在显示面板的非显示区设置额外的VSR(Vertical Shift Register，竖向移位寄存器)单元，从而导致显示面板的边框区增大，降低屏占率。

发明内容

本申请实施例提供了一种显示面板及显示装置，能够解决HTD像素设计中设置额外的VSR单元导致边框区域增大的技术问题。

第一方面，本申请实施例提供一种显示面板，包括：

阵列排布的多个发光像素，发光像素包括像素电路和发光元件，像素电路包括驱动晶体管、数据写入晶体管和阈值补偿晶体管，其中，驱动晶体管用于为发光元件提供驱动电流，数据写入晶体管和阈值补偿晶体管的类型不同；

第一移位寄存单元，第一移位寄存单元与第i行的像素电路中的数据写入晶体管以及第i+1行的像素电路中的数据写入晶体管连接，第一移位寄存单元用于为相邻的两行像素电路提供第一控制信号；数据写入晶体管的第一极与数据信号线电连接，第二极与阈值补偿晶体管的第一极电连接，数据写入晶体管响应于第一控制信号而导通；

第二移位寄存单元，第二移位寄存单元与第i行的像素电路中的阈值补偿晶体管以及第i-1行的像素电路中的阈值补偿晶体管连接，第二移位寄存单元用于为相邻的两行像素电路提供第二控制信号；阈值补偿晶体管的第一极与数据写入晶体管的第二极电连接，第二极与驱动晶体管的栅极电连接，阈值补偿晶体管响应于第二控制信号而导通；

数据写入晶体管的第一导通时段与阈值补偿晶体管的第二导通时段存在部分交叠。

第二方面，本申请实施例提供一种显示装置，包括如上的显示面板。

与现有技术相比，本申请实施例提供的显示面板及显示装置，通过设置第一移位寄存单元和第二移位寄存单元，可以将第一移位寄存单元与第i行的像素电路中的数据写入晶体管以及第i+1行的像素电路中的数据写入晶体管连接，通过第一移位寄存单元为相邻的两行像素电路提供第一控制信号，以使像素电路中的数据写入晶体管响应于所述第一控制信号而导通。还可以将第二移位寄存单元与第i行的像素电路中的阈值补偿晶体管以及第i-1行的像素电路中的阈值补偿晶体管连接，通过第二移位寄存单元为相邻的两行像素电路提供第二控制信号，以使像素电路中的阈值补偿晶体管响应于所述第二控制信号而导通。数据写入晶体管的第一导通时段与阈值补偿晶体管的第二导通时段存在部分交叠，在交叠时段内数据信号可以为像素电路进行充电，以使像素电路驱动发光元件进行发光。由于第一移位寄存单元和第二移位寄存单元均能够驱动相邻的两行像素电路，从而使得显示面板中所需的移位寄存单元数量大大减少，节省显示面板边框区所设置的移位寄存单元的数量，降低边框区的宽度。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例提供的显示面板中的部分像素电路行的结构示意图；

图2是本申请一实施例提供的一种像素电路的示意图；

图3是本申请另一实施例提供的显示面板中的部分像素电路行的结构示意图；

图4是本申请一实施例提供的第一控制信号和第二控制信号的信号时序图；

图5是本申请另一实施例提供的第一控制信号和第二控制信号的信号时序图；

图6是本申请一实施例提供的部分第一移位寄存单元和部分第二移位寄存单元与部分像素电路行的连接示意图；

图7是本申请一实施例提供的部分第一移位寄存单元和部分第二移位寄存单元的信号时序图；

图8是本申请另一实施例提供的一种像素电路的示意图；

图9是本申请一实施例提供的部分第三移位寄存单元与部分像素电路行的连接示意图；

图10是本申请一实施例提供的部分第三移位寄存单元的信号时序图；

图11是本申请又一实施例提供的一种像素电路的示意图；

图12是本申请再一实施例提供的一种像素电路的示意图；

图13是本申请另一实施例提供的部分第一移位寄存单元与部分像素电路行的连接示意图；

图14是本申请另一实施例提供的部分第二移位寄存单元与部分像素电路行的连接示意图；

图15是本申请另一实施例提供的信号时序图；

图16是本申请又一实施例提供的一种像素电路的示意图；

图17是本申请再一实施例提供的一种像素电路的示意图；

图18是本申请又一实施例提供的一种像素电路的示意图；

图19是本申请再一实施例提供的一种像素电路的示意图；

图20是本申请一实施例提供的显示装置的结构示意图。

附图中：

10、发光像素；11、像素电路；L、发光元件；VSR1、第一移位寄存单元；VSR2、第二移位寄存单元；EM、第三移位寄存单元；La、第一像素电路行；Lb、第二像素电路行；T1、驱动晶体管；T2、数据写入晶体管；T3、阈值补偿晶体管；T4、第一发光控制晶体管；T5、第二发光控制晶体管；T6、第一初始化晶体管；T7第二初始化晶体管；T8、偏置调节晶体管；S1、第一控制信号；S2、第二控制信号；S3、第一初始化控制信号；S4、第二初始化控制信号；PVDD、第一电源信号；PVEE、第二电源信号；Vdata、数据信号。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请的更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将结合附图对实施例进行详细描述。

在低频显示中，目前通常会采用HTD像素设计，即在像素电路中结合低温多晶硅晶体管和氧化物晶体管。

在现有的LTPS像素设计中，像素电路内的薄膜晶体管均为P型低温多晶硅晶体管，采用一组低电平有效的扫描信号ScanP以及一组发光控制信号Emit即可实现逐行扫描显示。而在HTD像素设计中，由于氧化物晶体管需要在高电平信号下导通，需要额外设置一组高电平有效的扫描信号ScanN。

相比于LTPS像素设计，HTD像素设计中增加额外的扫描信号线需要在显示面板的非显示区设置额外的移位寄存单元，从而导致显示面板的边框区增大，降低屏占率。

为了解决上述技术问题，本申请实施例提供了一种显示面板及显示装置。下面首先对本申请实施例所提供的显示面板进行介绍。

图1示出了本申请一个实施例提供的显示面板的结构示意图。显示面板包括多个发光像素10、第一移位寄存单元VSR1以及第二移位寄存单元VSR2。

请一并参照图1和图2，多个发光像素10在显示面板内阵列排布，每个发光像素10可以包括像素电路11和发光元件L。像素电路11包括驱动晶体管T1、数据写入晶体管T2和阈值补偿晶体管T3。驱动晶体管T1可以在导通状态下为发光元件L提供驱动电流，以使发光元件L在驱动电流的驱动下进行发光。数据写入晶体管T2和阈值补偿晶体管T3同时导通时，可以将数据信号Vdata写入像素电路11中，以实现像素电路11的充电。其中，数据写入晶体管T2和阈值补偿晶体管T3的晶体管类型并不相同。例如，数据写入晶体管T2可以为P型晶体管，阈值补偿晶体管T3可以为N型晶体管。

可以理解的是，在对像素电路11进行充电时，需要数据写入晶体管T2与阈值补偿晶体管T3同时导通。若数据写入晶体管T2与阈值补偿晶体管T3的晶体管类型并不相同，则需要分别通过高电平的控制信号和低电平的控制信号分别对数据写入晶体管T2与阈值补偿晶体管T3进行控制，并且该高电平的控制信号和低电平的控制信号存在有效导通区间的重叠，才能够使得数据写入晶体管T2与阈值补偿晶体管T3存在同时导通的时间区间。

在阵列排布的发光像素10中，由于每个发光像素10包括像素电路11和发光元件L，则多个像素电路11可以分别与阵列排布的发光像素10一一对应，即多个像素电路11也可以通过阵列排布的方式进行对应。例如，同一行的多个发光像素10可以分别对应多个像素电路11，即使该多个像素电路11由于显示面板的透光率以及排布规则而并未设置在同一直线上，也可以确定该多个像素电路11为同一行的像素电路11。

第一移位寄存单元VSR1可以与第i行的每个像素电路11中的数据写入晶体管T2电连接，i可以为正整数，该第一移位寄存单元VSR1还可以与第i+1行的每个像素电路11中的数据写入晶体管T2连接。该第一移位寄存单元VSR1可以为相邻的两行像素电路11，即第i行和第i+1行像素电路11提供第一控制信号S1。数据写入晶体管T2的第一极与数据信号线电连接、第二极与阈值补偿晶体管T3的第一极电连接，数据写入晶体管T2可以响应于第一控制信号S1而导通。即，数据写入晶体管T2的控制端与第一移位寄存单元VSR1电连接，在第一移位寄存单元VSR1提供第一控制信号S1时，数据写入晶体管T2导通，数据写入晶体管T2导通时可以将数据信号线与阈值补偿晶体管T3连通。

第二移位寄存单元VSR2可以与第i行的每个像素电路11中的阈值补偿晶体管T3电连接，该第二移位寄存单元VSR2还可以与第i-1行的每个像素电路11中的阈值补偿晶体管T3连接。该第二移位寄存单元VSR2可以为相邻的两行像素电路11，即第i行和第i-1行像素电路11提供第二控制信号S2。阈值补偿晶体管T3的第一极与数据写入晶体管T2的第二极电连接、第二极与驱动晶体管T1的栅极电连接，阈值补偿晶体管T3可以响应于第二控制信号S2而导通。即，阈值补偿晶体管T3的控制端与第二移位寄存单元VSR2电连接，在第二移位寄存单元VSR2提供第二控制信号S2时，阈值补偿晶体管T3导通，阈值补偿晶体管T3导通时可以将数据写入晶体管T2与驱动晶体管T1的栅极连通。

第一移位寄存单元VSR1提供第一控制信号S1的时间区间可以是第一导通时段，第二移位寄存单元VSR2提供第二控制信号S2的时间区间可以是第二导通时段。则数据写入晶体管T2在第一导通时段内进行导通，阈值补偿晶体管T3在第二导通时段内进行导通。第一导通时段与第二导通时段可以设置为存在部分交叠。在该部分交叠的时间区间内，数据写入晶体管T2与阈值补偿晶体管T3将会同时导通，此时数据信号线提供的数据信号Vdata可以通过导通的数据写入晶体管T2与阈值补偿晶体管T3传输至驱动晶体管T1的栅极，从而实现数据信号Vdata对像素电路11的充电。

针对i-1、i和i+1三行相邻的像素电路11，在像素电路11为HTD像素设计，即像素电路11的晶体管中包含有P型晶体管和N型晶体管时，现有技术中为了实现三行像素电路11的逐行扫描驱动，需要对每行像素电路11分别设置一组低电平有效的扫描信号ScanP以及一组高电平有效的扫描信号ScanN。即，每行像素电路11需要设置两个移位寄存单元，而对于三行像素电路11，则显示面板的边框区需要设置六个移位寄存单元，以分别输出三行像素电路11所需的三组ScanP和三组ScanN。

而在上述实施例中，如图1所示，第一移位寄存单元VSR1连接第i行和第i+1行的数据写入晶体管T2，第二移位寄存单元VSR2连接第i行和第i-1行的阈值补偿晶体管T3，则为了实现三行像素电路11的逐行扫描驱动，还需要设置两个移位寄存单元，分别为第i-1行的数据写入晶体管T2和第i+1行的阈值补偿晶体管T3提供相应的扫描信号。即，本实施例中可以通过四个移位寄存单元实现三行相邻像素电路11的逐行扫描驱动。相比于现有技术能够省去两个移位寄存单元，从而节省显示面板的边框区，提升屏占率。

可以理解的是，在上述通过四个移位寄存单元实现三行相邻像素电路11的逐行扫描驱动的实施例中，为第i-1行的数据写入晶体管T2提供扫描信号的移位寄存单元，所提供的扫描信号与第二移位寄存单元VSR2提供的第二控制信号S2存在部分重叠的时间区间，在该重叠的时间区间内，第i-1行的数据写入晶体管T2和第i-1行的阈值补偿晶体管T3同时导通，从而使得数据信号线能够为第i-1行的像素电路11进行充电。而第一移位寄存单元VSR1提供的第一控制信号S1对应第一导通时段，第二移位寄存单元VSR2提供的第二控制信号S2对应第二导通时段，在第一导通时段和第二导通时段的部分重叠的时间区间内，第i行的数据写入晶体管T2和第i行的阈值补偿晶体管T3同时导通，从而为第i行的像素电路11进行充电。同样地，为第i+1行的阈值补偿晶体管T3提供扫描信号的移位寄存单元，所提供的扫描信号与第一移位寄存单元VSR1提供的第一控制信号S1存在部分重叠的时间区间，在该重叠的时间区间内，第i+1行的数据写入晶体管T2和第i+1行的阈值补偿晶体管T3同时导通，从而为第i+1行的像素电路11进行充电。

需要说明的是，在阵列排布的多行像素电路11中，若仅对其中的三行相邻的像素电路11，采用第一移位寄存单元VSR1与第i行和第i+1行的数据写入晶体管T2连接和采用第二移位寄存单元VSR2与第i行和第i-1行的阈值补偿晶体管T3连接，则相比于相关技术，能够省去两个移位寄存单元。在此基础上，还可以将一个移位寄存单元与两行数据写入晶体管T2连接以及一个移位寄存单元与两行阈值补偿晶体管T3连接的方式应用至显示面板中的更多行像素电路11中。例如，如图3所示，可以设置第一移位寄存单元VSR1的数量为多个，每个第一移位寄存单元VSR1与相邻两行像素电路11中的数据写入晶体管T2连接，并设置第二移位寄存单元VSR2的数量为多个，每个第二移位寄存单元VSR2与相邻两行像素电路11中的阈值补偿晶体管T3连接，并且同一个第一移位寄存单元VSR1所连接的两行相邻像素电路11分别与两个第二移位寄存单元VSR2连接。在显示面板的像素电路11行数较多时，由于每个第一移位寄存单元VSR1可以与两行像素电路11连接，则第一移位寄存单元VSR1的总数量约为像素电路11行数的二分之一。同样地，第二移位寄存单元VSR2的数量也约为像素电路11行数的二分之一。即，第一移位寄存单元VSR1和第二移位寄存单元VSR2的总数量与像素电路11的行数大致相同。相比于现有技术中需要设置与像素电路11行数相同的ScanP和ScanN，即需要设置像素电路11行数的两倍的移位寄存单元。上述实施例能够将提供逐行扫描信号的移位寄存单元的数量节省至原有的二分之一左右，大大降低了边框区所需要设置的移位寄存单元的数量，从而节省显示面板的边框区，提升屏占率。

在本实施例中，通过在显示面板阵列排布的至少连续三行像素电路11中，设置第一移位寄存单元VSR1和第二移位寄存单元VSR2，通过第一移位寄存单元VSR1与后两行像素电路11连接、第二移位寄存单元VSR2与前两行像素电路11连接的错行设置，能够节省该三行像素电路11实现逐行扫描驱动所需的移位寄存单元，从而降低边框区所需要设置的移位寄存单元的数量，从而节省显示面板的边框区，提升屏占率。并且，上述第一移位寄存单元VSR1与第二移位寄存单元VSR2采用分别与相邻的两行像素电路11电连接的错行设置方式还可以应用至显示面板的更多行像素电路11中。在显示面板中的各行像素电路11均采用上述第一移位寄存单元VSR1与第二移位寄存单元VSR2进行错行设置后，显示面板中所需要的设置的第一移位寄存单元VSR1与第二移位寄存单元VSR2的数量均为像素电路11行数的大约二分之一。相比于现有技术中需要设置两倍像素电路11行数的移位寄存单元，能够将边框区的移位寄存单元数量减少一半，大大节省显示面板的边框区，提升显示区的屏占比。

在一些实施例中，上述第一导通时段可以设置为第一控制信号S1的下降沿与上升沿之间，第二导通时段可以设置为第二控制信号S2的上升沿与下降沿之间。即，第一控制信号S1的低电平信号可以驱动数据写入晶体管T2导通，第二控制信号S2的高电平信号可以驱动阈值补偿晶体管T3导通。

可以理解的是，在数据写入晶体管T2为P型晶体管，阈值补偿晶体管T3为N型晶体管时，第一控制信号S1可以相应设置为低电平有效，第二控制信号S2可以相应设置为高电平有效。相反地，若数据写入晶体管T2为N型晶体管，阈值补偿晶体管T3为P型晶体管，则第一控制信号S1也可以设置为高电平有效，第二控制信号S2也可以设置为低电平有效。

以下是第一控制信号S1和第二控制信号S2的两种时序设置方式：

i)如图4所示，第二控制信号S2的上升沿可以设置为在第一控制信号S1的下降沿之前，第二控制信号S2的下降沿可以设置为在第一控制信号S1的上升沿之前。t1、t2分别为第一导通时段和第二导通时段，则t1和t2的重叠时段t即为第一导通时段和第二导通时段的部分重叠区间。

ii)如图5所示，第二控制信号S2的上升沿可以设置为在第一控制信号S1的下降沿之后，第二控制信号S2的下降沿可以设置为在第一控制信号S1的上升沿之后。同样地，t1、t2分别为第一导通时段和第二导通时段，t为第一导通时段和第二导通时段的部分重叠区间。

上述两种时序设置方式均能够实现第一导通时段与第二导通时段存在部分交叠。在第一种时序设置方式中，在第一控制信号S1的下降沿与第二控制信号S2的下降沿之间，第一控制信号S1为低电平信号，第二控制信号S2为高电平信号，此时第一控制信号S1驱动数据写入晶体管T2导通，第二控制信号S2驱动阈值补偿晶体管T3导通，数据信号线提供的数据信号Vdata能够写入驱动晶体管T1的栅极，从而实现像素电路的充电。在第二种时序设置方式中，在第二控制信号S2的上升沿与第一控制信号S1的上升沿之间，第二控制信号S2为高电平信号，第一控制信号S1为低电平信号，此时数据写入晶体管T2和阈值补偿晶体管T3也均为导通状态，能够对像素电路进行充电。

可以理解的是，在上述实施例中，由于第一控制信号S1的低电平信号可以驱动数据写入晶体管T2导通，则数据写入晶体管T2可以为P型晶体管。第二控制信号S2的高电平信号可以驱动阈值补偿晶体管T3导通，则阈值补偿晶体管T3可以为N型晶体管。

可以理解的是，在HTD像素设计中，阈值补偿晶体管T3通常采用氧化物晶体管，数据写入晶体管T2则通常采用低温多晶硅晶体管，而氧化物晶体管通常为N管，低温多晶硅晶体管通常为P管。但在另一实施例中，数据写入晶体管T2也可以设置为N型晶体管，阈值补偿晶体管T3也可以设置为P型晶体管。则第一导通时段相应调整为第一控制信号S1的上升沿与下降沿之间，第二导通时段相应调整为第二控制信号S2的下降沿与上升沿之间。

请继续参照图3，在一些实施例中，上述显示面板可以包括多个级联的第一移位寄存单元VSR1和多个级联的第二移位寄存单元VSR2。像素电路可以包括第一像素电路行La和第二像素电路行Lb。

在第一像素电路行La中，像素电路的数据写入晶体管T2与第j个第一移位寄存单元VSR1连接，像素电路的阈值补偿晶体管T3与第k个第二移位寄存单元VSR2连接。

在第二像素电路行Lb中，像素电路的数据写入晶体管T2与第j个第一移位寄存单元VSR1连接，像素电路的阈值补偿晶体管T3与第k+1个第二移位寄存单元VSR2连接。

可以理解的是，上述j、k可以为正整数，与同一个第一移位寄存单元VSR1连接的两个像素电路行，分别与相邻的两个第二移位寄存单元VSR2连接。则两个像素电路行中与相邻的两个第二移位寄存单元VSR2中的前一个第二移位寄存单元VSR2连接的像素电路行即为第一像素电路行La，与相邻的两个第二移位寄存单元VSR2中的后一个第二移位寄存单元VSR2连接的像素电路行即为第二像素电路行Lb。在显示面板中的所有像素电路行均设置为与第一移位寄存单元VSR1和第二移位寄存单元VSR2连接时，可以根据该像素电路行所对应的第一移位寄存单元VSR1和第二移位寄存单元VSR2确定该像素电路行为第一像素电路行La或第二像素电路行Lb。

第j个第一移位寄存单元VSR1输出的第一控制信号S1与第k个第二移位寄存单元VSR2输出的第二控制信号S2存在第一交叠时段，第j个第一移位寄存单元VSR1输出的第一控制信号S1与第k+1个第二移位寄存单元VSR2输出的第二控制信号S2存在第二交叠时段。即，第一交叠时段内，第一像素电路行La的像素电路中，数据写入晶体管T2与阈值补偿晶体管T3同时导通，此时数据信号线可以为该第一像素电路行La中的像素电路进行充电。第二交叠时段内，第二像素电路行Lb的像素电路中，数据写入晶体管T2与阈值补偿晶体管T3同时导通，此时数据信号线可以为该第二像素电路行Lb中的像素电路进行充电。

可以理解的是，对于第二像素电路行Lb的下一个像素电路行，该像素电路行的像素电路的阈值补偿晶体管T3同样与第k+1个第二移位寄存单元VSR2连接，数据写入晶体管T2则与第j+1个第一移位寄存单元VSR1连接。由于第一移位寄存单元VSR1为级联连接，并且各个第一移位寄存单元VSR1通过逐行输出扫描信号，则第k+1个第二移位寄存单元VSR2与第j+1个第一移位寄存单元VSR1同样存在相应的交叠时段，在该交叠时段内即可对第二像素电路行Lb的下一个像素电路行进行充电。以此类推可知，显示面板中的每个像素电路行中的像素电路，可以分别与一个第一移位寄存单元VSR1和一个第二移位寄存单元VSR2电连接，并且第一移位寄存单元VSR1输出的第一控制信号S1与第二移位寄存单元VSR2输出的第二控制信号S2存在交叠时段，在该交叠时段内可以对该像素电路行中的像素电路进行充电，从而实现逐行扫描驱动。

请参照图6，图6示出了显示面板中部分像素电路行与第一移位寄存单元VSR1和第二移位寄存单元VSR2的连接关系。L1-L8可以分别表示像素电路11的第一行至第八行。S1表示同一像素电路行中的所有像素电路的数据写入晶体管T2的控制端，S2则表示同一像素电路行中的所有像素电路的阈值补偿晶体管T3的控制端。以L1为例，VSR1(1)可以表示级联的多个第一移位寄存单元VSR1中的第一个，VSR2(1)可以表示级联的多个第二移位寄存单元VSR2中的第一个。VSR1(1)与L1和L2中的S1连接、VSR2(1)与L1中的S2连接，表示第一个第一移位寄存单元VSR1与第一行和第二行中的每个像素电路的数据写入晶体管T2连接，第一个第二移位寄存单元VSR2则与第一行中的每个像素电路的阈值补偿晶体管T3连接。

如图7所示，由于多个第一移位寄存单元VSR1为级联连接，则第一移位寄存单元VSR1输出的扫描信号即为VSR1(*)，*为该第一移位寄存单元VSR1的对应序号。同样地，由于多个第二移位寄存单元VSR2为级联连接，则第二移位寄存单元VSR2输出的扫描信号即为VSR2(*)，*为该第二移位寄存单元VSR2的对应序号。

结合图6和图7可知，L1-L8中的每个像素电路行均与对应的第一移位寄存单元VSR1和对应的第二移位寄存单元VSR2连接。以L5为例，L5对应的像素电路行中，每个像素电路的数据写入晶体管T2与VSR2(3)连接、阈值补偿晶体管T3则与VSR1(3)连接。则图7中VSR2(3)的高电平区间与VSR1(3)的低电平区间的重叠区间即为L5中的每个像素电路的充电时间。

在一些实施例中，上述第一交叠时段的时间长度可以设置为与第二交叠时段的时间长度相等。

可以理解的是，同一个第一移位寄存单元VSR1分别与相邻的两行像素电路电连接，该相邻两行像素电路分别与两个第二移位寄存单元VSR2连接，并且这两个第二移位寄存单元VSR2通常为相邻级联设置。由于该第一移位寄存单元VSR1与两个第二移位寄存单元VSR2分别对应的交叠时段即为第一交叠时段和第二交叠时段。则两行像素电路在一个图像帧中进行充电的时长即分别为第一交叠时段和第二交叠时段。若第一交叠时段的时间长度与第二交叠时段的时间长度存在差异，则两行相邻的像素电路在一个图像帧中的充电时长存在差异，从而导致充电时长较长的像素电路行的发光亮度高于充电时长较短的像素电路行的发光亮度。

在两行像素电路的充电时长存在差异时，会导致两行像素电路的实际发光亮度存在区别，为了避免两行像素电路因充电时长不同而产生亮度差异，可以通过设置第一控制信号S1和第二控制信号S2的信号时序，使得第一交叠时段的时间长度与第二交叠时段的时间长度相等，从而使得相邻两行像素电路的充电时长是一致的。

可以理解的是，在两行像素电路的充电时长存在差异时，还可以通过其他方式对两行像素电路的实际发光亮度进行调整，以减小两行像素电路之间的亮度差异。在一个举例中，可以通过调整数据信号线分别提供给两行像素电路的数据电压来缩小两行像素电路之间的亮度差异；也可以通过调整两行像素电路的发光控制信号来减小亮度差异，例如降低充电时长较高的像素电路的发光控制信号的占空比或者增大充电时长较低的像素电路的发光控制信号的占空比。

在一些实施例中，如图8所示，上述像素电路的驱动晶体管T1的第一极与第一电源信号PVDD连接，驱动晶体管T1的第二极与发光元件L的第一极连接，发光元件L的第二极与第二电源信号PVEE电连。驱动晶体管T1导通时，可以为发光元件L提供驱动电流，以使发光元件L进行发光。

数据写入晶体管T2的第一极与数据信号线电连接，数据写入晶体管T2的第二极与驱动晶体管T1的第一极电连接，数据写入晶体管T2可以在第一控制信号S1的驱动下导通，将数据信号线输出的数据信号Vdata引入该像素电路中。

阈值补偿晶体管T3的第一极与驱动晶体管T1的第二极带你连接，阈值补偿晶体管T3的第二极与驱动晶体管T1的栅极连接，阈值补偿晶体管T3可以在第二控制信号S2的驱动下导通，将数据信号Vdata引入驱动晶体管T1的栅极，从而实现像素电路的充电。

在一些实施例中，上述像素电路中还可以包括发光控制晶体管，发光控制晶体管可以与驱动晶体管T1串联。

发光控制晶体管可以在发光控制信号的驱动下导通，在发光控制晶体管和驱动晶体管T1均导通时，发光元件L能够在驱动电流的驱动下进行发光。即，通过发光控制信号对发光控制晶体管进行导通控制，能够选择性地允许发光元件L进入发光阶段并发光。

在一些实施例中，如图8所示，上述像素电路中的发光控制晶体管可以包括第一发光控制晶体管T4及第二发光控制晶体管T5，第一发光控制晶体管T4连接在驱动晶体管T1的第一极与第一电源信号PVDD之间，第二发光控制晶体管T5连接在驱动晶体管T1的第二极与发光元件L的第一极之间，第一发光控制晶体管T4和第二发光控制晶体管T5均响应于发光控制信号导通。即，发光控制信号输出导通信号时，第一发光控制晶体管T4与第二发光控制晶体管T5均导通，此时驱动晶体管T1的第一极与第一电源信号PVDD连通，驱动晶体管T1的第二极与发光元件L的第一极连通。发光控制信号输出截止信号时，第一发光控制晶体管T4与第二发光控制晶体管T5均截止，此时驱动晶体管T1的第一极与第一电源信号PVDD断开，驱动晶体管T1的第二极与发光元件L的第一极断开。

在一些实施例中，上述显示面板还可以包括第三移位寄存单元EM，第三移位寄存单元EM可以与第i行的像素电路中的发光控制晶体管以及第i+1行的像素电路中的发光控制晶体管连接。

第一移位寄存单元VSR1可以为相邻的两行像素电路提供发光控制信号，像素电路中的发光控制晶体管可以响应于该发光控制信号而导通。

通过设置第三移位寄存单元EM分别与相邻的两行像素电路中的发光控制晶体管进行电连接，相比于现有技术中每行像素电路与一个移位寄存单元电连接的技术方案，能够通过一个移位寄存单元为两行像素电路提供发光控制信号，从而减少移位寄存单元的数量。可以理解的是，上述第三移位寄存单元EM与相邻的两行像素电路电连接的方式还可以应用于其他行的像素电路中。例如图9所示，可以设置多个级联的第三移位寄存单元EM，每个第三移位寄存单元EM与相邻的两行像素电路电连接，则显示面板中所需的第三移位寄存单元EM的数量仅为像素电路的总行数的二分之一，相比于现有技术能够大大降低边框区所设置的第三移位寄存单元EM的数量，从而节省显示面板的边框区，提升显示区的屏占比。

如图9所示，在一些实施例中，L1-L8可以分别表示第一行至第八行。EM表示同一像素电路行中的所有像素电路的发光控制晶体管的控制端。以L1为例，EM(1)表示级联的多个第三移位寄存单元EM中的第一个。EM(1)与L1中的EM和L2中的EM连接，表示第一个第三移位寄存单元EM与第一行和第二行中的每个像素电路的发光控制晶体管连接。即通过一个第三移位寄存单元EM为两行像素电路提供发光控制信号。

如图10所示，由于多个第三移位寄存单元EM为级联连接，则第三移位寄存单元EM输出的有效扫描信号即为EM(*)，*为该第三移位寄存单元EM的序号。

结合图9和图10可知，第三移位寄存单元EM输出的发光控制信号为高电平信号时，发光控制晶体管截止；发光控制信号为低电平信号时，发光控制晶体管导通。则第三移位寄存单元EM输出的扫描信号由高电平信号切换为低电平信号时，该第三移位寄存单元EM对应的两行像素电路需要完成充电过程。即，在同一图像帧中，第三移位寄存单元EM输出的扫描信号切换为低电平信号时，该两行像素电路对应的第一移位寄存单元VSR1和第二移位寄存单元VSR2已经切换为控制数据写入晶体管T2和阈值补偿晶体管T3截止的扫描信号。例如，数据写入晶体管T2为P型晶体管、阈值补偿晶体管T3为N型晶体管时，第三移位寄存单元EM输出的扫描信号的下降沿位于该两行像素电路对应的第一移位寄存单元VSR1输出的扫描信号的上升沿之后；第三移位寄存单元EM输出的扫描信号的下降沿位于该两行像素电路对应的第二移位寄存单元VSR2输出的扫描信号的下降沿之后。

需要说明的是，由于同一第三移位寄存单元EM可以同时为相邻两行像素电路提供发光控制信号，则该两行像素电路将会同时接收到发光控制信号的有效信号，此时两行像素电路的发光控制晶体管同时导通，两行发光像素同时开始进行发光。

请参照图11，在一些实施例中，上述像素电路还可以包括第一初始化晶体管T6和第二初始化晶体管T7。

第一初始化晶体管T6可以连接在驱动晶体管T1的栅极与第一初始化信号线之间，并响应于第一初始化控制信号S3导通。第一初始化晶体管T6导通时可以将第一初始化信号线接入驱动晶体管T1的栅极，从而对驱动晶体管T1进行初始化。

第二初始化晶体管T7可以连接在发光元件L的第一极与第二初始化信号线之间，并响应于第二初始化控制信号S4导通。第二初始化晶体管T7导通时可以将第二初始化信号线接入发光元件L的第一极，从而对发光元件L的第一极进行初始化。发光元件L的第一极可以为发光阳极。

在一些实施例中，上述第一移位寄存单元VSR1可以与第i行的像素电路对应的第二初始化信号线以及第i+1行的像素电路对应的第二初始化信号线连接，第一移位寄存单元VSR1可以为该相邻的两行像素电路提供第二初始化控制信号S4。

第一移位寄存单元VSR1可以为相邻的两行像素电路提供第一控制信号S1，该两行像素电路中的数据写入晶体管T2可以在第一控制信号S1的有效信号下导通，以将数据信号Vdata接入像素电路中。可以理解的是，在数据写入晶体管T2导通时，为了避免发光元件接收到驱动电流，该像素电路的发光控制晶体管应当为截止状态，此时驱动晶体管T1与发光元件L的第一极之间由于发光控制晶体管的截止而断开，即，在数据写入晶体管T2导通时，发光元件L的第一极与驱动晶体管T1断开，此时发光元件L的第一极与驱动晶体管T1互不干扰，在驱动晶体管T1充电的同时，也可以为发光元件L的第一极提供初始化信号并进行初始化。因此，如图12所示，第一移位寄存单元VSR1所输出的第一控制信号S1还可以复用为该两行像素带路的第二初始化控制信号S4。

在第一移位寄存单元VSR1与两行像素电路连接时，第一移位寄存单元VSR1输出的第一控制信号S1还可以复用为该两行像素电路的第二初始化控制信号S4，并控制该两行像素电路中的第二初始化晶体管T7导通，从而将第二初始化信号线接入该两行像素电路中的发光元件L第一极，对发光元件L第一极进行初始化。通过复用第一移位寄存单元VSR1输出的第一控制信号S1作为第二初始化控制信号S4，能够减少显示面板边框区中所设置的移位寄存单元数量，从而节省显示面板的边框区，提升显示区的屏占比。

请参照图13，L1-L8可以分别表示像素电路的第一行至第八行。S4表示同一像素电路行中的所有像素电路的第二初始化晶体管T7的控制端。以L1为例，VSR1(1)表示级联的多个第一移位寄存单元VSR1中的第一个。VSR1(1)与L1和L2中的S4连接，表示第一个第一移位寄存单元VSR1与第一行和第二行中的每个像素电路的第二初始化晶体管T7连接。即，通过一个第一移位寄存单元VSR1，还可以为相邻的两行像素电路提供第二初始化控制信号S4。

在一些实施例中，第一移位寄存单元VSR1输出的扫描信号可以同时作为数据写入晶体管T2的第一控制信号S1和第二初始化晶体管T7的第二初始化控制信号S4，则数据写入晶体管T2和第二初始化晶体管T7可以为P型晶体管。

在一些实施例中，上述第二移位寄存单元VSR2可以与第i+1行的像素电路对应的第一初始化信号线以及第i+2行的像素电路对应的第一初始化信号线连接，第二移位寄存单元VSR2可以为该相邻的两行像素电路提供第一初始化控制信号S3。

第二移位寄存单元VSR2可以为相邻的两行像素电路，即第i行和第i-1行的像素电路提供第二控制信号S2，该两行像素电路中的阈值补偿晶体管T3可以在第二控制信号S2的有效信号下导通，以将数据信号Vdata接入驱动晶体管T1的栅极。可以理解的是，由于第一初始化信号线可以通过第一初始化晶体管T6向驱动晶体管T1的栅极写入第一初始化信号Vref1，则对驱动晶体管T1的栅极进行初始化的时间节点应当在将数据信号Vdata接入驱动晶体管T1的栅极之前。即，第二移位寄存单元VSR2在为第i行和第i-1行的像素电路提供第二控制信号S2时，第i行和第i-1行的像素电路中的驱动晶体管T1的栅极应当已经通过第一初始化信号线完成初始化。因此，在将第二移位寄存单元VSR2所输出的第二控制信号S2复用为第一初始化控制信号S3时，应当是对第i行和第i-1行像素电路之后的两行像素电路中的驱动晶体管T1的栅极进行初始化。即，第二移位寄存单元VSR2在为第i行和第i-1行的像素电路提供第二控制信号S2时，还可以为第i+1行和第i+2行的像素电路提供第一初始化控制信号S3。即，该第二移位寄存单元VSR2所输出的扫描信号可以在第i行和第i-1行的像素电路中的阈值补偿晶体管T3导通时，还可以同时驱动第i+1行和第i+2行的像素电路中的第一初始化晶体管T6导通。通过复用第二移位寄存单元VSR2输出的第二控制信号S2作为后两行像素电路的第一初始化控制信号S3，能够减少显示面板边框区中所设置的移位寄存单元数量，从而节省显示面板的边框区，提升显示区的屏占比。

请参照图14，L1-L8可以分别表示像素电路的第一行至第八行。S3表示同一像素电路行中的所有像素电路的第一初始化晶体管T6的控制端。在一个举例中，以VSR2(2)为例，VSR2(2)与L2和L3中的S2连接，并与L4和L5中的S3连接，表示VSR2(2)对应的第二移位寄存单元VSR2为第二行和第三行的像素电路中的阈值补偿晶体管T3提供第二控制信号S2的同时，还为第四行和第五行的像素电路中的第一初始化晶体管T6提供第一初始化控制信号S3。即，通过一个第二移位寄存单元VSR2为相邻的两行像素电路提供第二控制信号S2的同时，还可以复用还第二移位寄存单元VSR2为其后的两行像素电路提供第二初始化控制信号S4。

请一并参照图14和图15，对于第一行的像素电路，即L1，该像素电路行中的所有像素电路的第一初始化晶体管T6可以与VSR2(0)对应的第二移位寄存单元VSR2连接。VSR2(0)可以是设置在VSR2(1)之前的第二移位寄存单元VSR2，该第二移位寄存单元VSR2单独为L1中的所有像素电路的第一初始化晶体管T6提供第一初始化控制信号S3。VSR2(0)也可以分别与L1和显示面板中最后三行的像素电路连接，在为倒数第二行和倒数第三行中的像素电路的阈值补偿晶体管T3提供第二控制信号S2的同时，还为倒数第一行和第一行的像素电路中的第一初始化晶体管T6提供第一初始化控制信号S3。

在一些实施例中，第二移位寄存单元VSR2输出的扫描信号可以同时作为阈值补偿晶体管T3的第二控制信号S2和第一初始化晶体管T6的第一初始化控制信号S3，则阈值补偿晶体管T3和第一初始化晶体管T6可以为N型晶体管。

在一些实施例中，上述像素电路还可以包括偏置调节晶体管T8。请参照图16，偏置调节晶体管T8可以连接在驱动晶体管T1的第一极与偏置调节信号线之间。或者如图17所示，偏置调节晶体管T8也可以设置为连接在驱动晶体管T1的的第二极与偏置调节信号线之间。

偏置调节晶体管T8可以响应于偏置调节控制信号导通，以为驱动晶体管T1提供偏置调节信号，使得驱动晶体管T1的源极和漏极能够在偏置调节信号下稳定导通或稳定截止，改善长期工作后发生的特性偏移和滞后的现象。

可以理解的是，上述实施例中的像素电路的电路结构中，数据信号Vdata通过数据写入晶体管T2接入驱动晶体管T1的第一极，并通过驱动晶体管T1的第二极和阈值补偿晶体管T3接入驱动晶体管T1的栅极。

请参照图18，在另一实施例中，数据信号Vdata也可以设置为通过数据写入晶体管T2接入驱动晶体管T1的第二极，并通过驱动晶体管T1的第一极和阈值补偿晶体管T3接入驱动晶体管T1的栅极。此时偏置调节晶体管T8可以接入驱动晶体管T1的第二极。

结合图16和图18可知，数据信号Vdata写入驱动晶体管T1的第一极时，储能电容Cst的一端与驱动晶体管T1的栅极连接，另一端与第一电源信号PVDD连接。而在数据信号Vdata写入驱动晶体管T1的第二极时，储能电容Cst的一端与驱动晶体管T1的栅极连接，另一端则与发光元件L的第一极连接。

在一些实施例中，如图19所示，偏置调节晶体管T8也可以设置为接入驱动晶体管T1的第一极。

在一些实施例中，上述第一移位寄存单元VSR1可以与第i行的像素电路对应的偏置调节控制信号线以及第i+1行的像素电路对应的偏置调节控制信号线连接。第一移位寄存单元VSR1可以为该两行像素电路提供偏置调节控制信号。

第一移位寄存单元VSR1提供的扫描信号可以作为第i行和第i+1行的像素电路的第一控制信号S1和偏置调节控制信号。即，该两行像素电路中的数据写入晶体管T2和偏置调节晶体管T8可以同时导通，数据写入晶体管T2可以将数据信号线提供的数据信号Vdata引入驱动晶体管T1，偏置调节晶体管T8可以将偏置调节信号引入驱动晶体管T1的源极或漏极，以使驱动晶体管T1的栅极与源漏极的电压差满足阈值电压，使得驱动晶体管T1稳定导通。如图16至图19所示，在第一移位寄存单元VSR1提供的扫描信号复用为第一控制信号S1和偏置调节控制信号时，第一控制信号S1与偏置调节控制信号SV为相同信号。

通过复用第一移位寄存单元VSR1输出的第一控制信号S1作为该两行像素电路的偏置调节控制信号，能够减少显示面板边框区中所设置的移位寄存单元数量，从而节省显示面板的边框区，提升显示区的屏占比。

可以理解的是，在偏置调节晶体管T8与数据写入晶体管T2为同一类型的晶体管时，可以将第一移位寄存单元VSR1输出的第一控制信号S1复用为偏置调节控制信号SV。若偏置调节晶体管T8与阈值补偿晶体管T3为同一类型的晶体管，也可以将第二移位寄存单元VSR2输出的第二控制信号S2复用为偏置调节控制信号SV。

本申请实施例还提供一种显示装置，请参见图20，该显示装置可以为PC、电视、显示器、移动终端、平板电脑以及可穿戴设备等，该显示装置可以包括本申请实施例提供的显示面板。

以上所述的结构框图中所示的功能块可以实现为硬件、软件、固件或者它们的组合。当以硬件方式实现时，其可以例如是电子电路、专用集成电路(ASIC)、适当的固件、插件、功能卡等等。当以软件方式实现时，本申请的元素是被用于执行所需任务的程序或者代码段。程序或者代码段可以存储在机器可读介质中，或者通过载波中携带的数据信号在传输介质或者通信链路上传送。“机器可读介质”可以包括能够存储或传输信息的任何介质。机器可读介质的例子包括电子电路、半导体存储器设备、ROM、闪存、可擦除ROM(EROM)、软盘、CD-ROM、光盘、硬盘、光纤介质、射频(RF)链路，等等。代码段可以经由诸如因特网、内联网等的计算机网络被下载。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实例的说明只是用于帮助理解本申请的方法及其核心思想。以上仅是本申请的优选实施方式，应当指出，由于文字表达的有限性，而客观上存在无限的具体结构，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进、润饰或变化，也可以将上述技术特征以适当的方式进行组合；这些改进润饰、变化或组合，或未经改进将本申请的构思和技术方案直接应用于其它场合的，均应视为本申请的保护范围。

Claims (16)

1.一种显示面板，其特征在于，包括：

阵列排布的多个发光像素，所述发光像素包括像素电路和发光元件，所述像素电路包括驱动晶体管、数据写入晶体管和阈值补偿晶体管，其中，所述驱动晶体管用于为所述发光元件提供驱动电流，所述数据写入晶体管和所述阈值补偿晶体管的类型不同；

多个级联的第一移位寄存单元，所述第一移位寄存单元与第i行的像素电路中的数据写入晶体管以及第i+1行的像素电路中的数据写入晶体管连接，所述第一移位寄存单元用于为相邻的两行像素电路提供第一控制信号；所述数据写入晶体管的第一极与数据信号线电连接，第二极与所述阈值补偿晶体管的第一极电连接，所述数据写入晶体管响应于所述第一控制信号而导通；

多个级联的第二移位寄存单元，所述第二移位寄存单元与第i行的像素电路中的阈值补偿晶体管以及第i-1行的像素电路中的阈值补偿晶体管连接，所述第二移位寄存单元用于为相邻的两行像素电路提供第二控制信号；所述阈值补偿晶体管的第一极与所述数据写入晶体管的第二极电连接，第二极与驱动晶体管的栅极电连接，所述阈值补偿晶体管响应于所述第二控制信号而导通；

所述数据写入晶体管的第一导通时段与所述阈值补偿晶体管的第二导通时段存在部分交叠；

像素电路包括第一像素电路行和第二像素电路行；

在所述第一像素电路行中，像素电路的数据写入晶体管与第j个第一移位寄存单元连接，像素电路的阈值补偿晶体管与第k个第二移位寄存单元连接；

在所述第二像素电路行中，像素电路的数据写入晶体管与第j个第一移位寄存单元连接，像素电路的阈值补偿晶体管与第k+1个第二移位寄存单元连接；

第j个第一移位寄存单元输出的第一控制信号与第k个第二移位寄存单元输出的第二控制信号存在第一交叠时段，第j个第一移位寄存单元输出的第一控制信号与第k+1个第二移位寄存单元输出的第二控制信号存在第二交叠时段。

2.根据权利要求1所述的显示面板，其特征在于，所述第一导通时段为所述第一控制信号的下降沿与上升沿之间，所述第二导通时段为所述第二控制信号的上升沿与下降沿之间；

所述第二控制信号的上升沿在所述第一控制信号的下降沿之前，所述第二控制信号的下降沿在所述第一控制信号的上升沿之前；

或者，所述第二控制信号的上升沿在所述第一控制信号的下降沿之后，所述第二控制信号的下降沿在所述第一控制信号的上升沿之后。

3.根据权利要求2所述的显示面板，其特征在于，所述数据写入晶体管为P型晶体管，所述阈值补偿晶体管为N型晶体管。

4.根据权利要求1所述的显示面板，其特征在于，所述第一交叠时段的时间长度与所述第二交叠时段的时间长度相等。

5.根据权利要求1所述的显示面板，其特征在于，所述驱动晶体管的第一极与第一电源信号连接，所述驱动晶体管的第二极与所述发光元件的第一极连接，所述发光元件的第二极与第二电源信号连接；

所述数据写入晶体管的第一极与数据信号线连接，所述数据写入晶体管的第二极与所述驱动晶体管的第一极连接，所述数据写入晶体管用于在所述第一控制信号的驱动下将数据信号引入所述像素电路；

所述阈值补偿晶体管的第一极与所述驱动晶体管的第二极连接，所述阈值补偿晶体管的第二极与所述驱动晶体管的栅极连接，所述阈值补偿晶体管用于在所述第二控制信号的驱动下将数据信号引入所述驱动晶体管的栅极。

6.根据权利要求5所述的显示面板，其特征在于，所述像素电路还包括：

发光控制晶体管，所述发光控制晶体管与所述驱动晶体管串联，所述发光控制晶体管用于选择性地允许所述发光元件进入发光阶段。

7.根据权利要求6所述的显示面板，其特征在于，所述显示面板还包括：

第三移位寄存单元，所述第三移位寄存单元与第i行的像素电路中的所述发光控制晶体管以及第i+1行的像素电路中的所述发光控制晶体管连接，所述第一移位寄存单元用于为相邻的两行像素电路提供发光控制信号；所述发光控制晶体管响应于所述发光控制信号而导通。

8.根据权利要求7所述的显示面板，其特征在于，所述发光控制晶体管包括第一发光控制晶体管及第二发光控制晶体管；

所述第一发光控制晶体管连接在所述驱动晶体管的第一极与所述第一电源信号之间，并响应于所述发光控制信号导通；

所述第二发光控制晶体管连接在所述驱动晶体管的第二极与所述发光元件的第一极之间，并响应于所述发光控制信号导通。

9.根据权利要求6所述的显示面板，其特征在于，所述像素电路还包括：

第一初始化晶体管，连接在所述驱动晶体管的栅极与第一初始化信号线之间，并通过第一初始化控制信号导通；

第二初始化晶体管，连接在所述发光元件的第一极与第二初始化信号线之间，并通过第二初始化控制信号导通。

10.根据权利要求9所述的显示面板，其特征在于，所述第一移位寄存单元与第i行的像素电路对应的第二初始化信号线以及第i+1行的像素电路对应的第二初始化信号线连接，所述第一移位寄存单元还用于为相邻的两行像素电路提供第二初始化控制信号。

11.根据权利要求10所述的显示面板，其特征在于，所述数据写入晶体管和所述第二初始化晶体管为P型晶体管。

12.根据权利要求9所述的显示面板，其特征在于，所述第二移位寄存单元与第i+1行的像素电路对应的第一初始化信号线以及第i+2行的像素电路对应的第一初始化信号线连接，所述第二移位寄存单元还用于为相邻的两行像素电路提供第一初始化控制信号。

13.根据权利要求12所述的显示面板，其特征在于，所述阈值补偿晶体管和所述第二初始化晶体管为N型晶体管。

14.根据权利要求6所述的显示面板，其特征在于，所述像素电路还包括：

偏置调节晶体管，连接在所述驱动晶体管的第一极与偏置调节信号线之间，或者连接在所述驱动晶体管的第二极与偏置调节信号线之间，并通过偏置调节控制信号导通。

15.根据权利要求6所述的显示面板，其特征在于，所述第一移位寄存单元与第i行的像素电路对应的偏置调节控制信号线以及第i+1行的像素电路对应的偏置调节控制信号线连接，所述第一移位寄存单元还用于为相邻的两行像素电路提供偏置调节控制信号。

16.一种显示装置，其特征在于，包括权利要求1-15任意一项所述的显示面板。