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KR20180070334A - 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 - Google Patents

박막 트랜지스터 기판 및 이를 포함하는 표시 장치 Download PDF

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KR20180070334A
KR20180070334A KR1020160172913A KR20160172913A KR20180070334A KR 20180070334 A KR20180070334 A KR 20180070334A KR 1020160172913 A KR1020160172913 A KR 1020160172913A KR 20160172913 A KR20160172913 A KR 20160172913A KR 20180070334 A KR20180070334 A KR 20180070334A
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transistor
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지광환
윤필상
박재윤
최홍락
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Abstract

본 발명의 일 예는 게이트 전극이 액티브층 하부에 배치된 보텀 게이트(Bottom Gate) 구조를 구현하며, 스토리지 커패시터로 사용하는 면적을 증가시킨 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다. 본 발명의 일 예에 따른 박막 트랜지스터 기판은 제1 전압을 공급받는 차광층을 이용하여 보텀 게이트 구조를 갖는 구동 트랜지스터를 구현할 수 있다. 본 발명의 일 예에 따른 박막 트랜지스터 기판은 제2 전압을 공급받는 구동 트랜지스터 소스층을 이용하여 스토리지 커패시터로 사용하는 면적을 증가시킬 수 있다. 본 발명의 일 예에 따른 박막 트랜지스터 기판의 버퍼층의 두께는 구동 트랜지스터 게이트 절연막의 두께보다 두껍다. 이에 따라, 본 발명의 일 예에 따른 박막 트랜지스터를 포함하는 표시 장치는 버퍼층을 게이트 절연막으로 활용하는 보텀 게이트 형식의 구동 트랜지스터를 구현하여, 구동 트랜지스터의 S-계수 그래프의 기울기를 감소시켜 다양한 계조 표현이 가능하도록 할 수 있다.

Description

박막 트랜지스터 기판 및 이를 포함하는 표시 장치{THIN FILM TRANSISTOR AND DISPLAY DEVICE INCLUDING THE SAME}
본 출원의 일 예는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 표시 장치(Display Device)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치, 플라즈마 표시 장치, 유기 발광 표시 장치 등 여러 가지 종류의 평판 표시 장치가 상용화되고 있다. 평판 표시 장치 중에서 액정 표시 장치와 유기 발광 표시 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 노트북 컴퓨터, 텔레비전, 태블릿 컴퓨터, 모니터, 스마트폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 장치로 널리 사용되고 있다.
액정 표시 장치와 유기 발광 표시 장치에 사용되는 표시 패널(Display Panel)은 박막 트랜지스터(Thin Film Transistor, TFT) 및 스토리지 커패시터(Storage Capacitor, Cst)를 필수 구성 요소로 포함하고 있다. 박막 트랜지스터는 이동도(mobility), 누설전류 등과 같은 기본적인 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다.
박막 트랜지스터는 채널 영역, 소스 영역, 및 드레인 영역을 제공하는 액티브층을 포함한다. 박막 트랜지스터의 액티브층은 기존에는 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체 물질로 형성하였다. 액티브층이 비정질 실리콘으로 형성될 경우 이동도가 낮아 고속으로 동작되는 구동 회로의 구현이 어렵다. 폴리 실리콘으로 형성될 경우 이동도는 높지만 문턱 전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 산화물(Oxide) 반도체를 액티브층으로 하는 산화물 박막 트랜지스터에 대한 연구가 활발히 진행되고 있다.
기존에는 구동 트랜지스터를 박막 트랜지스터로 설계하는 경우, 단일한 게이트 전극이 액티브층 상부에 배치된 탑 게이트(Top Gate) 구조로 설계하였다. 구동 트랜지스터는 탑 게이트 구조에서 S-계수(S-factor) 그래프의 기울기가 크다. S-계수 그래트는 구동 트랜지스터의 게이트 전압의 변화량과 구동 전류의 변화량 간의 비율을 나타낸 그래프이다. 구동 트랜지스터의 S-계수 그래프의 기울기가 큰 경우, 가용 데이터 전압 범위가 좁아 저 계조 표현에 불리하다. 또한, 구동 트랜지스터가 낮은 S-계수를 갖는 경우, 구동 전류의 오차가 크다.
또한, 기존의 구동 트랜지스터는 소스 단자(Source Node)가 소스/드레인 금속 박막으로 구현되었다. 이 경우, 컨택 홀(Contact Hole, CNT)의 개수가 많아져서 복잡한 구조를 가진다. 또한 소스 단자 쪽의 소스/드레인 금속 박막에 마련된 컨택 홀들로 인하여 스토리지 커패시터의 면적을 넓히는 데 한계가 있었다.
본 출원의 일 예는 게이트 전극이 액티브층 하부에 배치된 보텀 게이트(Bottom Gate) 구조를 구현하며, 스토리지 커패시터로 사용하는 면적을 증가시킨 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하고자 한다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 차광층(LS), 차광층(LS)을 덮는 버퍼층(130), 및 차광층(LS)과 중첩되도록 버퍼층(130) 상에 마련되고 유기 발광 소자(OLED)에 구동 전류를 공급하는 구동 트랜지스터(Tdr)를 포함한다. 본 발명의 일 예에 따른 구동 트랜지스터(Tdr)는 차광층(LS)을 통해 제1 전압을 수신한다.
본 발명의 일 예에 따른 표시 장치는 본 발명의 일 예에 따른 박막 트랜지스터 기판 및 이와 합착된 대향 기판을 포함한다.
본 출원의 일 예에 따른 박막 트랜지스터 기판은 제1 전압을 공급받는 차광층을 이용하여 보텀 게이트 구조를 갖는 구동 트랜지스터를 구현할 수 있다.
본 출원의 일 예에 따른 박막 트랜지스터 기판은 제2 전압을 공급받는 구동 트랜지스터 소스층을 이용하여 스토리지 커패시터로 사용하는 면적을 증가시킬 수 있다.
본 출원의 일 예에 따른 박막 트랜지스터는 버퍼층을 게이트 절연막으로 활용하여 충분한 두께를 가질 수 있어, 구동 트랜지스터의 구동에 필요한 스토리지 커패시터의 용량을 증가시킬 수 있다. 따라서, 구동 트랜지스터의 게이트-소스 전압과 구동 전류 사이의 특성인 S-계수 특성이 향상될 수 있다.
본 출원의 일 예에 따른 박막 트랜지스터 기판의 버퍼층의 두께는 구동 트랜지스터 게이트 절연막의 두께보다 두껍다. 이에 따라, 본 발명의 일 예에 따른 박막 트랜지스터를 포함하는 표시 장치는 버퍼층을 게이트 절연막으로 활용하는 보텀 게이트 형식의 구동 트랜지스터를 구현하여, 구동 트랜지스터의 S-계수 그래프의 기울기를 감소시켜 미세한 계조 표현이 가능하다.
도 1은 본 출원의 일 예에 따른 표시 장치의 평면도이다.
도 2는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 회로도이다.
도 3은 본 출원의 일 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ`를 나타낸 단면도이다.
도 5는 본 출원의 다른 예에 따른 박막 트랜지스터 기판의 단면도이다.
도 6은 본 출원의 일 예에 따른 박막 트랜지스터 기판의 차광층을 나타낸 평면도이다.
도 7는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 차광층 및 액티브층을 나타낸 평면도이다.
도 8는 본 출원의 일 예에 따른 박막 트랜지스터 기판의 차광층, 액티브층, 구동 트랜지스터 상부 전극, 스위칭 트랜지스터 게이트 전극, 및 초기화 트랜지스터 게이트 전극을 나타낸 평면도이다.
도 9은 본 출원의 일 예에 따른 박막 트랜지스터 기판의 차광층, 액티브층, 구동 트랜지스터 상부 전극, 스위칭 트랜지스터 게이트 전극, 초기화 트랜지스터 게이트 전극, 및 상부 커패시터 전극을 나타낸 평면도이다.
도 10은 기존의 박막 트랜지스터 기판의 S-계수 그래프와 본 출원의 일 예에 따른 박막 트랜지스터 기판의 S-계수 그래프를 비교한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
도 1은 본 발명의 일 예에 따른 표시 장치의 평면도이다. 도 1에서 설명의 편의를 위해 제1 수평 축 방향(X)은 게이트 라인과 나란한 방향이고, 제2 수평 축 방향(Y)은 데이터 라인과 나란한 방향이며, 수직 축 방향(Z)은 표시 장치의 두께(또는 높이) 방향인 것을 중심으로 설명하였다. 본 발명의 일 예에 따른 표시 장치는 표시 패널(1100), 게이트 구동부(1200), 복수의 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)들(1300), 복수의 연성 회로 필름(1400)들, 회로 보드(1500), 및 타이밍 컨트롤러(Timing Controller)(1600)를 포함한다.
본 발명의 표시 패널(1100)은 박막 트랜지스터 기판(1110)과 대향 기판(1120)을 포함한다.
박막 트랜지스터 기판(1110)은 서로 교차하여 배치된 복수의 게이트 라인과 복수의 데이터 라인을 포함한다.
복수의 게이트 라인은 박막 트랜지스터 기판(1110)의 제1 수평 축 방향(X)을 따라 길게 연장되고, 제1 수평 축 방향(X)과 수평 교차하는 제2 수평 축 방향(Y)을 따라 일정한 간격으로 이격된다.
복수의 데이터 라인은 복수의 게이트 라인과 교차하고, 제2 수평 축 방향(Y)을 따라 길게 연장되고, 제1 수평 축 방향(X)을 따라 일정한 간격으로 이격된다.
화소들은 데이터 라인들과 게이트 라인들의 교차부들에 각각 배치된다. 화소들 각각은 데이터 라인과 게이트 라인에 연결된다. 화소들 각각은 박막 트랜지스터와 스토리지 커패시터를 포함한다. 박막 트랜지스터는 게이트 라인의 게이트 신호에 의해 턴-온된다. 턴-온된 박막 트랜지스터는 데이터 라인의 데이터 전압을 화소 에 공급한다.
박막 트랜지스터 기판(1110)은 표시 영역(AA)과 비표시 영역을 포함한다. 표시 영역(AA)에는 게이트 라인들과 데이터 라인들이 서로 교차하여 배치된다. 게이트 라인들과 데이터 라인들의 교차영역들은 각각 화소영역을 정의한다.
비표시 영역은 표시 영역(AA)의 외곽에 배치된다. 보다 구체적으로, 비표시 영역은 박막 트랜지스터 기판(111)에서 표시 영역(AA)을 제외한 나머지 영역을 의미한다. 예를 들어, 비표시 영역은 박막 트랜지스터 기판(1110)의 상하좌우 테두리 부분일 수 있다.
대향 기판(1120)은 박막 트랜지스터 기판(1110)과 대향 합착되어 외부의 산소 또는 이물질의 침투를 방지하는 봉지 기판의 역할을 한다.
게이트 구동부(1200)는 타이밍 컨트롤러(1600)로부터 입력되는 게이트 제어 신호에 따라 게이트 신호를 생성하여 게이트 라인에 공급한다. 도 1에서는 본 발명의 일 예에 따른 게이트 구동부(1200)는 박막 트랜지스터 기판(1110)의 비표시 영역에 GIP(Gate in Panel) 회로로 마련된 경우를 예시하였다.
GIP 회로는 화소의 트랜지스터와 함께 박막 트랜지스터 기판(1110)의 비표시 영역에 내장된다. 예를 들어, GIP 회로로 이루어진 게이트 구동부(1200)는 표시 영역(AA)의 일측 및/또는 타측 비표시 영역에 마련될 수 있지만, 이에 한정되지 않고, 게이트 라인에 게이트 신호를 공급할 수 있는 임의의 비표시 영역에 마련된다.
복수의 소스 드라이브 IC(1300) 각각은 연성 회로 필름(1400)에 실장되고, 타이밍 컨트롤러(1600)로부터 공급되는 디지털 비디오 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(1300)가 구동 칩으로 제작되는 경우, 소스 드라이브 IC(1300) 각각은 COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성 회로 필름(1400)에 실장될 수 있다.
복수의 연성 회로 필름(1400) 각각은 박막 트랜지스터 기판(111)에 마련된 패드부에 부착된다. 이 때, 복수의 연성 회로 필름(1400) 각각은 이방성 도전 필름(antisotropic conducting film, ACF)을 이용하여 패드들 상에 부착된다. 이러한 복수의 연성 회로 필름(1400) 각각은 소스 드라이브 IC(1300)로부터 공급되는 데이터 전압을 패드부를 통해서 데이터 라인에 공급한다. 또한, 복수의 연성 회로 필름(1400) 중 적어도 하나는 타이밍 컨트롤러(1600)로부터 공급되는 게이트 제어 신호를 게이트 구동부(1200)에 공급한다.
회로 보드(1500)는 복수의 연성 회로 필름(1400)과 연결된다. 회로 보드(1500)는 구동 칩들로 구현된 다수의 회로들을 지지한다. 예를 들어, 회로 보드(1500)에는 타이밍 컨트롤러(1600)가 실장될 수 있다. 회로 보드(1500)는 인쇄 회로 보드(printed circuit board) 또는 연성 인쇄 회로 보드(flexible printed circuit board)일 수 있다.
타이밍 컨트롤러(1600)는 회로 보드(1500)에 실장되어 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 동기 신호들(Timing Signal)을 수신한다. 여기서, 타이밍 동기 신호들은 1 프레임 기간을 정의하는 수직 동기 신호(Vertical Sync Signal), 1 수평 기간을 정의하는 수평 동기 신호(Horizontal Sync Signal), 유효한 데이터 여부를 지시하는 데이터 인에이블 신호(Data Enable Signal), 및 소정의 주기를 갖는 클럭 신호인 도트 클럭(Dot Clock)을 포함한다.
타이밍 컨트롤러(1600)는 타이밍 동기 신호들에 기초하여 게이트 구동부(1200)의 동작 타이밍을 제어하기 위한 게이트 제어 신호와 소스 드라이브 IC(1300)들을 제어하기 위한 데이터 제어 신호를 생성한다. 타이밍 컨트롤러(1600)는 게이트 제어 신호를 게이트 구동부(1200)에 공급하고, 데이터 제어 신호를 복수의 소스 드라이브 IC(1300)들에 공급한다.
도 2는 본 발명의 일 예에 따른 박막 트랜지스터 기판의 회로도이다. 본 발명의 일 예에 따른 박막 트랜지스터 기판은 유기 발광 다이오드(OLED), 스위칭 트랜지스터(Tsw), 구동 트랜지스터(Tdr), 발광 제어 트랜지스터(Tem), 초기화 트랜지스터(Tini), 제1 스토리지 커패시터(Cst1), 제2 스토리지 커패시터(Cst2), 전위 커패시터(Cv), 및 차광층(LS)을 포함한다.
유기 발광 다이오드(OLED)의 애노드 전극은 구동 트랜지스터(Tdr) 및 초기화 트랜지스터(Tini)의 소스 단자에 연결되고, 캐소드 전극은 고전위 전압보다 낮은 저전위 전압이 공급되는 저전위 전압 라인(VSS)에 연결된다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(Tdr)를 통해 공급되는 구동 전류에 따라 발광한다. 유기 발광 다이오드(OLED)는 초기화 트랜지스터(Tini)를 통해 초기화 전압(Vini)을 공급받는다.
유기 발광 다이오드(OLED)는 애노드 전극(anode electrode), 정공 수송층(hole transporting layer), 유기 발광층(organic light emitting layer), 전자 수송층(electron transporting layer), 및 캐소드 전극(cathode electrode)을 포함할 수 있다. 유기 발광 다이오드(OLED)는 애노드 전극과 캐소드 전극에 전압이 인가되면 정공과 전자가 각각 정공 수송층과 전자 수송층을 통해 유기 발광층으로 이동되며, 유기 발광층에서 정공과 전자가 서로 결합하여 발광하게 된다.
스위칭 트랜지스터(Tsw)의 게이트 단자는 제1 스캔 신호(Scan1)를 공급받는다. 스위칭 트랜지스터(Tsw)의 드레인 단자는 데이터 전압(Vdata) 라인과 연결된다. 스위칭 트랜지스터(Tsw)의 소스 단자는 제2 노드(N2)와 연결된다. 제2 노드(N2)는 스위칭 트랜지스터의 소스 단자, 구동 트랜지스터(Tdr)의 게이트 단자와 제1 및 제2 스토리지 커패시터(Cst1, Cst2)가 연결된 노드이다. 스위칭 트랜지스터(Tsw)는 제1 스캔 신호(Scan1)에 의해 턴-온(Turn-on) 되어, 제1 전압을 제2 노드(N2)에 공급한다. 제1 전압은 스위칭 트랜지스터(Tsw)가 턴-온 되었을 경우에는 현재 공급되는 데이터 전압(Vdata)과 동일한 전압이고, 스위칭 트랜지스터(Tsw)가 턴-오프 되었을 경우에는 제1 및 제2 스토리지 커패시터(Cst1, Cst2)에 저장되어 있는 이전 데이터 전압(Vdata)이다. 스위칭 트랜지스터(Tsw)는 제1 스캔 신호(Scan1)에 기초하여 구동 트랜지스터(Tdr)의 게이트 단자에 제1 전압을 공급하여, 구동 트랜지스터(Tdr)를 턴-온 시킨다.
구동 트랜지스터(Tdr)의 게이트 단자 역할을 하는 차광층(LS)은 제2 노드(N2)와 연결된다. 구동 트랜지스터(Tdr)의 드레인 단자는 제1 노드(N1)에 연결된다. 제1 노드(N1)는 구동 트랜지스터(Tdr)의 드레인 단자와 발광 제어 트랜지스터(Tem)의 소스 단자가 연결된 노드이다. 구동 트랜지스터(Tdr)의 소스 단자는 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다. 구동 트랜지스터(Tdr)는 스위칭 트랜지스터(Tsw)의 소스 전극으로부터 제1 전압을 공급받아 턴-온 되어, 구동 전원으로부터 공급되는 고전위 전압(VDD)을 이용하여 유기 발광 다이오드(OLED)에 구동 전류를 공급한다.
발광 제어 트랜지스터(Tem)의 게이트 단자는 발광 제어 신호(EM)를 공급받는다. 발광 제어 트랜지스터(Tem)의 드레인 단자는 고전위 전압(VDD)을 공급받는다. 발광 제어 트랜지스터(Tem)의 소스 단자는 제2 노드(N2)에 연결된다. 발광 제어 트랜지스터(Tem)는 발광 제어 신호(EM)에 의해 턴-온 되어, 고전위 전압(VDD)을 제1 노드(N1)에 저장한다.
초기화 트랜지스터(Tini)의 게이트 단자는 제2 스캔 신호(Scan2)를 공급받는다. 초기화 트랜지스터(Tini)의 드레인 단자는 초기화 전압(Vini) 라인과 연결된다. 초기화 트랜지스터(Tini)의 소스 단자는 유기 발광 다이오드(OLED)의 애노드 전극과 연결된다. 초기화 트랜지스터(T5)는 제2 스캔 신호(Scan2)에 의해 턴-온 되어, 제2 전압을 유기 발광 다이오드(OLED)의 애노드 전극으로 공급한다. 제2 전압은 초기화 트랜지스터(Tini)가 턴-온 된 경우에는 현재 초기화 전압(Vini)이고, 초기화 트랜지스터(Tini)가 턴-오프 된 경우에는 제1 전압과 제1 및 제2 스토리지 커패시터에 저장된 전압의 차전압이다.
제1 스토리지 커패시터(Cst1)는 제2 노드(N2)와 구동 트랜지스터(Tdr)의 소스 단자 사이에 연결된다. 제1 스토리지 커패시터(Cst1)는 스위칭 트랜지스터(Tsw)로부터 공급받은 제1 전압을 저장한다.
제2 스토리지 커패시터(Cst2)는 제2 노드(N2)와 구동 트랜지스터(Tdr)의 소스 단자 사이에 연결된다. 제2 스토리지 커패시터(Cst2)는 제1 스토리지 커패시터(Cst1)와 병렬로 연결되어, 스위칭 트랜지스터(Tsw)로부터 공급받은 제1 전압을 저장한다. 제1 스토리지 커패시터(Cst1)와 제2 스토리지 커패시터(Cst2)를 병렬로 형성하는 경우, 스토리지 커패시터의 전체 용량을 증가시킬 수 있다.
전위 커패시터(Cv)는 고전위 전압(VDD)을 공급하는 고전위 전압 라인과 구동 트랜지스터(Tdr)의 소스 단자 사이에 연결된다. 전위 커패시터(Cv)는 고전위 전압(VDD)을 저장한다.
차광층(LS)은 구동 트랜지스터(Tdr), 제1 및 제2 스토리지 커패시터(Cst1, Cst2), 제1 노드(N1), 및 제2 노드(N2)의 하부에 연속적으로 배치된다. 차광층(LS)은 제2 노드(N2)에서 스위칭 트랜지스터(Tsw)의 소스 단자와 전기적으로 연결된다. 본 발명의 일 예에 따른 구동 트랜지스터(Tdr)는 게이트 단자가 제2 노드(N2)와 연결된 것이 아니라, 차광층(LS)이 구동 트랜지스터(Tdr)의 게이트 단자의 역할을 수행한다. 차광층(LS)은 금속 등 전기 전도도가 우수한 재료로 형성된다.
도 3은 본 출원의 일 예에 따른 박막 트랜지스터 기판의 평면도이다. 도 4는 도 3의 Ⅰ-Ⅰ`를 나타낸 단면도이다.
본 출원의 일 예에 따른 박막 트랜지스터 기판은 하부 기판(110), 차광층(LS), 버퍼층(130), 구동 트랜지스터(Tdr), 스위칭 트랜지스터(Tsw), 초기화 트랜지스터(Tini), 제1 및 제2 층간 절연막(151, 152), 제1 및 제2 소스/드레인 패턴(161, 162), 보호층(170), 스토리지 커패시터(Cst), 및 상부 커패시터 전극(180)을 포함한다.
하부 기판(110)은 상부에 형성되는 구동 트랜지스터(Tdr), 스토리지 커패시터(Cst), 및 초기화 트랜지스터(Tini)를 구성하는 요소들을 지지한다.
차광층(LS)은 하부 기판의 상부에 배치된다. 차광층(LS)은 구동 트랜지스터(Tdr)가 형성되는 영역 전체와, 제1 스토리지 커패시터(Cst1)가 형성되는 영역 전체에 연속적으로 배치된다. 구동 트랜지스터(Tdr)가 형성되는 영역은 중앙부의 우측 영역이다. 제1 스토리지 커패시터(Cst1)가 형성되는 영역은 중앙부의 좌측 영역이다. 차광층(LS)은 초기화 트랜지스터(Tini)가 형성되는 영역의 경계선까지 배치된다. 차광층(LS)은 금속 등 전기 전도도가 우수한 재료로 형성된다.
차광층(LS)은 제1 소스/드레인 패턴(161)을 통해 제1 전압을 수신한다. 차광층(LS)은 제3 컨택 홀(CNT3)을 통해 제1 소스/드레인 패턴(161)과 연결된다. 제1 소스/드레인 패턴(161)은 제1 컨택 홀(CNT1)을 통해 스위칭 트랜지스터(Tsw)의 소스 전극과 연결된다. 스위칭 트랜지스터(Tsw)의 소스 전극은 제1 전압을 공급한다. 차광층(LS)은 스위칭 트랜지스터(Tsw)의 소스 전극에서 공급되는 제1 전압을 수신할 수 있다. 이에 따라, 차광층(LS)은 구동 트랜지스터의 보텀 게이트(Bottom Gate) 역할을 한다. 추가적으로, 차광층(LS)은 스토리지 커패시터(Cst)의 하부 커패시터 전극으로 사용된다.
버퍼층(130)은 차광층(LS) 및 하부 기판(110)의 상부에 배치된다. 버퍼층(130)은 구동 트랜지스터(Tdr), 스위칭 트랜지스터(Tsw), 스토리지 커패시터(Cst), 및 초기화 트랜지스터(Tini)가 형성되는 영역의 하부에 연속적으로 배치된다. 버퍼층(130)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 절연 물질로 이루어질 수도 있다.
구동 트랜지스터(Tdr)는 버퍼층(130) 상부에 배치된다. 구동 트랜지스터(Tdr)는 구동 트랜지스터 액티브층(140), 구동 트랜지스터 게이트 절연막(141), 및 구동 트랜지스터 상부 전극(142)을 포함한다.
구동 트랜지스터 액티브층(140)은 버퍼층(130)의 상부에 배치된다. 구동 트랜지스터 액티브층(140)은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, 또는 In-Sn Oxide 등의 산화물로 이루어지거나, 상기 산화물에 Al, Ni, Cu, Ta, Mo, Zr, V, Hf 또는 Ti 물질의 이온이 도핑된 산화물로 이루어질 수 있다. 구동 트랜지스터 액티브층(140)은 구동 트랜지스터 채널층(140ch), 구동 트랜지스터 드레인층(140d), 및 구동 트랜지스터 소스층(140s)을 포함한다. 구동 트랜지스터 드레인층(140d)과 구동 트랜지스터 소스층(140s)은 구동 트랜지스터 채널층(140ch)을 사이에 두고 서로 나란하게 배치된다. 이때, 구동 트랜지스터 드레인층(140d)과 구동 트랜지스터 소스층(140s) 각각은 도체화 공정에 의해 도체화된다.
구동 트랜지스터 채널층(140ch)은 구동 트랜지스터 상부 전극(142)이 형성되는 영역 하부에 형성된다. 구동 트랜지스터 채널층(140ch) 상에는 구동 트랜지스터 게이트 절연막(141)이 배치된다. 구동 트랜지스터 게이트 절연막(141)은 절연성이 우수한 재료로 형성된다. 구동 트랜지스터 게이트 절연막(141) 상에는 구동 트랜지스터 상부 전극(142)이 배치된다. 구동 트랜지스터 상부 전극(142)은 제4 컨택 홀(CNT4)을 통해 제2 소스/드레인 패턴(162)과 연결된다. 제2 소스/드레인 패턴(162)은 제5 컨택 홀(CNT5)을 통해 구동 트랜지스터 소스층(140s)과 연결된다. 따라서, 제2 소스/드레인 패턴(162)은 구동 트랜지스터 소스층(140s)과 연결되어 있으므로, 구동 트랜지스터 상부 전극(142)은 소스 전압을 수신할 수 있다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 구동 트랜지스터 상부 전극(142)을 게이트 전극으로 활용하지 않기 때문에, 구동 트랜지스터 상부 전극(142)에 신호가 인가되지 않는다. 그러나, 구동 트랜지스터 상부 전극(142)이 플로팅(floating) 상태인 경우 구동 트랜지스터(Tdr)의 구동에 문제가 발생한다. 따라서, 구동 트랜지스터 상부 전극(142)이 플로팅 상태가 되는 것을 방지하기 위해서, 도 4에서는 구동 트랜지스터 상부 전극(142)을 구동 트랜지스터 소스층(140s)과 연결하는 경우를 예시하였다. 그러나 이에 한정되지 않으며, 구동 트랜지스터 상부 전극(142)에 접속된 제4 컨택 홀(CNT4)은 초기화 트랜지스터(Tini)로부터 제2 전압을 공급받도록 연결될 수도 있다. 이 경우, 도면에는 도시하지 않았지만, 제4 컨택 홀(CNT4)과 제5 컨택 홀(CNT5)이 형성된 영역 사이가 분리되어 있어, 제5 컨택 홀(CNT5)과 연결된 소스/드레인 패턴은 소스 전압을 공급받고, 제4 컨택 홀(CNT4)과 연결된 소스/드레인 패턴은 제2 전압을 공급받도록 할 수 있다.
구동 트랜지스터 드레인층(140d)은 구동 트랜지스터 채널층(140ch)과 인접하게 배치된다. 구동 트랜지스터 드레인층(140d)은 구동 트랜지스터(Tdr)의 드레인 전극을 형성한다.
구동 트랜지스터 소스층(140s)은 구동 트랜지스터 채널층(140ch)과 인접하게 배치된다. 구동 트랜지스터 소스층(140s)은 구동 트랜지스터(Tdr)의 소스 전극을 형성한다. 구동 트랜지스터 소스층(140s)은 제5 컨택 홀(CNT5)을 통해 제2 소스/드레인 패턴(162)과 연결된다. 구동 트랜지스터 소스층(140s)은 초기화 트랜지스터(Tini)로부터 제2 전압을 공급받는다.
추가적으로, 구동 트랜지스터 소스층(140s)은 스토리지 커패시터(Cst)가 형성되는 영역으로 연장된다. 구동 트랜지스터 소스층(140s)은 스토리지 커패시터(Cst)의 공통 커패시터 전극으로 사용된다.
스위칭 트랜지스터(Tsw)는 버퍼층(130) 상부에 배치된다. 스위칭 트랜지스터(Tsw)는 스위칭 트랜지스터 액티브층(240), 스위칭 트랜지스터 게이트 절연막(241), 및 스위칭 트랜지스터 게이트 전극(242)을 포함한다.
스위칭 트랜지스터 액티브층(240)은 버퍼층(130)의 상부에 배치된다. 스위칭 트랜지스터 액티브층(240)은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, 또는 In-Sn Oxide 등의 산화물로 이루어지거나, 상기 산화물에 Al, Ni, Cu, Ta, Mo, Zr, V, Hf 또는 Ti 물질의 이온이 도핑된 산화물로 이루어질 수 있다. 스위칭 트랜지스터 액티브층(240)은 스위칭 트랜지스터 채널층(240ch), 스위칭 트랜지스터 드레인층(240d), 및 스위칭 트랜지스터 소스층(240s)을 포함한다. 스위칭 트랜지스터 드레인층(240d)과 스위칭 트랜지스터 소스층(240s)은 스위칭 트랜지스터 채널층(240ch)을 사이에 두고 서로 나란하게 배치된다. 이때, 스위칭 트랜지스터 드레인층(240d)과 스위칭 트랜지스터 소스층(240s) 각각은 도체화 공정에 의해 도체화된다.
스위칭 트랜지스터 채널층(240ch)은 스위칭 트랜지스터 게이트 전극(242)이 형성되는 영역 하부에 형성된다. 스위칭 트랜지스터 채널층(240ch) 상에는 스위칭 트랜지스터 게이트 절연막(241)이 배치된다. 스위칭 트랜지스터 게이트 절연막(241)은 절연성이 우수한 재료로 형성된다. 스위칭 트랜지스터 게이트 절연막(241) 상에는 스위칭 트랜지스터 게이트 전극(242)이 배치된다. 스위칭 트랜지스터 게이트 전극(242)은 제1 스캔 신호(Scan1)를 수신한다.
스위칭 트랜지스터 드레인층(240d)은 스위칭 트랜지스터 채널층(240ch)과 인접하게 배치된다. 스위칭 트랜지스터 드레인층(240d)은 스위칭 트랜지스터(Tsw)의 드레인 전극을 형성한다. 스위칭 트랜지스터 드레인층(240d)은 데이터 전압(Vdata)을 수신한다.
스위칭 트랜지스터 소스층(240s)은 스위칭 트랜지스터 채널층(240ch)과 인접하게 배치된다. 스위칭 트랜지스터 소스층(240s)은 스위칭 트랜지스터(Tsw)의 소스 전극을 형성한다. 스위칭 트랜지스터 소스층(240s)은 제1 전압을 갖는다. 스위칭 트랜지스터 소스층(240s)은 제1 컨택 홀(CNT1)을 통해 제1 소스/드레인 패턴(161)과 연결된다. 이에 따라, 스위칭 트랜지스터 소스층(240s)은 제1 소스/드레인 패턴(161)에 제1 전압을 공급할 수 있다.
초기화 트랜지스터(Tini)는 버퍼층(130) 상부에 배치된다. 구동 트랜지스터(Tini)는 초기화 트랜지스터 액티브층(340), 초기화 트랜지스터 게이트 절연막(341), 및 초기화 트랜지스터 게이트 전극(342)을 포함한다.
초기화 트랜지스터 액티브층(340)은 버퍼층(130)의 상부에 배치된다. 초기화 트랜지스터 액티브층(340)은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, 또는 In-Sn Oxide 등의 산화물로 이루어지거나, 상기 산화물에 Al, Ni, Cu, Ta, Mo, Zr, V, Hf 또는 Ti 물질의 이온이 도핑된 산화물로 이루어질 수 있다. 초기화 트랜지스터 액티브층(140)은 초기화 트랜지스터 채널층(340ch), 초기화 트랜지스터 드레인층(340d), 및 초기화 트랜지스터 소스층(340s)을 포함한다. 초기화 트랜지스터 드레인층(340d)과 초기화 트랜지스터 소스층(340s)은 초기화 트랜지스터 채널층(340ch)을 사이에 두고 서로 나란하게 배치된다. 이때, 초기화 트랜지스터 드레인층(340d)과 초기화 트랜지스터 소스층(340s) 각각은 도체화 공정에 의해 도체화된다.
초기화 트랜지스터 채널층(340ch)은 초기화 트랜지스터 게이트 전극(342)이 형성되는 영역 하부에 형성된다. 초기화 트랜지스터 채널층(340ch) 상에는 초기화 트랜지스터 게이트 절연막(341)이 배치된다. 초기화 트랜지스터 게이트 절연막(341)은 절연성이 우수한 재료로 형성된다. 초기화 트랜지스터 게이트 절연막(341) 상에는 초기화 트랜지스터 게이트 전극(342)이 배치된다. 초기화 트랜지스터 게이트 전극(342)은 제2 스캔 신호(Scan2)를 수신한다.
초기화 트랜지스터 드레인층(340d)은 초기화 트랜지스터 채널층(340ch)과 인접하게 배치된다. 초기화 트랜지스터 드레인층(340d)은 초기화 트랜지스터(Tini)의 드레인 전극을 형성한다. 초기화 트랜지스터 드레인층(340d)은 초기화 전압(Vini)을 수신한다.
초기화 트랜지스터 소스층(340s)은 초기화 트랜지스터 채널층(340ch)과 인접하게 배치된다. 초기화 트랜지스터 소스층(340s)은 초기화 트랜지스터(Tini)의 소스 전극을 형성한다. 초기화 트랜지스터 소스층(340s)은 제2 전압을 갖는다.
초기화 트랜지스터 소스층(340s)은 구동 트랜지스터 소스층(140s)과 연결된다. 구동 트랜지스터 소스층(140s)과 초기화 트랜지스터 소스층(340s)은 연속적으로 배치된다. 이에 따라, 초기화 트랜지스터 소스층(340s)은 구동 트랜지스터 소스층(140s)에 제1 전압을 공급할 수 있다.
추가적으로, 초기화 트랜지스터 소스층(140s)은 스토리지 커패시터(Cst)가 형성되는 영역으로 연장되어, 스토리지 커패시터(Cst)의 공통 커패시터 전극으로 사용된다.
제1 층간 절연막(151)은 버퍼층(130), 구동 트랜지스터(Tdr), 스위칭 트랜지스터(Tsw), 및 초기화 트랜지스터(Tini)의 상부에 배치된다. 제2 층간 절연막(152)은 제1 층간 절연막(152)의 상부에 배치된다. 제1 및 제2 층간 절연막(151, 152)은 절연성이 우수한 재료로 형성된다.
제1 소스/드레인 패턴(161)은 제2 층간 절연막(152) 상부에 배치된다. 제1 소스/드레인 패턴(161) 제1 내지 제3 컨택 홀(CNT1~CNT3)을 갖는다. 제1 소스/드레인 패턴(161)은 제1 컨택 홀(CNT1)을 통해 스위칭 트랜지스터 소스층(240s)과 연결된다. 제1 소스/드레인 패턴(161)은 스위칭 트랜지스터 소스층(240s)로부터 제1 전압을 공급받는다. 제1 소스/드레인 패턴(161)은 제2 컨택 홀(CNT2)을 통해 상부 커패시터 전극(180)과 연결된다. 제1 소스/드레인 패턴(161)은 상부 커패시터 전극(180)에 제1 전압을 공급한다. 제1 소스/드레인 패턴(161)은 제3 컨택 홀(CNT3)을 통해 차광층(LS)과 연결된다. 제1 소스/드레인 패턴(161)은 차광층(LS)에 제1 전압을 공급한다. 제1 소스/드레인 패턴(161)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
제2 소스/드레인 패턴(162)은 제2 층간 절연막(152) 상부에 배치된다. 제2 소스/드레인 패턴(162)은 제4 및 제5 컨택 홀(CNT4~CNT5)을 갖는다. 제2 소스/드레인 패턴(162)은 제4 컨택 홀(CNT4)을 통해 구동 트랜지스터 상부 전극(142)과 연결된다. 제2 소스/드레인 패턴(162)은 구동 트랜지스터 상부 전극(142)에 제2 전압을 공급한다. 제2 소스/드레인 패턴(162)은 제5 컨택 홀(CNT5)을 통해 구동 트랜지스터 소스층(140s)과 연결된다. 제2 소스/드레인 패턴(162)은 구동 트랜지스터 소스층(140s)로부터 제2 전압을 공급받는다. 제2 소스/드레인 패턴(162)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
보호층(170)은 제1 및 제2 소스/드레인 패턴(161, 162)의 상부에 배치된다. 보호층(170)은 외부의 산소, 수분, 또는 이물질 등이 박막 트랜지스터 내부로 침투하는 것을 방지한다.
스토리지 커패시터(Cst)는 구동 트랜지스터(Tdr)과 초기화 트랜지스터(Tini)의 사이에 배치된다. 스토리지 커패시터(Cst)는 제1 및 제2 스토리지 커패시터(Cst1, Cst2)를 포함한다.
제1 스토리지 커패시터(Cst1)는 구동 트랜지스터 소스층(140s)과 차광층(LS) 사이에 형성된다. 제2 스토리지 커패시터(Cst2)는 구동 트랜지스터 소스층(140s)과 상부 커패시터 전극(180) 사이에 형성된다. 구동 트랜지스터 소스층(140s)는 제1 및 제2 스토리지 커패시터(Cst1, Cst2)의 공통 전극이 된다.
상부 커패시터 전극(180)은 제1 층간 절연막(151) 상에 배치된다. 상부 커패시터 전극(180)은 제2 컨택 홀(CNT1)을 통해 제1 소스/드레인 패턴(161)과 연결된다. 상부 커패시터 전극(180)은 제1 소스/드레인 패턴(161)으로부터 제1 전압을 공급받는다. 상부 커패시터 전극(180)은 금속 등 전기 전도도가 우수한 재료로 형성된다.
제1 소스/드레인 패턴(161)은 스위칭 트랜지스터(Tsw)의 소스 전극과 차광층(LS)을 연결한다. 제1 소스/드레인 패턴(161)은 제1 전압을 차광층(LS)에 공급한다.
제2 소스/드레인 패턴(162)은 구동 트랜지스터 상부 전극(142)과 구동 트랜지스터(Tdr)의 소스 전극을 연결한다. 본 발명의 일 예에 따른 박막 트랜지스터 기판에서는 구동 트랜지스터(Tdr)의 소스 전극과 초기화 트랜지스터(Tini)의 소스 전극이 연결되어 있다. 이에 따라, 제2 소스/드레인 패턴(162)은 초기화 트랜지스터(Tini)의 소스 전극으로부터 제2 전압을 공급받을 수 있다.
제1 및 제2 소스/드레인 패턴들(161, 162)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
제2 컨택 홀(CNT2)은 상부 커패시터 전극(180)과 제1 소스/드레인 패턴(161)을 연결한다. 제2 컨택 홀(CNT2)과 연결된 제1 소스/드레인 패턴(161)은 스위칭 트랜지스터(Tsw)의 소스 전극으로부터 제1 전압을 공급받는다. 제2 컨택 홀(CNT2)은 상부 커패시터 전극(180)에 제1 전압을 공급한다.
제3 컨택 홀(CNT3)은 차광층(LS)의 상부 중, 구동 트랜지스터(Tdr)가 형성되는 영역 중에서 액티브층(ACT)이 배치되지 않은 영역에 마련된다. 제3 컨택 홀(CNT3)은 차광층(LS)과 제1 소스/드레인 패턴(161)을 연결시킨다. 제3 컨택 홀(CNT3)과 연결된 제1 소스/드레인 패턴(161)은 스위칭 트랜지스터(Tsw)로부터 제1 전압을 공급받는다. 제3 컨택 홀(CNT3)은 차광층(LS)으로 제1 전압을 공급하여, 차광층(LS)을 보텀 게이트로 활용할 수 있다.
제4 컨택 홀(CNT4)은 구동 트랜지스터(Tdr)의 게이트 전극과 제2 소스/드레인 패턴(162)을 연결시킨다. 제2 소스/드레인 패턴(162)은 제2 전압을 공급받는다. 이에 따라, 제2 소스/드레인 패턴(162)은 구동 트랜지스터 상부 전극(142)에 제2 전압을 공급할 수 있다.
제5 컨택 홀(CNT5)은 제2 소스/드레인 패턴(162)을 초기화 트랜지스터(Tini)의 소스 전극과 연결시킨다. 이에 따라, 제2 소스/드레인 패턴(162)은 초기화 트랜지스터(Tini)의 소스 전극으로부터 제2 전압을 공급받을 수 있다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 차광층(LS), 차광층(LS)을 덮는 버퍼층(130), 및 차광층(LS)과 중첩되도록 버퍼층(130) 상에 마련되고 유기 발광 소자(OLED)에 구동 전류를 공급하는 구동 트랜지스터(Tdr)를 포함한다.
본 발명의 일 예에 따른 구동 트랜지스터(Tdr)는 차광층(LS)을 통해 제1 전압을 수신한다. 이 경우, 구동 트랜지스터(Tdr)는 차광층(LS)이 게이트 전극의 역할을 수행하게 된다. 또한, 차광층(LS)이 게이트 전극의 역할을 수행하는 경우, 버퍼층(130)이 게이트 절연막의 역할을 수행하게 된다. 이에 따라, 본 발명의 일 예에 따른 구동 트랜지스터는 별도의 층을 부가하지 않고 보텀 게이트 방식의 트랜지스터를 구현할 수 있다.
본 발명의 일 예에 따른 구동 트랜지스터(Tdr)는 구동 트랜지스터 소스층(140s)과 구동 트랜지스터 드레인층(140d) 및 구동 트랜지스터 채널층(140ch)을 가지면서 차광층(LS)과 중첩되는 구동 트랜지스터 액티브층(140), 구동 트랜지스터 채널층(140ch)과 중첩되는 구동 트랜지스터 게이트 절연막(141), 및 구동 트랜지스터 게이트 절연막(141) 상에 마련된 구동 트랜지스터 상부 전극(142)을 포함한다.
본 발명의 일 예에 따른 구동 트랜지스터 상부 전극(142)은 제1 전압과 다른 제2 전압을 수신한다. 이 경우, 구동 트랜지스터 상부 전극(142)이 차광층(LS)과 다른 전압을 수신하게 할 수 있다. 또한, 구동 트랜지스터 상부 전극(142)을 게이트 전극이 아닌 다른 역할을 수행하는 전극으로 변형시킬 수 있다.
본 발명의 일 예에 따른 구동 트랜지스터 상부 전극(142)은 구동 트랜지스터 소스층(140s)과 전기적으로 연결된다. 구동 트랜지스터 상부 전극(142)은 제4 컨택 홀(CNT4)을 통해 제2 소스/드레인 패턴(162)과 연결된다. 구동 트랜지스터 소스층(140s)은 제5 컨택 홀(CNT5)을 통해 제2/소스/드레인 패턴(162)과 연결된다. 이와 같이 구동 트랜지스터 상부 전극(142)을 구동 트랜지스터 소스층(140s)과 전기적으로 연결하는 경우, 구동 트랜지스터 상부 전극(142)이 전기적으로 플로팅(floating) 상태로 되는 문제를 방지할 수 있다.
본 발명의 일 예에 따른 버퍼층(130)의 두께는 구동 트랜지스터 게이트 절연막(141)의 두께보다 두껍다. 트랜지스터의 물리적 특성에 의해, 게이트 절연막의 역할을 수행하는 층의 두께가 두꺼워질수록 트랜지스터의 S-계수 그래프의 기울기를 감소시켜 미세한 계조 표현이 가능하다. 또한, 버퍼층(130)은 구동 트랜지스터 게이트 절연막(141)에 비해 두껍게 형성된다. 따라서, 본 발명의 일 예에 따른 구동 트랜지스터(Tdr)는 게이트 절연막의 두께가 두껍게 되어 미세한 계조 표현이 가능하다.
본 발명의 일 예는 버퍼층(130) 상에 마련되고 제1 전압을 차광층(LS)에 공급하는 스위칭 트랜지스터(Tsw)를 더 포함한다. 본 발명의 스위칭 트랜지스터(Tsw)는 차광층(LS)이 보텀 게이트 전극으로 기능할 수 있도록 한다.
본 발명의 일 예에 따른 스위칭 트랜지스터(Tsw)는 버퍼층(130) 상에 마련된 스위칭 트랜지스터 소스층(240s)과 스위칭 트랜지스터 드레인층(240d) 및 스위칭 트랜지스터 채널층(240ch)을 갖는 스위칭 트랜지스터 액티브층(240), 스위칭 트랜지스터 채널층(240ch)과 중첩되는 스위칭 트랜지스터 게이트 절연막(241), 및 스위칭 트랜지스터 게이트 절연막(241) 상에 마련된 스위칭 트랜지스터 게이트 전극(242)을 포함한다.
본 발명의 일 예에 따른 스위칭 트랜지스터 드레인층(240d)은 데이터 전압(Vdata)을 수신하고, 스위칭 트랜지스터 소스층(240s)은 제1 전압을 차광층(LS)에 공급한다. 이에 따라, 스위칭 트랜지스터 소스층(240s)은 턴-온 된 경우, 구동 트랜지스터(Tdr)가 차광층(LS)을 보텀 게이트 전극으로 사용할 수 있도록 한다.
본 발명의 일 예는 구동 트랜지스터 소스층(140s)과 연결된 초기화 트랜지스터(Tini)를 더 포함한다. 초기화 트랜지스터(Tini)는 구동 트랜지스터 소스층(140s)으로 제2 전압을 공급한다. 이에 따라, 구동 트랜지스터 소스층(140s)은 제2 전압 상태를 가질 수 있다.
본 발명의 일 예는 구동 전원(VDD)과 구동 트랜지스터 드레인층(140d)에 연결된 발광 제어 트랜지스터(Tem)를 더 포함한다. 발광 제어 트랜지스터(Tem)는 발광 제어 신호(EM)을 이용하여 구동 트랜지스터(Tdr)의 구동을 제어할 수 있다. 스위칭 트랜지스터(Tsw)에서 공급받은 제1 전압뿐만 아니라, 발광 제어 트랜지스터(Tem)에서 구동 전원(VDD)을 이용하여 구동 트랜지스터(Tdr)의 구동을 제어할 수도 있다. 이에 따라, 구동 트랜지스터(Tdr)의 구동을 보다 다양한 방식으로 제어할 수 있다.
본 발명의 일 예는 차광층(LS)과 구동 트랜지스터(Tdr) 간의 중첩 영역에 마련된 스토리지 커패시터(Cst)를 더 포함한다. 스토리지 커패시터(Cst)가 차광층(LS)과 구동 트랜지스터(Tdr) 간의 중첩 영역에 형성되는 경우, 스토리지 커패시터(Cst)의 용량을 증가시킬 수 있다.
본 발명의 일 예는 구동 트랜지스터 소스층(140s)과 중첩되는 상부 커패시터 전극(180)을 더 포함한다. 본 발명의 일 예에 따른 스토리지 커패시터(Cst)는 구동 트랜지스터 소스층(140s)과 차광층(LS) 사이에 마련된 제1 스토리지 커패시터(Cst1) 및 구동 트랜지스터 소스층(140s)과 상부 커패시터 전극(180) 사이에 마련된 제2 스토리지 커패시터(Cst2)를 포함한다.
제1 스토리지 커패시터(Cst1)과 제2 스토리지 커패시터(Cst2)는 구동 트랜지스터 소스층(140s)을 공통 전극으로 하며, 병렬로 연결되어 있다. 스토리지 커패시터(Cst)의 용량은 제1 스토리지 커패시터(Cst1)의 용량과 제2 스토리지 커패시터(Cst2)의 용량의 합이 된다. 따라서, 상부 커패시터 전극(180)을 형성하는 경우, 스토리지 커패시터(Cst)의 용량을 더욱 증가시킬 수 있다.
본 발명의 일 예는 구동 트랜지스터 액티브층(140)과 구동 트랜지스터 상부 전극(142)을 덮는 제1 층간 절연막(151)을 더 포함한다. 본 발명의 일 예에 따른 상부 커패시터 전극(180)은 구동 트랜지스터 소스층(140s)과 중첩되는 제1 층간 절연막(151) 상에 마련된다. 커패시터의 두 전극 간의 거리가 짧을수록 커패시터의 용량의 커진다. 이에 따라, 제1 층간 절연막(151) 상에 상부 커패시터 전극(180)을 마련하는 경우, 상부 커패시터 전극(180)에 의해 형성되는 제2 스토리지 커패시터(Cst2)의 용량을 증가시킬 수 있다.
도 5는 본 출원의 다른 예에 따른 박막 트랜지스터 기판의 단면도이다. 본 발명의 다른 예에 따른 박막 트랜지스터 기판은 하부 기판(110), 차광층(LS), 버퍼층(130), 구동 트랜지스터(Tdr), 층간 절연막(150), 스토리지 커패시터(Cst), 제1 내지 제3 소스/드레인 패턴(161~163), 및 보호층(170)을 포함한다. 본 발명의 다른 예에 따른 박막 트랜지스터 기판의 하부 기판(110), 차광층(LS), 버퍼층(130), 구동 트랜지스터(Tdr), 층간 절연막(150), 및 보호층(170)에 대한 설명은 본 발명의 일 예에 따른 박막 트랜지스터 기판의 하부 기판(110), 차광층(LS), 버퍼층(130), 구동 트랜지스터(Tdr), 및 보호층(170)에 대한 설명과 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.
층간 절연막(150)은 버퍼층(130) 및 구동 트랜지스터(Tdr)의 상부에 형성된다. 층간 절연막(150)은 절연성이 우수한 재료로 형성된다. 특히, 층간 절연막(150)은 SiNx, Al2O3, 등의 유전율이 높은 물질로 형성할 수 있다. 층간 절연막(150) 내부에서 스토리지 커패시터(Cst)가 형성된다. 커패시터의 두 전극 사이에 있는 물질의 유전율이 높을수록 커패시터의 용량이 증가한다. 따라서, 층간 절연막(150)을 유전율이 높은 물질로 형성하는 경우, 스토리지 커패시터(Cst)의 용량을 더욱 증가시킬 수 있다.
스토리지 커패시터(Cst)는 제1 스토리지 커패시터(Cst1)와 제2 스토리지 커패시터(Cst2)를 포함한다. 제1 및 제2 스토리지 커패시터(Cst1, Cst2)는 구동 트랜지스터 소스층(140s)을 공통 커패시터 전극으로 사용한다. 제1 스토리지 커패시터(Cst1)는 차광층(LS)을 하부 커패시터 전극으로 사용한다. 제2 스토리지 커패시터(Cst2)는 제3 소스/드레인 패턴(163)을 상부 커패시터 전극으로 사용한다.
제1 내지 제3 소스/드레인 패턴(161~163)은 층간 절연막(150) 상부에 형성된다. 제1 소스/드레인 패턴(161)은 제6 컨택 홀(CNT6)을 통하여 차광층(LS)과 연결된다. 제1 소스/드레인 패턴(161)은 차광층(LS)에 제1 전압을 공급한다. 제2 소스/드레인 패턴(162)은 제7 컨택 홀(CNT7)을 통하여 구동 트랜지스터 상부 전극(142)과 연결된다. 제2 소스/드레인 패턴(162)은 구동 트랜지스터 상부 전극(142)에 제2 전압을 공급한다. 제2 소스/드레인 패턴(162)은 제8 컨택 홀(CNT8)을 통하여 구동 트랜지스터 소스층(140s)과 연결된다. 제2 소스/드레인 패턴(162)은 구동 트랜지스터 소스층(140s)으로부터 제2 전압을 수신한다. 제3 소스/드레인 패턴(163)은 스토리지 커패시터(Cst)가 형성되는 영역에 배치되어, 상부 커패시터 전극의 역할을 한다. 제1 내지 제3 소스/드레인 패턴(161~163)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
단면도 상에는 표현되지 않지만, 본 발명의 다른 예에 다른 제1 소스/드레인 패턴(161)은 제3 소스/드레인 패턴(163)과 연결된다. 제3 소스/드레인 패턴(163)은 제1 전압을 수신할 수 있다. 이에 따라, 본 발명의 다른 예에 따른 박막 트랜지스터는 제3 소스/드레인 패턴(163)의 면적을 증가시킬 수 있다.
본 발명의 다른 예에 따른 박막 트랜지스터 기판은 차광층(LS)과 연결된 제1 소스/드레인 패턴(161), 구동 트랜지스터 상부 전극(142)과 구동 트랜지스터 소스층(140s)을 전기적으로 연결하는 제2 소스/드레인 패턴(162), 및 제1 소스/드레인 패턴(161)과 전기적으로 연결되고, 제2 소스/드레인 패턴(162)과 동일층에 마련되어 스토리지 커패시터(Cst)를 형성하는 제3 소스/드레인 패턴(163)을 더 포함한다. 여기에서, 제1 내지 제3 소스/드레인 패턴(161~163)은 동일한 마스크를 이용하여 동일한 공정 상에서 동시에 형성된다. 이에 따라, 본 발명의 다른 예에 따른 박막 트랜지스터 기판은 별도의 추가 공정 없이 상부 커패시터 전극의 역할을 하는 제3 소스/드레인 패턴(163)을 형성할 수 있다.
도 6은 본 발명의 일 예에 따른 박막 트랜지스터 기판의 차광층(LS)을 나타낸 평면도이다.
차광층(LS)은 하부 기판의 상부에 배치된다. 차광층(LS)은 구동 트랜지스터(Tdr)가 형성되는 영역 전체와, 제1 스토리지 커패시터(Cst1)가 형성되는 영역 전체에 연속적으로 배치된다. 구동 트랜지스터(Tdr)가 형성되는 영역은 중앙부의 우측 영역이다. 제1 스토리지 커패시터(Cst1)가 형성되는 영역은 중앙부의 좌측 영역이다. 차광층(LS)은 초기화 트랜지스터(Tini)가 형성되는 영역의 경계선까지 배치된다.
도 7은 본 발명의 일 예에 따른 박막 트랜지스터 기판의 차광층(LS) 및 액티브층(ACT)을 나타낸 평면도이다.
액티브층(ACT)은 차광층(LS)의 상부 중 제3 컨택 홀(CNT3)이 형성되는 영역 이외의 영역에 배치된다. 제3 컨택 홀(CNT3)을 통하여 차광층(LS)이 제1 전압을 공급받아, 보텀 게이트(Bottom Gate) 전극이 된다.
또한, 액티브층(ACT)은 발광 제어 트랜지스터(Tem)가 형성되는 영역 및 제2 스토리지 커패시터(Cst2)가 형성되는 영역에 연장되어 배치된다. 발광 제어 트랜지스터(Tem)가 형성되는 영역은 상부 좌측 영역이다. 제2 스토리지 커패시터(Cst2)가 형성되는 영역은 중앙 좌측 영역이다.
액티브층(ACT)은 초기화 트랜지스터(Tini)가 형성되는 영역에 연장되어 배치된다. 초기화 트랜지스터(Tini)가 형성되는 영역은 중앙 좌측 영역이다. 초기화 트랜지스터(Tini)가 형성되는 영역은 하부 우측 영역과, 상부 우측 영역이다. 하부 우측 영역과 상부 우측 영역에 형성된 초기화 트랜지스터(Tini) 영역의 액티브층(ACT)은 연속적으로 연결되어 있다.
액티브층(ACT)은 스위칭 트랜지스터(Tsw)가 형성되는 영역에 별도로 형성된다. 스위칭 트랜지스터(Tsw)가 형성되는 영역은 상부 좌측 영역과, 하부 좌측 영역이다. 상부 좌측 영역과 하부 좌측 영역에 형성된 스위칭 트랜지스터(Tsw) 영역의 액티브층(ACT)은 연속적으로 연결되어 있다.
액티브층(ACT)은 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, 또는 In-Sn Oxide 등의 산화물로 이루어지거나, 상기 산화물에 Al, Ni, Cu, Ta, Mo, Zr, V, Hf 또는 Ti 물질의 이온이 도핑된 산화물로 이루어질 수 있다.
도 8은 본 발명의 일 예에 따른 박막 트랜지스터 기판의 차광층(LS), 액티브층(ACT), 구동 트랜지스터 상부 전극(142), 스위칭 트랜지스터 게이트 전극(242), 및 초기화 트랜지스터 게이트 전극(342)을 나타낸 평면도이다.
구동 트랜지스터 상부 전극(142)은 차광층(LS)과 액티브층(ACT)이 중첩된 영역 중 구동 트랜지스터(Tdr)가 형성되는 영역에 형성된다. 스위칭 트랜지스터 게이트 전극(242)은 상부 영역에 형성된다. 초기화 트랜지스터 게이트 전극(342)은 하부 영역에 형성된다. 른 트랜지스터들과 달리, 구동 트랜지스터 상부 전극(142)은 게이트 전극으로써의 기능을 수행하지 않는다. 구동 트랜지스터(Tdr)는 차광층(LS)을 게이트 전극으로 사용하기 때문이다.
도 9는 본 발명의 일 예에 따른 박막 트랜지스터 기판의 차광층(LS), 액티브층(ACT), 구동 트랜지스터 상부 전극(142), 스위칭 트랜지스터 게이트 전극(242), 초기화 트랜지스터 게이트 전극(342), 및 상부 커패시터 전극(180)을 나타낸 평면도이다.
상부 커패시터 전극(180)은 액티브층(ACT)이 배치된 영역 중 스토리지 커패시터(Cst)가 형성되는 영역에 배치된다. 상부 커패시터 전극(180)은 금속 등 전기 전도도가 우수한 재료로 형성된다. 상부 커패시터 전극(180)은 액티브층(ACT)과 대응하여 상부에서 커패시터 전극를 형성하는 금속 바 또는 전극이다.
도 10은 기존의 박막 트랜지스터 기판의 S-계수 그래프와 본 발명의 일 예에 따른 박막 트랜지스터 기판의 S-계수 그래프를 비교한 도면이다.
기존의 구동 트랜지스터는 상부 게이트 구조에서 낮은 S-계수(S-factor)인 제1 S-계수(S1)를 갖는다. S-계수는 구동 트랜지스터의 게이트 전압의 변화량과 구동 전류의 변화량 간의 비율이다. 낮은 S-계수를 갖는 경우, S-계수를 나타내는 그래프는 급격한 기울기를 갖는다. 구동 트랜지스터가 제1 S-계수(S1)를 갖는 경우, 가용 데이터 전압 범위가 좁아 저 계조 표현에 불리하다. 또한, 구동 트랜지스터가 제1 S-계수(S1)를 갖는 경우, 구동 전류의 오차가 크다.
본 발명의 일 예에 따른 구동 트랜지스터는 상부 게이트 구조에서 높은 S-계수(S-factor)인 제2 S-계수(S2)를 갖는다. 높은 S-계수를 갖는 경우, S-계수를 나타내는 그래프는 완만한 기울기를 갖는다. 구동 트랜지스터가 제2 S-계수(S2)를 갖는 경우, 가용 데이터 전압 범위가 넓어 저 계조 표현에 유리하다. 또한, 구동 트랜지스터가 제2 S-계수(S2)를 갖는 경우, 구동 전류의 오차가 작다.
본 발명의 일 예와 같이 차광층(LS)을 보텀 게이트(Bottom-Gate, BG) 소자처럼 이용한 탑 게이트(Top-Gate, TG) 구조의 박막 트랜지스터 또는 탑 게이트 소자를 보텀 게이트와 소스/드레인 패턴을 이용하여 접촉(contact)시킬 경우, 낮은 전류 변화율을 확보할 수 있다.
본 발명의 일 예에 따른 박막 트랜지스터는 버퍼층(130)을 게이트 절연막으로 활용하여 충분한 두께를 가질 수 있어, 구동 트랜지스터의 구동에 필요한 스토리지 커패시터(Cst)의 용량을 증가시킬 수 있다. 따라서, 구동 트랜지스터(Tdr)의 게이트-소스 전압(Vgs)과 구동 전류(Id) 사이의 특성인 S-계수 특성이 향상될 수 있다.
보다 구체적으로 구동 트랜지스터(Tdr) 영역 중 스토리지 커패시터(Cst)의 반대쪽에 생기는 채널인 백 채널(back channel) 부분의 금속 전극인 제1 소스/드레인 패턴(161)을 차광층(LS)과의 접촉을 통해 접지시키는 것에 따른 효과이다. 보다 간단하게 표현하면, 탑 게이트 소자의 경우 보텀 게이트, 보텀 게이트 소자의 경우 탑 게이트와 접촉시켜 접지를 시키는 것이다. 이 경우, 백 채널 부분의 전압 포텐셜(potential)을 균일하고 일정하게 유지시킬 수 있기 때문에 S-계수 특성이 우수해진다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 차광층을 게이트 전극으로 이용하여 보텀 게이트 소자를 구현할 수 있다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 구동 트랜지스터의 차광층을 도체화된 액티브층과 중첩하도록 배치하여 스토리지 커패시터로 활용할 수 있는 면적을 증가시킬 수 있다.
본 발명의 일 예에 따른 박막 트랜지스터 기판을 이용한 표시 장치는 구동 트랜지스터의 S-계수 그래프의 기울기를 감소시켜 미세한 계조 표현이 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
OLED: 유기 발광 다이오드 Tsw: 스위칭 트랜지스터
Tdr: 구동 트랜지스터 Tem: 발광 제어 트랜지스터
Tini: 초기화 트랜지스터 Cst: 스토리지 커패시터
Cst1: 제1 스토리지 커패시터 Cst2: 제2 스토리지 커패시터
Cv: 전위 커패시터 LS: 차광층
ACT: 액티브층 CNT1~CNT8: 제1 내지 제8 컨택 홀
110: 하부 기판 130: 버퍼층
140: 구동 트랜지스터 액티브층 140ch: 구동 트랜지스터 채널층
140d: 구동 트랜지스터 드레인층 140s: 구동 트랜지스터 소스층
141: 구동 트랜지스터 게이트 절연막
142: 구동 트랜지스터 상부 전극 150: 층간 절연막
151: 제1 층간 절연막 152: 제2 층간 절연막
161: 제1 소스/드레인 패턴 162: 제2 소스/드레인 패턴
163: 제3 소스/드레인 패턴 170: 보호층
180: 상부 커패시터 전극 240: 스위칭 트랜지스터 액티브층
240ch: 스위칭 트랜지스터 채널층 240d: 스위칭 트랜지스터 드레인층
240s: 스위칭 트랜지스터 소스층
241: 스위칭 트랜지스터 게이트 절연막
242: 스위칭 트랜지스터 게이트 전극
340: 초기화 트랜지스터 액티브층
340ch: 초기화 트랜지스터 채널층 340d: 초기화 트랜지스터 드레인층
340s: 초기화 트랜지스터 소스층
341: 초기화 트랜지스터 게이트 절연막
342: 초기화 트랜지스터 게이트 전극
1100: 표시 패널 1110: 박막 트랜지스터 기판
1120: 대향 기판 1200: 게이트 구동부
1300: 소스 드라이브 IC 1400: 연성 회로 필름
1500: 회로 보드 1600: 타이밍 컨트롤러

Claims (16)

  1. 차광층;
    상기 차광층을 덮는 버퍼층; 및
    상기 차광층과 중첩되도록 상기 버퍼층 상에 마련되고 유기 발광 소자에 구동 전류를 공급하는 구동 트랜지스터를 포함하며,
    상기 구동 트랜지스터는,
    구동 트랜지스터 소스층과 구동 트랜지스터 드레인층 및 구동 트랜지스터 채널층을 가지면서 상기 차광층과 중첩되는 구동 트랜지스터 액티브층;
    상기 구동 트랜지스터 채널층과 중첩되는 구동 트랜지스터 게이트 절연막; 및
    상기 구동 트랜지스터 게이트 절연막 상에 마련된 구동 트랜지스터 상부 전극을 포함하며,
    상기 구동 트랜지스터 드레인층은 상기 차광층을 통해 제1 전압을 수신하고,상기 구동 트랜지스터 상부 전극은 상기 제1 전압과 다른 제2 전압을 수신하는, 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 구동 트랜지스터 상부 전극은 상기 구동 트랜지스터 소스층과 전기적으로 연결된, 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 버퍼층의 두께는 상기 구동 트랜지스터 게이트 절연막의 두께보다 두꺼운, 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 버퍼층 상에 마련되고 상기 제1 전압을 상기 차광층에 공급하는 스위칭 트랜지스터를 더 포함하는, 박막 트랜지스터 기판.
  5. 제 4 항에 있어서,
    상기 스위칭 트랜지스터는,
    상기 버퍼층 상에 마련된 스위칭 트랜지스터 소스층과 스위칭 트랜지스터 드레인층 및 스위칭 트랜지스터 채널층을 갖는 스위칭 트랜지스터 액티브층;
    상기 스위칭 트랜지스터 채널층과 중첩되는 스위칭 트랜지스터 게이트 절연막; 및
    상기 스위칭 트랜지스터 게이트 절연막 상에 마련된 스위칭 트랜지스터 게이트 전극을 포함하며,
    상기 스위칭 트랜지스터 드레인층은 데이터 전압을 수신하고,
    상기 스위칭 트랜지스터 소스층은 상기 제1 전압을 상기 차광층에 공급하는, 박막 트랜지스터 기판.
  6. 제 5 항에 있어서,
    상기 구동 트랜지스터 소스층과 연결된 초기화 트랜지스터를 더 포함하는, 박막 트랜지스터 기판.
  7. 제 6 항에 있어서,
    상기 구동 트랜지스터 소스층과 상기 초기화 트랜지스터의 드레인층은 연속적으로 배치된, 박막 트랜지스터 기판.
  8. 제 7 항에 있어서,
    구동 전원과 상기 구동 트랜지스터 드레인층에 연결된 발광 제어 트랜지스터를 더 포함하는, 박막 트랜지스터 기판.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 차광층과 상기 구동 트랜지스터 간의 중첩 영역에 마련된 스토리지 커패시터를 더 포함하는, 박막 트랜지스터 기판.
  10. 제 9 항에 있어서,
    상기 스토리지 커패시터는 상기 구동 트랜지스터 소스층과 상기 초기화 트랜지스터의 드레인층 사이에서 연속적으로 배치된, 박막 트랜지스터 기판.
  11. 제 9 항에 있어서,
    상기 구동 트랜지스터 소스층과 중첩되는 상부 커패시터 전극을 더 포함하며,
    상기 스토리지 커패시터는,
    상기 구동 트랜지스터 소스층과 상기 차광층 사이에 마련된 제1 스토리지 커패시터; 및
    상기 구동 트랜지스터 소스층과 상기 상부 커패시터 전극 사이에 마련된 제2 스토리지 커패시터를 포함하는, 박막 트랜지스터 기판.
  12. 제 11 항에 있어서,
    상기 구동 트랜지스터 액티브층과 상기 구동 트랜지스터 상부 전극을 덮는 제1 층간 절연막을 더 포함하며,
    상기 상부 커패시터 전극은 상기 구동 트랜지스터 소스층과 중첩되는 상기 제1 층간 절연막 상에 마련된, 박막 트랜지스터 기판.
  13. 제 9 항에 있어서,
    상기 차광층과 연결된 제1 소스/드레인 패턴;
    상기 구동 트랜지스터 상부 전극과 상기 구동 트랜지스터 소스층을 전기적으로 연결하는 제2 소스/드레인 패턴; 및
    상기 제1 소스/드레인 패턴과 전기적으로 연결되고, 상기 제2 소스/드레인 패턴과 동일층에 마련되어 스토리지 커패시터를 형성하는 제3 소스/드레인 패턴을 더 포함하는, 박막 트랜지스터 기판.
  14. 제 1 항 내지 제 10 항 중 어느 한 항의 박막 트랜지스터 기판; 및
    상기 박막 트랜지스터 기판에 마련된 패드부에 부착되어 디지털 비디오 데이터와 데이터 제어 신호를 수신하고, 상기 데이터 제어 신호에 따라 상기 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인들에 공급하는 소스 드라이브 IC를 포함하는, 표시 장치.
  15. 제 14 항에 있어서,
    상기 구동 트랜지스터 소스층과 중첩되는 상부 커패시터 전극을 더 포함하며,
    상기 스토리지 커패시터는,
    상기 구동 트랜지스터 소스층과 상기 차광층 사이에 마련된 제1 스토리지 커패시터; 및
    상기 구동 트랜지스터 소스층과 상기 상부 커패시터 전극 사이에 마련된 제2 스토리지 커패시터를 포함하는, 표시 장치.
  16. 제 15 항에 있어서,
    상기 구동 트랜지스터 액티브층과 상기 구동 트랜지스터 상부 전극을 덮는 제1 층간 절연막을 더 포함하며,
    상기 상부 커패시터 전극은 상기 구동 트랜지스터 소스층과 중첩되는 상기 제1 층간 절연막 상에 마련된, 표시 장치.
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200100892A (ko) * 2019-02-18 2020-08-27 삼성디스플레이 주식회사 표시 장치
KR20210076515A (ko) * 2019-12-16 2021-06-24 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US11195861B2 (en) 2019-04-26 2021-12-07 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US11594559B2 (en) 2020-04-20 2023-02-28 Samsung Display Co., Ltd. Display device and method of manufacturing the same
CN115732539A (zh) * 2022-11-25 2023-03-03 京东方科技集团股份有限公司 薄膜晶体管、基板及其制备方法、显示装置
US11824061B2 (en) 2019-03-05 2023-11-21 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US12080826B2 (en) 2020-04-20 2024-09-03 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US12219815B2 (en) 2020-12-31 2025-02-04 Lg Display Co., Ltd. Display device
US12374285B2 (en) 2018-06-28 2025-07-29 Samsung Display Co., Ltd. Organic light emitting diode display device including transistors having top and bottom gate electrodes

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106920804B (zh) * 2017-04-28 2020-03-24 厦门天马微电子有限公司 一种阵列基板、其驱动方法、显示面板及显示装置
CN109427848B (zh) * 2017-08-30 2021-02-26 京东方科技集团股份有限公司 Oled显示面板及其制备方法、oled显示装置
CN108364963A (zh) * 2018-04-03 2018-08-03 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板和显示装置
US10546881B2 (en) * 2018-04-19 2020-01-28 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor array substrate and display panel
KR102584303B1 (ko) 2018-06-25 2023-10-04 삼성디스플레이 주식회사 표시 장치
KR20200019309A (ko) * 2018-08-13 2020-02-24 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
US12120915B2 (en) * 2018-09-18 2024-10-15 Sharp Kabushiki Kaisha Display device with driving transistor having upper and lower gate electrodes
US11195863B2 (en) * 2018-09-21 2021-12-07 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel having a storage capacitor, manufacturing method the same thereof and display module having the same
KR102551998B1 (ko) 2018-11-20 2023-07-06 엘지디스플레이 주식회사 수직 구조 트랜지스터 및 전자장치
CN109585303B (zh) * 2018-11-23 2023-03-10 合肥鑫晟光电科技有限公司 显示面板、阵列基板、薄膜晶体管及其制造方法
CN111613637B (zh) * 2019-02-26 2022-10-28 京东方科技集团股份有限公司 一种显示基板及其不良调整方法和显示装置
KR102819878B1 (ko) * 2019-03-15 2025-06-12 삼성디스플레이 주식회사 표시 장치
CN109859647B (zh) * 2019-03-29 2022-04-08 上海天马微电子有限公司 一种显示面板及显示装置
WO2020213043A1 (ja) * 2019-04-15 2020-10-22 シャープ株式会社 表示装置
WO2020213042A1 (ja) * 2019-04-15 2020-10-22 シャープ株式会社 表示装置
WO2020213621A1 (ja) * 2019-04-17 2020-10-22 株式会社ジャパンディスプレイ 検出装置
CN110085678A (zh) * 2019-04-18 2019-08-02 深圳市华星光电半导体显示技术有限公司 显示面板和薄膜晶体管的制作方法
CN110112193B (zh) * 2019-04-29 2021-10-15 上海天马微电子有限公司 有机发光显示面板和有机发光显示装置
CN110265412A (zh) * 2019-06-27 2019-09-20 京东方科技集团股份有限公司 阵列基板、显示面板和阵列基板的制造方法
CN110416278B (zh) * 2019-08-06 2022-09-27 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN110728267B (zh) * 2019-11-15 2024-08-09 京东方科技集团股份有限公司 显示基板及其制作方法、显示面板和显示装置
CN110707237B (zh) * 2019-11-19 2022-05-20 昆山国显光电有限公司 一种显示面板和显示装置
EP4068379A4 (en) * 2019-11-29 2023-05-17 BOE Technology Group Co., Ltd. ARRAY SUBSTRATE AND METHOD OF MANUFACTURE THEREOF AND DISPLAY PANEL
KR102652197B1 (ko) * 2019-12-12 2024-03-27 엘지디스플레이 주식회사 박막 트랜지스터를 포함하는 표시장치
CN210607259U (zh) * 2019-12-13 2020-05-22 北京京东方技术开发有限公司 显示基板和显示装置
JP7315452B2 (ja) * 2019-12-20 2023-07-26 株式会社ジャパンディスプレイ 光センサ装置
CN113053304B (zh) * 2019-12-26 2025-07-25 天马日本株式会社 用于控制发光元件的像素电路
US11398508B2 (en) 2019-12-27 2022-07-26 Tianma Japan, Ltd. Thin-film device
CN111293127B (zh) * 2020-02-25 2022-04-26 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制备方法
CN111627391B (zh) * 2020-04-17 2021-12-03 深圳市华星光电半导体显示技术有限公司 Amoled像素驱动电路、显示面板及显示装置
CN114008779A (zh) 2020-05-11 2022-02-01 京东方科技集团股份有限公司 显示面板及显示装置
CN111554695A (zh) * 2020-05-13 2020-08-18 京东方科技集团股份有限公司 显示基板及其制造方法、显示装置
US20230209893A1 (en) * 2020-05-25 2023-06-29 Sharp Kabushiki Kaisha Display device and method of manufacturing display device
CN114078363B (zh) * 2020-08-17 2023-11-17 京东方科技集团股份有限公司 阵列基板、阵列基板的制作方法、显示面板和电子设备
KR20220029076A (ko) * 2020-09-01 2022-03-08 엘지디스플레이 주식회사 유기전계발광 표시장치 및 그 제조 방법
KR20220079760A (ko) * 2020-12-04 2022-06-14 삼성디스플레이 주식회사 디스플레이 장치
CN112951891B (zh) * 2021-02-26 2025-02-07 京东方科技集团股份有限公司 显示基板及其制备方法、显示面板
CN113066804B (zh) * 2021-03-23 2023-04-18 合肥鑫晟光电科技有限公司 显示面板和显示装置
EP4131414A4 (en) * 2021-03-31 2023-08-23 BOE Technology Group Co., Ltd. DISPLAYBOARD, DISPLAY DEVICE AND METHOD OF MAKING A DISPLAYBOARD
KR20230059861A (ko) * 2021-10-25 2023-05-04 삼성디스플레이 주식회사 표시 장치
CN114203043B (zh) * 2021-12-10 2022-11-01 Tcl华星光电技术有限公司 阵列基板与显示装置
CN114512548A (zh) * 2022-02-25 2022-05-17 武汉华星光电半导体显示技术有限公司 薄膜晶体管、oled显示面板
CN115377203A (zh) * 2022-10-25 2022-11-22 Tcl华星光电技术有限公司 显示面板及其制作方法
KR20240070203A (ko) * 2022-11-14 2024-05-21 엘지디스플레이 주식회사 표시 패널 및 표시장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160053376A (ko) * 2014-11-04 2016-05-13 엘지디스플레이 주식회사 고 개구율 평판 표시장치용 박막 트랜지스터 기판

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0481784B1 (en) * 1990-10-19 1997-05-28 Moore Business Forms, Inc. Form automation system
DE69216340T2 (de) * 1991-09-26 1997-06-26 Canon Kk Flüssigkristallanzeige und damit versehener Projektor
JPH08101400A (ja) * 1994-09-30 1996-04-16 Sanyo Electric Co Ltd 液晶表示装置
JP2770763B2 (ja) * 1995-01-31 1998-07-02 日本電気株式会社 アクティブマトリクス液晶表示装置
JPH1068931A (ja) * 1996-08-28 1998-03-10 Sharp Corp アクティブマトリクス型液晶表示装置
JP3716580B2 (ja) * 1997-02-27 2005-11-16 セイコーエプソン株式会社 液晶装置及びその製造方法、並びに投写型表示装置
KR101315375B1 (ko) * 2006-11-08 2013-10-08 삼성디스플레이 주식회사 표시 장치
KR102141557B1 (ko) * 2013-12-26 2020-08-05 엘지디스플레이 주식회사 어레이 기판
KR101980781B1 (ko) * 2016-10-31 2019-05-21 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160053376A (ko) * 2014-11-04 2016-05-13 엘지디스플레이 주식회사 고 개구율 평판 표시장치용 박막 트랜지스터 기판

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12374285B2 (en) 2018-06-28 2025-07-29 Samsung Display Co., Ltd. Organic light emitting diode display device including transistors having top and bottom gate electrodes
KR20200100892A (ko) * 2019-02-18 2020-08-27 삼성디스플레이 주식회사 표시 장치
US11871627B2 (en) 2019-02-18 2024-01-09 Samsung Display Co., Ltd. Display device having a lower pattern overlapping an active pattern
US11824061B2 (en) 2019-03-05 2023-11-21 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US11195861B2 (en) 2019-04-26 2021-12-07 Samsung Display Co., Ltd. Display device and method of manufacturing the same
KR20210076515A (ko) * 2019-12-16 2021-06-24 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 이를 포함하는 전자장치
US11594559B2 (en) 2020-04-20 2023-02-28 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US12080826B2 (en) 2020-04-20 2024-09-03 Samsung Display Co., Ltd. Display device and method of manufacturing the same
US12219815B2 (en) 2020-12-31 2025-02-04 Lg Display Co., Ltd. Display device
CN115732539A (zh) * 2022-11-25 2023-03-03 京东方科技集团股份有限公司 薄膜晶体管、基板及其制备方法、显示装置

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Publication number Publication date
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