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CN105140238A - 阵列基板及其制作方法 - Google Patents

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Abstract

本发明公开了一种阵列基板及其制作方法。方法包括：在玻璃基板上生长多晶硅层；对多晶硅层两侧进行重掺杂并进行活化处理，形成重掺杂区；在重掺杂区上生长第一金属层，形成源/漏极；在多晶硅层上依次生长栅绝缘层和第二金属层，形成栅极，其中第二金属层材料为金属铝。通过以上方式，本发明改进活化工艺流程，能够减小产品金属线的RC延迟，实现产品的大尺寸化。

Description

阵列基板及其制作方法
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种阵列基板及其制作方法。
背景技术
传统的低温多晶硅(LowTemperaturePoly-silicon，LTPS)设计中，重掺杂区域一般是利用活性层上方的金属版图(Pattern)作为掩模来进行，掺杂完成之后通常会进一步活化处理。
传统的阵列基板制作方法示意图如图1所示，在玻璃基板111上依次沉积缓冲层112和多晶硅层(Poly)113后，曝光，显影，蚀刻为指定的图案，再进行准分子激光退火(excimerlaserannealer，ELA)处理。然后沉积栅绝缘层(gateinsulater，GI)114，再在GI层上方沉积第一金属层(Metal1)115，并蚀刻为指定图案，露出Poly层需要掺杂的部分，利用第一金属层115遮挡住Poly层113不需要掺杂的区域，直接掺杂，形成重掺杂区116。重掺杂完成后进行高温活化处理，以实现半导体层与金属层(Source/Drain)形成欧姆接触，提升薄膜晶体管(ThinFilmTransistor，TFT)的导电性能。活化的温度较高，由于此时的基板上已经沉积有第一金属层115作为栅极，所以第一金属层115需采用耐高温的材料。活化后沉积一层层间介质(interlayerdielectric，ILD)层117，蚀刻为指定的图案，露出需要与金属接触的Poly层113。再沉积第二金属层(Metal2)118，形成源/漏(Source/Drain)极。之后依次沉积底层氧化铟锡透明导电(Indiumtinoxide，ITO)薄膜119、钝化层120以及顶层ITO薄膜121。
由于活化温度较高，所以要求金属层耐高温性能较强，一般在活性层下方的金属通常采用金属钼(Molybdenum，Mo)来制作，但是金属Mo作为导电金属材料，电阻非常大，由金属Mo制成的信号线的阻容延迟(RCdelay)很严重，影响画面显示的信赖性，不利于产品的大尺寸化。
发明内容
本发明实施例提供了一种阵列基板及其制作方法，能够减小产品金属线的RC延迟，实现产品的大尺寸化。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种阵列基板的制作方法，包括：在玻璃基板上生长多晶硅层；对多晶硅层两侧进行重掺杂并进行活化处理，形成重掺杂区；在重掺杂区上生长第一金属层，形成源/漏极；在多晶硅层上依次生长栅绝缘层和第二金属层，形成栅极，其中第二金属层材料为金属铝。
其中，多晶硅层的两侧的重掺杂区上设置有第一金属层，形成源/漏极。
其中，多晶硅层的其中一侧的第一金属层上设置有底层ITO薄膜。
其中，第一金属层材料为金属铝。
其中，第二金属层上还依次生长有钝化层和顶层ITO薄膜。
为解决上述技术问题，本发明采用的一个技术方案是：还提供一种阵列基板，包括：玻璃基板；多晶硅层，设置在玻璃基板上，多晶硅层的两侧为重掺杂区；第二金属层，设置在重掺杂区上，形成源/漏极；栅绝缘层、第一金属层，依次设置在多晶硅层上，其中第一金属层材料为金属铝，形成栅极。
其中，玻璃基板与多晶硅层之间还设置缓冲层。
其中，第一金属层材料为金属铝。
其中，多晶硅层的其中一侧的第一金属层上设置有底层ITO薄膜。
其中，重掺杂区完成重掺杂后即进行活化处理。
通过上述方案，本发明的有益效果是：本发明通过在玻璃基板上生长多晶硅层，对多晶硅层的两侧进行重掺杂并进行活化处理，形成重掺杂区；在重掺杂区上生长第一金属层，形成源/漏极；栅绝缘层、第二金属层，依次设置在多晶硅层上，其中第二金属层材料为金属铝，能够减小产品金属线的RC延迟，实现产品的大尺寸化。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是现有技术中的阵列基板的制作方法示意图；
图2是本发明实施例的阵列基板的制作方法的流程示意图；
图3是本发明实施例的阵列基板中的多晶硅层制作方法示意图；
图4是本发明实施例的阵列基板中的重掺杂的示意图；
图5是本发明实施例的阵列基板中的第一金属层制作方法示意图；
图6是本发明实施例的阵列基板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图2所示，图2是本发明实施例的阵列基板的制作方法的流程示意图。如图2所示，阵列基板的制作方法包括：
步骤S10：在玻璃基板上生长多晶硅层。
其中玻璃基板与多晶硅层之间还生长有缓冲层。如图3所示，在玻璃基板101上生长一层缓冲层102，然后再生长一层多晶硅层103，将基板进行ELA处理，使得多晶硅层103表层结晶化，并经一次光罩和蚀刻后形成图3所示的形状，其中104的光刻胶(Photoresist，PR)。
步骤S11：对多晶硅层两侧进行重掺杂并进行活化处理，形成重掺杂区。
如图4所示，进一步对余留的光刻胶进行曝光处理，去除位于多晶硅层103的需要进行重掺杂的区域上的光刻胶104，然后对该区域进行重掺杂，形成重掺杂区105。该重掺杂区105能够与金属形成欧姆接触。重掺杂优选地采用离子注入方法。重掺杂完成后剥离多晶硅层103上的光刻胶104。
随即对重掺杂区105进行活化处理。由于活化温度较高，优选地一般600℃左右，这就要求在活化处理之前已经形成的各层都能够耐高温。而在本发明实施例中，在对重掺杂区105进行活化处理前，还没有制作金属层，因此无需考虑金属的耐高温性能。
步骤S12：在重掺杂区上生长第一金属层，形成源/漏极。
如图5所示，在对重掺杂区105进行活化处理之后，多晶硅层103的两侧的重掺杂区105上设置有第一金属层106，形成源/漏极。重掺杂区105用于与源/漏极形成欧姆接触。多晶硅层103的其中一侧的第一金属层106上设置有底层ITO薄膜107。底层ITO薄膜107一般设置在源极上，作为显示面板的像素电极。第一金属层106材料也可以为金属铝。
步骤S13：在多晶硅层上依次生长栅绝缘层和第二金属层，形成栅极，其中第二金属层材料为金属铝。
参见图5，第一金属层106制作完成后，再沉积栅绝缘层108，然后在位于多晶硅层103的正上方的栅绝缘层108上沉积第二金属层109。第二金属层109材料为金属铝，设置为显示面板的栅极。之后再依次钝化层以及顶层ITO薄膜。其中顶层ITO薄膜设置为显示面板的公共电极。与现有技术相比，本发明实施例的阵列基板制作方法中减少了层间介质层的制作，优化了制造过程，能够降低制造成本。
由于金属铝电阻率非常低，与金属钼相比，走线负载更小，能有效的降低金属走线造成的RCdelay，提高显示面板的信赖性，对于LTPS显示面板的大尺寸化很有利。
图6是本发明实施例的阵列基板的结构示意图。如图6所示，阵列基板20包括：玻璃基板201、多晶硅层202、栅绝缘层203、第一金属层204以及第二金属层205。多晶硅层202设置在玻璃基板201上，多晶硅层202的两侧为重掺杂区206；第一金属层204设置在重掺杂区206上，形成源/漏极；栅绝缘层203、第二金属层205，依次设置在多晶硅层202上，其中第二金属层205材料为金属铝，形成栅极。
在本发明实施例中，玻璃基板201与多晶硅层202之间还设置缓冲层207。第一金属层204材料为金属铝。多晶硅层202的其中一侧的第一金属层204上设置有底层ITO薄膜208。第二金属层205上还依次设置有钝化层209、顶层ITO薄膜210。底层ITO薄膜208设为显示面板的像素电极，顶层ITO薄膜210设为显示面板的公共电极。与现有技术相比，本发明实施例的阵列基板20中减少了层间介质层，优化了阵列基板的结构，能够降低制造成本。
重掺杂区206完成重掺杂后即进行活化处理。由于活化温度较高，优选地一般600℃左右，这就要求在活化处理之前已经形成的各层都能够耐高温。而本发明实施例的阵列基板对重掺杂区206进行活化处理是在重掺杂后随即进行的，此时第一金属层204和第二金属层205都还没有制作，所以无需考虑金属的耐高温性能。也就使得第一金属层204和/或第二金属层205的材料可以为电阻率较低的金属铝，与金属钼相比，走线负载更小，能有效的降低金属走线造成的RCdelay，提高显示面板的信赖性。
综上所述，本发明通过将缓冲层设置在玻璃基板上，多晶硅层设置在缓冲层上，多晶硅层的两侧为重掺杂区，重掺杂区完成重掺杂后即进行活化；栅绝缘层、第一金属层，依次设置在多晶硅层上，其中第一金属层材料为金属铝，能够减小产品金属线的RC延迟，实现产品的大尺寸化。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种阵列基板的制作方法，其特征在于，所述方法包括：
在玻璃基板上生长多晶硅层；
对多晶硅层两侧进行重掺杂并进行活化处理，形成重掺杂区；
在所述重掺杂区上生长第一金属层，形成源/漏极；
在所述多晶硅层上依次生长栅绝缘层和第二金属层，形成栅极，其中所述第二金属层材料为金属铝。
2.根据权利要求1所述的方法，其特征在于，所述玻璃基板与所述多晶硅层之间还生长有缓冲层。
3.根据权利要求2所述的方法，其特征在于，所述多晶硅层的其中一侧的所述第一金属层上设置有底层ITO薄膜。
4.根据权利要求2所述的方法，其特征在于，所述第一金属层材料为金属铝。
5.根据权利要求1所述的方法，其特征在于，所述第二金属层上还依次生长有钝化层和顶层ITO薄膜。
6.一种阵列基板，其特征在于，所述阵列基板包括：
玻璃基板；
多晶硅层，设置在所述玻璃基板上，所述多晶硅层的两侧为重掺杂区；
第一金属层，设置在所述重掺杂区上，形成源/漏极；
栅绝缘层、第二金属层，依次设置在所述多晶硅层上，其中所述第二金属层材料为金属铝，形成栅极。
7.根据权利要求6所述的阵列基板，其特征在于，所述玻璃基板与所述多晶硅层之间还设置缓冲层。
8.根据权利要求6所述的阵列基板，其特征在于，所述第一金属层材料为金属铝。
9.根据权利要求6所述的阵列基板，其特征在于，所述多晶硅层的其中一侧的所述第一金属层上设置有底层ITO薄膜。
10.根据权利要求6所述的阵列基板，其特征在于，所述重掺杂区完成重掺杂后即进行活化处理。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686742A (zh) * 2018-12-05 2019-04-26 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板
US10950677B2 (en) 2018-12-05 2021-03-16 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate, manufacturing method thereof, and display panel
CN113451207A (zh) * 2021-06-29 2021-09-28 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070007530A1 (en) * 2005-07-08 2007-01-11 Man Wong Thin-film transistors with metal source and drain and methods of fabrication
CN103390592A (zh) * 2013-07-17 2013-11-13 京东方科技集团股份有限公司 阵列基板制备方法、阵列基板以及显示装置
CN103700706A (zh) * 2013-12-16 2014-04-02 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其各自制备方法、以及显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100939998B1 (ko) * 2004-11-10 2010-02-03 캐논 가부시끼가이샤 비정질 산화물 및 전계 효과 트랜지스터
TWI379142B (en) * 2008-07-17 2012-12-11 Au Optronics Corp Thin film transistor substrate and thin film transistor of display panel and method of making the same
CN103151388B (zh) * 2013-03-05 2015-11-11 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板
KR102131248B1 (ko) * 2013-07-04 2020-07-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20150084142A (ko) * 2014-01-13 2015-07-22 삼성디스플레이 주식회사 박막트랜지스터, 그의 제조방법 및 박막트랜지스터를 구비하는 평판 표시장치
CN103839825A (zh) * 2014-02-24 2014-06-04 京东方科技集团股份有限公司 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN103996716B (zh) * 2014-04-25 2017-02-15 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管的制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070007530A1 (en) * 2005-07-08 2007-01-11 Man Wong Thin-film transistors with metal source and drain and methods of fabrication
CN103390592A (zh) * 2013-07-17 2013-11-13 京东方科技集团股份有限公司 阵列基板制备方法、阵列基板以及显示装置
CN103700706A (zh) * 2013-12-16 2014-04-02 京东方科技集团股份有限公司 薄膜晶体管和阵列基板及其各自制备方法、以及显示装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686742A (zh) * 2018-12-05 2019-04-26 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板
WO2020113771A1 (zh) * 2018-12-05 2020-06-11 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板
US10950677B2 (en) 2018-12-05 2021-03-16 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate, manufacturing method thereof, and display panel
CN113451207A (zh) * 2021-06-29 2021-09-28 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置
CN113451207B (zh) * 2021-06-29 2024-07-26 京东方科技集团股份有限公司 一种阵列基板、制备方法以及显示装置

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