CN104240644B - 发光二极管像素电路及其驱动方法 - Google Patents

Abstract

发光二极管像素电路及其驱动方法。所述电路包括第一至第四晶体管、第一与第二电容及发光二极管。第一至第三晶体管的每个控制端分别接收不同控制信号。第一晶体管的第一端接收数据电位或是参考电位。第二晶体管的第一端耦接第一操作电源。第四晶体管耦接第二晶体管的第二端、第三晶体管的第二端以及第一晶体管的第二端。第一及第二电容的第一端耦接第四晶体管的控制端，第一及第二电容的第二端分别耦接第三晶体管的第二端及第一端。第二电容的电容值大于第一电容。发光二极管的第一及第二端分别耦接第四晶体管的第二端及第二操作电源。本发明的发光二极管像素电路可避免发生发光二极管的发光电流减少，以及补偿速度变慢等问题。

Description

发光二极管像素电路及其驱动方法

技术领域

本发明是有关于一种像素电路，尤其是有关于一种发光二极管像素电路及其驱动方法。

背景技术

在发光二极管像素电路之中，可以用一个发光二极管搭配四个晶体管及两个电容的组件配置方式来实现其像素电路架构，也就是采用所谓的4T2C电路架构。在此4T2C电路架构当中，其中一个晶体管用以作为驱动晶体管，且其中一个电容电性耦接于此驱动晶体管的控制端与源极端之间。当此4T2C电路架构于数据写入完毕而要使发光二极管发光时，是透过使驱动晶体管的控制端浮接(floating)，并利用电性耦接于驱动晶体管的控制端与源极端之间的电容来将驱动晶体管的源极端的电压变化耦合至驱动晶体管的控制端，藉以补偿(或称消除)发光二极管本身的跨压及驱动晶体管的临界电压(Vt)对于发光亮度的影响。

然而，由于每个晶体管本身即存在有寄生电容，因此在使发光二极管发光时，电性耦接于驱动晶体管的控制端与源极端之间的电容自驱动晶体管的源极端所耦合至控制端的电压，就会被上述的寄生电容分压(此可称为寄生电容效应)，造成上述补偿的效果不佳。为了解决上述的问题，就必须增加电性耦接于驱动晶体管的控制端与源极端之间的电容的电容值，例如加大驱动晶体管的控制端与源极端之间的电容的电容值至Ct，可是此举却会进一步衍生出发光二极管的发光电流减少，以及使补偿速度变慢等问题。

发明内容

本发明提供一种发光二极管像素电路，其可避免发生发光二极管的发光电流减少，以及补偿速度变慢等问题。

本发明另提供一种适用于上述发光二极管像素电路的驱动方法。

本发明提出一种发光二极管像素电路，其包括第一晶体管、第二晶体管、第三晶体管、第四晶体管(用以作为驱动晶体管)、第一电容、第二电容、以及发光二极管。第一晶体管具有控制端、第一端以及第二端，且第一晶体管的控制端电性耦接于第一控制信号，而第一晶体管的第一端用以接收数据电位或是参考电位。第二晶体管具有控制端、第一端、以及第二端，且第二晶体管的控制端电性耦接于第二控制信号，而第二晶体管的第一端电性耦接于第一操作电源。第三晶体管具有控制端、第一端、以及第二端，且第三晶体管的控制端电性耦接于第三控制信号。第四晶体管具有控制端、第一端、以及第二端，且第四晶体管的第一端电性耦接于第二晶体管的第二端，第四晶体管的第二端电性耦接于第三晶体管的第二端，而第四晶体管的控制端电性耦接于第一晶体管的第二端。第一电容具有第一端及第二端，第一电容的第一端电性耦接于第四晶体管的控制端，且第一电容的第二端、第四晶体管的第二端以及第三晶体管的第二端共同电性耦接。第二电容具有第一端以及第二端，且第二电容的第一端、第一晶体管的第二端以及第一电容的第一端共同电性耦接，而第二电容的第二端电性耦接于第三晶体管的第一端。此外，第二电容的电容值大于第一电容的电容值。发光二极管具有第一端以及第二端，且发光二极管的第一端电性耦接于第四晶体管的第二端，而发光二极管的第二端电性耦接于第二操作电源。

本发明又提出一种发光二极管像素电路，其除了包括有上述的第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第二电容、以及发光二极管，并具有相同的电性耦接关系之外，更包括一第五晶体管。此第五晶体管具有控制端、第一端及第二端，且第五晶体管的控制端接收第四控制信号，第五晶体管的第一端电性耦接预设电位，而第五晶体管的第二端电性耦接于第三晶体管的第一端。

本发明又另提出一种发光二极管像素电路，其包括：第一晶体管、第二晶体管、第三晶体管(用以作为驱动晶体管)、发光二极管以及电容模块。第一晶体管具有控制端、第一端以及第二端，且第一晶体管的控制端电性耦接于第一控制信号，而第一晶体管的第一端用以接收数据电位或是参考电位。第二晶体管具有控制端、第一端以及第二端，且第二晶体管的控制端电性耦接于第二控制信号，而第二晶体管的第一端电性耦接于第一操作电源。第三晶体管具有控制端、第一端以及第二端，且第三晶体管的第一端电性耦接于第二晶体管的第二端，而第三晶体管的控制端电性耦接于第一晶体管的第二端。发光二极管具有第一端以及第二端，且发光二极管的第一端电性耦接于第三晶体管的第二端，而发光二极管的第二端电性耦接于第二操作电源。电容模块电性耦接于第三晶体管的控制端与第二端之间，且电容模块用以提供给第三晶体管的控制端与第二端之间一个等效电容，而电容模块在二极管像素电路处于重置期间与发光期间时所提供的等效电容的值大于二极管像素电路处于补偿期间与数据写入期间时所提供的等效电容的值。

本发明再提出一种发光二极管像素电路的驱动方法，用以驱动上述的具有第一至第四晶体管的发光二极管像素电路。此驱动方法包括：于重置期间中，使第一操作电源提供第一电位，并导通第一晶体管、第二晶体管与第三晶体管，且同时提供参考电位至第一晶体管的第一端；于补偿期间中，使第一操作电源提供第二电位，此第二电位大于前述的第一电位，并导通第一晶体管与第二晶体管，且同时关闭第三晶体管，并提供参考电位至第一晶体管的第一端；于数据写入期间中，使第一操作电源提供第二电位，并导通第一晶体管与第三晶体管，以及关闭第二晶体管，其中第一晶体管与第三晶体管并不同时导通，且第一晶体管的导通时间先于第三晶体管的导通时间，并在第一晶体管导通时提供数据电位至第一晶体管的第一端；以及，于发光期间中，使第一操作电源提供第二电位，并关闭第一晶体管，以及导通第二晶体管与第三晶体管，并提供参考电位至第一晶体管的第一端。其中，重置期间先于补偿期间，补偿期间先于数据写入期间，数据写入期间先于发光期间。

本发明又再提出一种发光二极管像素电路的驱动方法，用以驱动上述的具有第一至第五晶体管的发光二极管像素电路，此驱动方法包括：于重置期间中，导通第一晶体管、第三晶体管与第五晶体管，同时提供参考电位至第一晶体管的第一端；于补偿期间中，导通第一晶体管与第二晶体管，同时关闭第三晶体管与第五晶体管，并提供参考电位至第一晶体管的第一端；于数据写入期间中，导通第一晶体管与第三晶体管，以及关闭第二晶体管与第五晶体管，其中第一晶体管与第三晶体管并不同时导通，且第一晶体管的导通时间先于第三晶体管的导通时间，并在第一晶体管导通时提供数据电位至第一晶体管的第一端；以及，于发光期间中，关闭第一晶体管与第五晶体管，并导通第二晶体管与第三晶体管，以及提供参考电位至第一晶体管的第一端。其中，重置期间先于补偿期间，补偿期间先于数据写入期间，数据写入期间先于发光期间。

在本发明的发光二极管像素电路的电路架构中，采用例如是由二个电容与一个晶体管所构成的电容模块来电性耦接于驱动晶体管的控制端与源极端之间，并利用此晶体管来决定是否让上述二个电容皆电性耦接于驱动晶体管的控制端与源极端之间，或是仅让其中一个电容电性耦接于驱动晶体管的控制端与源极端之间，藉以在发光二极管像素电路的不同操作期间中改变电性耦接于驱动晶体管的控制端与源极端之间的等效电容的容值大小。据此，只要在重置期间与发光期间中导通此晶体管而使得上述二个电容并联，并在其余二个期间中关闭此晶体管，那么本发明的发光二极管像素电路便可避免发生公知技术中的发光二极管的发光电流减少，以及补偿速度变慢等问题。

附图说明

图1所绘示为本发明一实施例的发光二极管像素电路的电路架构图；

图2所绘示为图1所示的发光二极管像素电路的其中一种信号时序图；

图3所绘示为本发明另一实施例的发光二极管像素电路的电路架构图；

图4所绘示为图3所示的发光二极管像素电路的其中一种信号时序图；

图5为本发明的其中一个发光二极管像素电路的其中一个操作流程；

图6为本发明的另一个发光二极管像素电路的其中一个操作流程。

[主要组件附图标记说明]

100、200：发光二极管像素驱动电路

11、12、13、14、15：晶体管

C1、C2、C3：电容

20：发光二极管

110、120、130、140、150：控制端

111、121、131、141、151、C11、C21、C31、201：第一端

112、122、132、142、152、C12、C22、C32、202：第二端

Scan、EM、Reset1、Reset2：控制信号

Data：数据信号Vdata：数据电位Vref：参考电位

Vsus：预设电位OVDD、：操作电源

OVDDH、OVDDL、H、L：电位

G、S：节点

t：预设时间

501、502、503、504、601、602、603、604：步骤

具体实施方式

图1所绘示为本发明一实施例的发光二极管像素电路的电路架构图。如图1所示，发光二极管像素电路100包括晶体管11、晶体管12、晶体管13、晶体管14(用以作为驱动晶体管)、电容C1、电容C2，以及发光二极管20。此外，在此例中，以C3来表示发光二极管20本身固有的等效电容。另外，在此例中，电容C2的电容值大于电容C1的电容值，且电容C1与C2二个加起来的电容值等于前述公知技术中，电性耦接于驱动晶体管的控制端与源极端之间的等效电容于容值增加后的电容值Ct。晶体管11具有控制端110、第一端111以及第二端112。晶体管11的控制端110电性耦接于控制信号Scan，以藉由控制信号Scan导通或是关闭晶体管11。晶体管11的第一端111用以接收数据信号Data，此数据信号Data可以提供数据电位Vdata或是参考电位Vref至晶体管11的第一端111。

晶体管12具有控制端120、第一端121、以及第二端122。晶体管12的控制端120电性耦接于控制信号EM，以藉由控制信号EM导通或是关闭晶体管12。晶体管12的第一端121电性耦接于操作电源OVDD。晶体管13具有控制端130、第一端131、以及第二端132。晶体管13的控制端130电性耦接于控制信号Reset1，以藉由控制信号Reset1导通或是关闭晶体管13。晶体管14具有控制端140、第一端141、以及第二端142。晶体管14的第一端141电性耦接于晶体管12的第二端122，且晶体管14的第二端142电性耦接于晶体管13的第二端132，而晶体管14的控制端140电性耦接于晶体管11的第二端112。

电容C1具有第一端C11及第二端C12。电容C1的第一端C11电性耦接于晶体管14的控制端140，且电容C1的第二端C12与晶体管14的第二端142以及晶体管13的第二端132共同电性耦接。电容C2具有第一端C21及第二端C22。电容C2的第一端C21与晶体管11的第二端112以及电容C1的第一端C11共同电性耦接，且电容C2的第二端C22电性耦接于晶体管13的第一端131。发光二极管20具有第一端201以及第二端202。发光二极管20的第一端201电性耦接于晶体管14的第二端142，且发光二极管20的第二端202电性耦接于操作电源OVSS。

图2所绘示为图1所示的发光二极管像素电路的其中一种信号时序图。如图2所示，图1的发光二极管像素电路100可依序运作于重置期间、补偿期间、数据写入期间、以及发光期间，其中各信号可以具有高电平H及低电平L两种状态，高电平H施加于N型晶体管的栅极时，可以使得N型晶体管导通，但高电平H施加于P型晶体管的栅极时，则会使得P型晶体管关闭；反之，低电平L施加于N型晶体管的栅极时，会使得N型晶体管关闭，而低电平L施加于P型晶体管的栅极时，则可以使得P型晶体管导通。高电平H可以例如等于电位OVDDH，而低电平L可以例如等于电位OVDDL。请共同参照图1及图2，发光二极管像素电路100的晶体管11用以于重置期间、补偿期间以及数据写入期间时导通，且晶体管11的第一端111于数据写入期间时接收数据信号Data所提供的数据电位Vdata，并于重置期间、补偿期间以及发光期间时接收数据信号Data所提供的参考电位Vref。晶体管12用以于重置期间、补偿期间以及发光期间时导通，且晶体管12的第一端121于重置期间时接收操作电源OVDD所提供的电位OVDDL，而晶体管12的第一端121于补偿期间、数据写入期间及发光期间时接收操作电源OVDD所提供的电位OVDDH，且电位OVDDL小于电位OVDDH。晶体管13用以于重置期间、数据写入期间以及发光期间时导通。特别一提的是，于数据写入期间中，晶体管13及晶体管11的导通时间可为部分重叠或不重叠(在图2中不重叠)，且晶体管13的导通时间晚于晶体管11的导通时间。此外，由于操作电源OVDD在重置期间当中提供电位OVDDL，因此使得节点S上的电位会为OVDDL，此时电容C1以及C2会透过节点S进行放电以重置发光二极管像素电路100。

以图2所示为例，详细而言，当发光二极管像素电路100运作于重置期间时，晶体管11、晶体管12以及晶体管13会分别被控制信号Scan、控制信号EM以及控制信号Reset1所导通，且此时晶体管11的第一端111接收数据信号Data所提供的参考电位Vref，晶体管12的第一端121接收操作电源OVDD所提供的电位OVDDL，所以此时节点G的电位Vg在理想情况下会等于Vref，而节点S的电位Vs在理想情况下会等于OVDDL。接着，当发光二极管像素电路100运作于补偿期间时，晶体管11仍然维持导通状态，且晶体管11的第一端111持续接收数据信号Data所提供的参考电位Vref，而晶体管12亦仍然维持导通状态，但是晶体管12的第一端此时接收的是操作电源OVDD所提供的电位OVDDH，至于晶体管13于此期间则是被关闭，所以此时节点G的电位Vg仍然是Vref，而节点S的电位Vs则会由电位OVDDL的电平持续上升至等于或者实质上等于Vref-Vth，其中Vth为晶体管14的临界电压值(Threshold Voltage)。由于电容C1与C2二个加起来的电容值等于前述公知技术中，电性耦接于驱动晶体管的控制端与源极端之间的等效电容于容值增加后的电容值Ct，且在此时，整个发光二极管像素电路100仅需对电容C1与C3进行充电，而不需对电容C2进行充电，因此可加速补偿的速度。

再接着，当发光二极管像素电路100运作于数据写入期间时，晶体管11会在一段预设时间t1之后被关闭，而在晶体管11被关闭之前，晶体管11的第一端111会接收数据信号Data所提供的数据电位Vdata。此外，在数据写入期间时，晶体管12会被关闭，而晶体管13会在上述的预设时间t1之后被导通(例如在进入数据写入期间t2后导通，即晶体管13及晶体管11的导通时间为不重叠)，所以此时节点G的电位Vg在理想情况下会等于Vdata，而节点S的电位透过电容耦合则会变成Vref-Vth+a(Vdata-Vret)，因为节点G由Vref电压电平转变为Vdata电压电平时，晶体管13为关闭状态，所以a为C1/(C1+C3)。

由上述可知，由于电容C1的电容值小于公知技术中原本电性耦接于驱动晶体管的控制端与源极端之间的等效电容于容值增加后的电容值Ct，因此在发光二极管像素电路100自补偿期间进入数据写入期间时，由节点G耦合至节点S的电压会变小，这样便拉大了节点G与节点S之间的压差。如此一来，通过晶体管14的电流量便会增加，进而可以提高流过发光二极管20的发光电流。

最后，当发光二极管像素电路100运作于发光期间时，晶体管11维持关闭，晶体管12以及晶体管13则维持导通，且晶体管12持续接收操作电源OVDD所提供的电位OVDDH。此时，节点S的电位变化量会耦合至节点G，而其耦合量可用(C1+C2)/(C1+C2+Cp)式来计算，其中Cp(图未示)为与节点G相关的的寄生电容值。由上式可知，由于电容C1与C2的电容值加起来等于前述公知技术中，电性耦接于驱动晶体管的控制端与源极端之间的等效电容于容值增加后的电容值Ct，因此，这样的做法同样可以降低寄生电容效应。

在另一个例子的数据写入期间中，控制信号Scan由高电平(high)转态至低电平(low)的时间可以是晚于控制信号Reset1由低电平转态至高电平的时间，以使得晶体管13及晶体管11的导通时间为部分重叠，进而避免节点G在这二个控制信号的转态过程中因呈现浮接状态而受到电容C1与C2所耦合的电压的影响而改变其电平。

当然，尽管在图1所示的实施例中，电容C3表示发光二极管20本身固有的等效电容，然而在发光二极管20本身固有的等效电容的电容值不足的情况下，设计者自可在发光二极管20旁并联一个实体电容，使得发光二极管20的第一端201与第二端202之间的等效电容值可为发光二极管20本身固有的等效电容与并联的电容的电容值总合。

图3所绘示为本发明另一实施例的发光二极管像素电路的电路架构图。在图3中，与图1中的标号相同者代表相同的组件或信号。如图3所示，发光二极管像素电路200与图1中的发光二极管像素电路100的电路架构大致相同，差异仅在于发光二极管像素电路200更包括一个晶体管15。晶体管15具有控制端150、第一端151以及第二端152，且晶体管15的控制端150接收控制信号Reset2，晶体管15的第一端151电性耦接于一个预设电位Vsus(其电位大小与电位OVDDL相同或约略相等)，而晶体管15的第二端152电性耦接于晶体管13的第一端131。

图4所绘示为图3所示的发光二极管像素电路的其中一种信号时序图。如图4所示，发光二极管像素电路200亦是依序运作于重置期间、补偿期间、数据写入期间以及发光期间。发光二极管像素电路200之中的晶体管11用以于重置期间、补偿期间及数据写入期间时导通，且晶体管11的第一端111于数据写入期间时接收数据信号Data所提供的数据电位Vdata，并于重置期间、补偿期间以及发光期间时接收数据信号Data所提供的参考电位Vref。发光二极管像素电路200之中的晶体管12用以于补偿期间及发光期间时导通。发光二极管像素电路200之中的晶体管13用以于重置期间、数据写入期间以及发光期间时导通。其中，于数据写入期间中，发光二极管像素电路200之中的晶体管13以及晶体管11的导通时间亦可为部分重叠或不重叠(在图4中不重叠，可设计为重叠的原因亦如先前所述)，且晶体管13的导通时间晚于晶体管11的导通时间。而发光二极管像素电路200之中的晶体管15用以于重置期间时导通，且晶体管15的第一端151于重置期间时接收预设电位Vsus，预设电位Vsus可以例如具有电位OVDDL。此外，由于在重置期间提供预设电位Vsus至电容C1的其中一端以及电容C2的其中一端，因此此时电容C1以及C2会进行放电以重置发光二极管像素电路200。

虽然在先前的叙述当中，电容C1、电容C2以及晶体管13均为各自独立的组件，但是也可以将此三者视为一个电容模块。此电容模块用以在晶体管14的控制端140与晶体管14的第二端142之间提供一个等效电容，且此电容模块在发光二极管像素电路处于重置期间以及发光期间时所提供的等效电容的容值大于发光二极管像素电路处于补偿期间以及数据写入期间时所提供的等效电容的容值。当然，上述的电容模块的实现方式仅是用以举例，并非用以限制本发明。

图5为本发明一实施例的发光二极管像素电路的驱动方法流程图。透过上述的叙述，可以将发光二极管像素电路100的驱动方法归纳出如图5所示的步骤501～504。

步骤501：于重置期间中，使操作电源OVDD提供电位OVDDL，并导通晶体管11、晶体管12以及晶体管13，同时提供参考电位Vref至晶体管11的第一端111。步骤502：于补偿期间中，使操作电源OVDD提供电位OVDDH，电位OVDDH大于电位OVDDL，并导通晶体管11与晶体管12，同时关闭晶体管13，并提供参考电位Vref至晶体管11的第一端111。步骤503：于数据写入期间中，使操作电源OVDD提供电位OVDDH，并导通晶体管11与晶体管13，以及关闭晶体管12，其中晶体管11与晶体管13的导通时间为部分重叠或不重叠，且晶体管11的导通时间先于与晶体管13的导通时间，并在晶体管11导通时提供数据电位Vdata至晶体管11的第一端111。步骤504：于发光期间中，使操作电源OVDD提供电位OVDDH，并关闭晶体管11，以及导通晶体管12与晶体管13，并提供参考电位Vref至晶体管11的第一端111。在上述的步骤501～504之中，重置期间先于补偿期间，补偿期间先于数据写入期间，数据写入期间先于发光期间。

图6为本发明一实施例的发光二极管像素电路的驱动方法流程图。透过上述的叙述，可以将发光二极管像素电路200的驱动方法归纳出如图6所示的步骤601～604。

步骤601：于重置期间中，导通晶体管11、晶体管13与晶体管15，同时提供参考电位Vref至晶体管11的第一端111。步骤602：于补偿期间中，导通晶体管11与晶体管12，同时关闭晶体管13与晶体管15，并提供参考电位Vref至晶体管11的第一端111。步骤603：于数据写入期间中，导通晶体管11与晶体管13，以及关闭晶体管12与晶体管15，其中晶体管11与晶体管13的导通时间为部分重叠或不重叠，且晶体管11的导通时间先于晶体管13的导通时间，并在晶体管11导通时提供数据电位Vdata至晶体管11的第一端111。步骤604：于发光期间中，关闭晶体管11与晶体管15，并导通晶体管12与晶体管13，以及提供参考电位Vref至晶体管11的第一端111。在上述的步骤601～604之中，重置期间先于补偿期间，补偿期间先于数据写入期间，数据写入期间先于发光期间。

综上所述，在本发明的发光二极管像素电路的电路架构中，采用例如是由二个电容与一个晶体管所构成的电容模块来电性耦接于驱动晶体管的控制端与源极端之间，并利用此晶体管来决定是否让上述二个电容皆电性耦接于驱动晶体管的控制端与源极端之间，或是仅让其中一个电容电性耦接于驱动晶体管的控制端与源极端之间，藉以在发光二极管像素电路的不同操作期间中改变电性耦接于驱动晶体管的控制端与源极端之间的等效电容的容值大小。据此，只要在重置期间与发光期间中导通此晶体管而使得上述二个电容并联，并在其余二个期间中关闭此晶体管，那么本发明的发光二极管像素电路便可避免发生公知技术中之发光二极管的发光电流减少，以及补偿速度变慢等问题。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附之权利要求所界定者为准。

Claims (11)

1.一种发光二极管像素电路，包括：

一第一晶体管，具有一控制端、一第一端以及一第二端，该第一晶体管的该控制端电性耦接一第一控制信号，该第一晶体管的该第一端用以接收一数据电位或是一参考电位；

一第二晶体管，具有一控制端、一第一端、以及一第二端，该第二晶体管的该控制端电性耦接一第二控制信号，该第二晶体管的该第一端电性耦接一第一操作电源；

一第三晶体管，具有一控制端、一第一端、以及一第二端，该第三晶体管的该控制端电性耦接一第三控制信号；

一第四晶体管，具有一控制端、一第一端、以及一第二端，该第四晶体管的该第一端电性耦接于该第二晶体管的该第二端，该第四晶体管的该第二端电性耦接于该第三晶体管的该第二端，而该第四晶体管的该控制端电性耦接于该第一晶体管的该第二端；

一第一电容，具有一第一端及一第二端，该第一电容的该第一端电性耦接于该第四晶体管的该控制端，该第一电容的该第二端与该第四晶体管的该第二端及该第三晶体管的该第二端共同电性耦接；

一第二电容，具有一第一端及一第二端，该第二电容的该第一端与该第一晶体管的该第二端及该第一电容的该第一端共同电性耦接，该第二电容的该第二端电性耦接于该第三晶体管的该第一端，且该第二电容的电容值大于该第一电容的电容值；以及

一发光二极管，具有一第一端以及一第二端，该发光二极管的该第一端电性耦接于该第四晶体管的该第二端，该发光二极管的该第二端电性耦接于一第二操作电源；

其中该第一晶体管用以于一重置期间、一补偿期间及一数据写入期间时导通，且该第一晶体管的该第一端于该数据写入期间接收该数据电位，并于该重置期间、该补偿期间及一发光期间接收该参考电位，该第二晶体管用以于该重置期间、该补偿期间及该发光期间时导通，且该第二晶体管的该第一端于该重置期间接收该第一操作电源所提供的一第一电位，而该第二晶体管的该第一端于该补偿期间、该数据写入期间及该发光期间接收该第一操作电源所提供的一第二电位，且该第一电位小于该第二电位，该第三晶体管用以于该重置期间、该数据写入期间及该发光期间时导通，于该数据写入期间中，该第三晶体管及该第一晶体管的导通时间为部分重叠或不重叠，且该第三晶体管的导通时间晚于该第一晶体管的导通时间，

其中，该重置期间先于该补偿期间，该补偿期间先于该数据写入期间，而该数据写入期间先于该发光期间。

2.如权利要求1所述的发光二极管像素电路，其更包括有一第三电容，该第三电容具有一第一端及一第二端，该第三电容的该第一端电性耦接于该发光二极管的该第一端，该第三电容的该第二端电性耦接于该发光二极管的该第二端。

3.一种发光二极管像素电路，包括：

一第一晶体管，具有一控制端、一第一端以及一第二端，该第一晶体管的该控制端电性耦接一第一控制信号，该第一晶体管的该第一端用以接收一数据电位或是一参考电位；

一第二晶体管，具有一控制端、一第一端、以及一第二端，该第二晶体管的该控制端电性耦接一第二控制信号，该第二晶体管的该第一端电性耦接一第一操作电源；

一第三晶体管，具有一控制端、一第一端、以及一第二端，该第三晶体管的该控制端电性耦接一第三控制信号；

一第四晶体管，具有一控制端、一第一端、以及一第二端，该第四晶体管的该第一端电性耦接于该第二晶体管的该第二端，该第四晶体管的该第二端电性耦接于该第三晶体管的该第二端，而该第四晶体管的该控制端电性耦接于该第一晶体管的该第二端；

一第一电容，具有一第一端及一第二端，该第一电容的该第一端电性耦接于该第四晶体管的该控制端，该第一电容的该第二端与该第四晶体管的该第二端及该第三晶体管的该第二端共同电性耦接；

一第二电容，具有一第一端及一第二端，该第二电容的该第一端与该第一晶体管的该第二端及该第一电容的该第一端共同电性耦接，该第二电容的该第二端电性耦接于该第三晶体管的该第一端，且该第二电容的电容值大于该第一电容的电容值；以及

一发光二极管，具有一第一端以及一第二端，该发光二极管的该第一端电性耦接于该第四晶体管的该第二端，该发光二极管的该第二端电性耦接于一第二操作电源；以及

一第五晶体管，该第五晶体管具有一控制端、一第一端及一第二端，该第五晶体管的该控制端接收一第四控制信号，该第五晶体管的该第一端电性耦接一预设电位，该第五晶体管的该第二端电性耦接于该第三晶体管的该第一端；

其中该第一晶体管用以于一重置期间、一补偿期间及一数据写入期间时导通，且该第一晶体管的该第一端于该数据写入期间接收该数据电位，并于该重置期间、该补偿期间及一发光期间接收该参考电位，该第二晶体管用以于该补偿期间及该发光期间时导通，该第三晶体管用以于该重置期间、该数据写入期间及该发光期间时导通，于该数据写入期间中，该第三晶体管及该第一晶体管的导通时间为部分重叠或不重叠，且该第三晶体管的导通时间晚于该第一晶体管的导通时间，而该第五晶体管用以于该重置期间时导通，且该第五晶体管的该第一端于该重置期间接收该预设电位，

其中，该重置期间先于该补偿期间，该补偿期间先于该数据写入期间，该数据写入期间先于该发光期间。

4.一种发光二极管像素电路，包括：

一第一晶体管，具有一控制端、一第一端以及一第二端，该第一晶体管的该控制端电性耦接一第一控制信号，该第一晶体管的该第一端用以接收一数据电位或是一参考电位；

一第二晶体管，具有一控制端、一第一端以及一第二端，该第二晶体管的该控制端电性耦接一第二控制信号，该第二晶体管的该第一端电性耦接一第一操作电源；

一第三晶体管，具有一控制端、一第一端以及一第二端，该第三晶体管的该第一端电性耦接于该第二晶体管的该第二端，而该第三晶体管的该控制端电性耦接于该第一晶体管的该第二端；

一发光二极管，具有一第一端以及一第二端，该发光二极管的该第一端电性耦接于该第三晶体管的该第二端，该发光二极管的该第二端电性耦接于一第二操作电源；以及

一电容模块，电性耦接于该第三晶体管的该控制端与该第二端之间，该电容模块用以提供该第三晶体管的该控制端与该第二端之间一等效电容，且该电容模块在该二极管像素电路处于一重置期间与一发光期间时所提供的该等效电容的值大于该二极管像素电路处于一补偿期间与一数据写入期间时所提供的该等效电容的值。

5.如权利要求4所述的发光二极管像素电路，其中该第一晶体管用以于一重置期间、一补偿期间及一数据写入期间时导通，且该第一晶体管的该第一端于该数据写入期间接收该数据电位，并于该重置期间、该补偿期间及一发光期间接收该参考电位，该第二晶体管用以于该重置期间、该补偿期间及该发光期间时导通，且该第二晶体管的该第一端于该重置期间接收该第一操作电源所提供的一第一电位，而该第二晶体管的该第一端于该补偿期间、该数据写入期间及该发光期间接收该第一操作电源所提供的一第二电位，且该第一电位小于该第二电位，

其中，该重置期间先于该补偿期间，该补偿期间先于该数据写入期间，该数据写入期间先于该发光期间。

6.如权利要求4所述的发光二极管像素电路，其中该电容模块包括：

一第四晶体管，具有一控制端、一第一端、以及一第二端，该第四晶体管的该控制端电性耦接一第三控制信号；

一第一电容，具有一第一端及一第二端，该第一电容的该第一端电性耦接于该第三晶体管的该控制端，该第一电容的该第二端与该第三晶体管的该第二端及该第四晶体管的该第二端共同电性耦接；以及

一第二电容，具有一第一端及一第二端，该第二电容的该第一端与该第一晶体管的该第二端及该第一电容的该第一端共同电性耦接，该第二电容的该第二端电性耦接于该第四晶体管的该第一端，且该第二电容的电容值大于该第一电容的电容值。

7.如权利要求6所述的发光二极管像素电路，其中该第一晶体管用以于一重置期间、一补偿期间及一数据写入期间时导通，且该第一晶体管的该第一端于该数据写入期间接收该数据电位，并于该重置期间、该补偿期间及一发光期间接收该参考电位，该第二晶体管用以于该重置期间、该补偿期间及该发光期间时导通，且该第二晶体管的该第一端于该重置期间接收该第一操作电源所提供的一第一电位，而该第二晶体管的该第一端于该补偿期间、该数据写入期间及该发光期间接收该第一操作电源所提供的一第二电位，且该第一电位小于该第二电位，该第四晶体管用以于该重置期间、该数据写入期间及该发光期间时导通，于该数据写入期间中，该第四晶体管及该第一晶体管的导通为部分重叠或不重叠，且该第四晶体管的导通时间晚于该第一晶体管的导通时间，

其中，该重置期间先于该补偿期间，该补偿期间先于该数据写入期间，该数据写入期间先于该发光期间。

8.如权利要求6所述的发光二极管像素电路，其更包括一第五晶体管，该第五晶体管具有一控制端、一第一端及一第二端，该第五晶体管的该控制端接收一第四控制信号，该第五晶体管的该第一端电性耦接一预设电位，该第五晶体管的该第二端电性耦接于该第四晶体管的该第一端。

9.如权利要求8所述的发光二极管像素电路，其中该第一晶体管用以于一重置期间、一补偿期间及一数据写入期间时导通，且该第一晶体管的该第一端于该数据写入期间接收该数据电位，并于该重置期间、该补偿期间及一发光期间接收该参考电位，该第二晶体管用以于该补偿期间及该发光期间时导通，该第四晶体管用以于该重置期间、该数据写入期间及该发光期间时导通，于该数据写入期间中，该第四晶体管及该第一晶体管的导通时间为部分重叠或不重叠，且该第四晶体管的导通时间晚于该第一晶体管的导通时间，而该第五晶体管用以于该重置期间时导通，且该第五晶体管的该第一端于该重置期间接收该预设电位，

其中，该重置期间先于该补偿期间，该补偿期间先于该数据写入期间，该数据写入期间先于该发光期间。

10.一种发光二极管像素电路的驱动方法，用以驱动一种发光二极管像素电路，该发光二极管像素电路包括：一第一晶体管，具有一控制端、一第一端以及一第二端，该第一晶体管的该控制端电性耦接一第一控制信号，该第一晶体管的该第一端用以接收一数据电位或是一参考电位；一第二晶体管，具有一控制端、一第一端、以及一第二端，该第二晶体管的该控制端电性耦接一第二控制信号，该第二晶体管的该第一端电性耦接一第一操作电源；一第三晶体管，具有一控制端、一第一端、以及一第二端，该第三晶体管的该控制端电性耦接一第三控制信号；一第四晶体管，具有一控制端、一第一端、以及一第二端，该第四晶体管的该第一端电性耦接于该第二晶体管的该第二端，该第四晶体管的该第二端电性耦接于该第三晶体管的该第二端，而该第四晶体管的该控制端电性耦接于该第一晶体管的该第二端；一第一电容，具有一第一端及一第二端，该第一电容的该第一端电性耦接于该第四晶体管的该控制端，该第一电容的该第二端与该第四晶体管的该第二端及该第三晶体管的该第二端共同电性耦接；一第二电容，具有一第一端及一第二端，该第二电容的该第一端与该第一晶体管的该第二端及该第一电容的该第一端共同电性耦接，该第二电容的该第二端电性耦接于该第三晶体管的该第一端，且该第二电容的电容值大于该第一电容的电容值；以及一发光二极管，具有一第一端以及一第二端，该发光二极管的该第一端电性耦接于该第四晶体管的该第二端，该发光二极管的该第二端电性耦接于一第二操作电源，

该驱动方法包括：

于一重置期间中，使该第一操作电源提供一第一电位，并导通该第一晶体管、该第二晶体管与该第三晶体管，同时提供一参考电位至该第一晶体管的该第一端；

于一补偿期间中，使该第一操作电源提供一第二电位，该第二电位大于该第一电位，并导通该第一晶体管与该第二晶体管，同时关闭该第三晶体管，并提供该参考电位至该第一晶体管的该第一端；

于一数据写入期间中，使该第一操作电源提供该第二电位，并导通该第一晶体管与该第三晶体管，以及关闭该第二晶体管，其中该第一晶体管与该第三晶体管的导通时间为部分重叠或不重叠，且该第一晶体管的导通时间先于该第三晶体管的导通时间，并在该第一晶体管导通时提供一数据电位至该第一晶体管的该第一端；以及

于一发光期间中，使该第一操作电源提供该第二电位，并关闭该第一晶体管，以及导通该第二晶体管与该第三晶体管，并提供该参考电位至该第一晶体管的该第一端，

其中，该重置期间先于该补偿期间，该补偿期间先于该数据写入期间，该数据写入期间先于该发光期间。

11.一种发光二极管像素电路的驱动方法，用以驱动一种发光二极管像素电路，该发光二极管像素电路包括：一第一晶体管，具有一控制端、一第一端以及一第二端，该第一晶体管的该控制端电性耦接一第一控制信号，该第一晶体管的该第一端用以接收一数据电位或是一参考电位；一第二晶体管，具有一控制端、一第一端、以及一第二端，该第二晶体管的该控制端电性耦接一第二控制信号，该第二晶体管的该第一端电性耦接一第一操作电源；一第三晶体管，具有一控制端、一第一端、以及一第二端，该第三晶体管的该控制端电性耦接一第三控制信号；一第四晶体管，具有一控制端、一第一端、以及一第二端，该第四晶体管的该第一端电性耦接于该第二晶体管的该第二端，该第四晶体管的该第二端电性耦接于该第三晶体管的该第二端，而该第四晶体管的该控制端电性耦接于该第一晶体管的该第二端；一第一电容，具有一第一端及一第二端，该第一电容的该第一端电性耦接于该第四晶体管的该控制端，该第一电容的该第二端与该第四晶体管的该第二端及该第三晶体管的该第二端共同电性耦接；一第二电容，具有一第一端及一第二端，该第二电容的该第一端与该第一晶体管的该第二端及该第一电容的该第一端共同电性耦接，该第二电容的该第二端电性耦接于该第三晶体管的该第一端，且该第二电容的电容值大于该第一电容的电容值；一发光二极管，具有一第一端以及一第二端，该发光二极管的该第一端电性耦接于该第四晶体管的该第二端，该发光二极管的该第二端电性耦接于一第二操作电源；以及一第五晶体管，该第五晶体管具有一控制端、一第一端及一第二端，该第五晶体管的该控制端接收一第四控制信号，该第五晶体管的该第一端电性耦接一预设电位，该第五晶体管的该第二端电性耦接于该第三晶体管的该第一端，

该驱动方法包括：

于一重置期间中，导通该第一晶体管、该第三晶体管与该第五晶体管，同时提供一参考电位至该第一晶体管的该第一端；

于一补偿期间中，导通该第一晶体管与该第二晶体管，同时关闭该第三晶体管与该第五晶体管，并提供该参考电位至该第一晶体管的该第一端；

于一数据写入期间中，导通该第一晶体管与该第三晶体管，以及关闭该第二晶体管与该第五晶体管，其中该第一晶体管与该第三晶体管的导通时间为部分重叠或不重叠，且该第一晶体管的导通时间先于该第三晶体管的导通时间，并在该第一晶体管导通时提供一数据电位至该第一晶体管的该第一端；以及

于一发光期间中，关闭该第一晶体管与该第五晶体管，并导通该第二晶体管与该第三晶体管，以及提供该参考电位至该第一晶体管的该第一端，

其中，该重置期间先于该补偿期间，该补偿期间先于该数据写入期间，该数据写入期间先于该发光期间。