TWI527012B - 發光二極體畫素電路及其驅動方法 - Google Patents

Description

發光二極體畫素電路及其驅動方法

本發明是有關於一種畫素電路，尤其是有關於一種發光二極體畫素電路及其驅動方法。

在發光二極體畫素電路之中，可以用一個發光二極體搭配四個電晶體及兩個電容的元件配置方式來實現其畫素電路架構，也就是採用所謂的4T2C電路架構。在此4T2C電路架構當中，其中一個電晶體係用以作為驅動電晶體，且其中一個電容係電性耦接於此驅動電晶體的控制端與源極端之間。當此4T2C電路架構於資料寫入完畢而要使發光二極體發光時，是透過使驅動電晶體的控制端浮接(floating)，並利用電性耦接於驅動電晶體的控制端與源極端之間的電容來將驅動電晶體之源極端的電壓變化耦合至驅動電晶體的控制端，藉以補償(或稱消除)發光二極體本身的跨壓及驅動電晶體的臨界電壓(Vt)對於發光亮度的影響。

然而，由於每個電晶體本身即存在有寄生電容，因此在使發光二極體發光時，電性耦接於驅動電晶體的控制端與源極端之間的電容自驅動電晶體之源極端所耦合至控制端的電壓，就會被上述之寄生電容分壓(此可稱為寄生電容效 應)，造成上述補償的效果不佳。為了解決上述的問題，就必須增加電性耦接於驅動電晶體的控制端與源極端之間的電容的電容值，例如加大驅動電晶體的控制端與源極端之間的電容的電容值至Ct，可是此舉卻會進一步衍生出發光二極體的發光電流減少，以及使補償速度變慢等問題。

本發明提供一種發光二極體畫素電路，其可避免發生發光二極體的發光電流減少，以及補償速度變慢等問題。

本發明另提供一種適用於上述發光二極體畫素電路的驅動方法。

本發明提出一種發光二極體畫素電路，其包括第一電晶體、第二電晶體、第三電晶體、第四電晶體(用以作為驅動電晶體)、第一電容、第二電容、以及發光二極體。第一電晶體具有控制端、第一端以及第二端，且第一電晶體的控制端係電性耦接於第一控制訊號，而第一電晶體的第一端係用以接收資料電位或是參考電位。第二電晶體具有控制端、第一端、以及第二端，且第二電晶體的控制端係電性耦接於第二控制訊號，而第二電晶體的第一端係電性耦接於第一操作電源。第三電晶體具有控制端、第一端、以及第二端，且第三電晶體的控制端係電性耦接於第三控制訊號。第四電晶體具有控制端、第一端、以及第二端，且第四電晶體的第一端係電性耦接於第二電晶體的第二端，第四電晶體的第二端係電性耦接於第三電晶體的第二端，而第四電晶體的控制端係電性耦接於第一電晶體的第二端。第一電容具有第一端及第二端，第一電容的第一端係電性耦接於第四電晶體的控制端，且第一電容的第二端、第四電晶體的第二端以及第三電 晶體的第二端係共同電性耦接。第二電容具有第一端以及第二端，且第二電容的第一端、第一電晶體的第二端以及第一電容的第一端係共同電性耦接，而第二電容的第二端係電性耦接於第三電晶體的第一端。此外，第二電容的電容值大於第一電容的電容值。發光二極體具有第一端以及第二端，且發光二極體的第一端係電性耦接於第四電晶體的第二端，而發光二極體的第二端係電性耦接於第二操作電源。

本發明又提出一種發光二極體畫素電路，其除了包括有上述之第一電晶體、第二電晶體、第三電晶體、第四電晶體、第一電容、第二電容、以及發光二極體，並具有相同的電性耦接關係之外，更包括一第五電晶體。此第五電晶體具有控制端、第一端及第二端，且第五電晶體的控制端接收第四控制訊號，第五電晶體的第一端電性耦接預設電位，而第五電晶體的第二端電性耦接於第三電晶體的第一端。

本發明又另提出一種發光二極體畫素電路，其包括：第一電晶體、第二電晶體、第三電晶體(用以作為驅動電晶體)、發光二極體以及電容模組。第一電晶體具有控制端、第一端以及第二端，且第一電晶體的控制端係電性耦接於第一控制訊號，而第一電晶體的第一端係用以接收資料電位或是參考電位。第二電晶體具有控制端、第一端以及第二端，且第二電晶體的控制端係電性耦接於第二控制訊號，而第二電晶體的第一端係電性耦接於第一操作電源。第三電晶體具有控制端、第一端以及第二端，且第三電晶體的第一端係電性耦接於第二電晶體的第二端，而第三電晶體的控制端係電性耦接於第一電晶體的第二端。發光二極體具有第一端以及第二端，且發光二極體的第一端係電性耦接於第三電晶體的第二端，而發光二極體的第二端係電性耦接於第二操作電源。電容模組係電性耦接於第三電晶體的控制端與第二端之 間，且電容模組用以提供給第三電晶體的控制端與第二端之間一個等效電容，而電容模組在二極體畫素電路處於重置期間與發光期間時所提供之等效電容的值大於二極體畫素電路處於補償期間與資料寫入期間時所提供之等效電容的值。

本發明再提出一種發光二極體畫素電路的驅動方法，用以驅動上述之具有第一至第四電晶體的發光二極體畫素電路。此驅動方法包括：於重置期間中，使第一操作電源提供第一電位，並導通第一電晶體、第二電晶體與第三電晶體，且同時提供參考電位至第一電晶體的第一端；於補償期間中，使第一操作電源提供第二電位，此第二電位大於前述之第一電位，並導通第一電晶體與第二電晶體，且同時關閉第三電晶體，並提供參考電位至第一電晶體的第一端；於資料寫入期間中，使第一操作電源提供第二電位，並導通第一電晶體與第三電晶體，以及關閉第二電晶體，其中第一電晶體與第三電晶體並不同時導通，且第一電晶體之導通時間先於第三電晶體之導通時間，並在第一電晶體導通時提供資料電位至第一電晶體的第一端；以及，於發光期間中，使第一操作電源提供第二電位，並關閉第一電晶體，以及導通第二電晶體與第三電晶體，並提供參考電位至第一電晶體的第一端。其中，重置期間先於補償期間，補償期間先於資料寫入期間，資料寫入期間先於發光期間。

本發明又再提出一種發光二極體畫素電路的驅動方法，用以驅動上述之具有第一至第五電晶體的發光二極體畫素電路，此驅動方法包括：於重置期間中，導通第一電晶體、第三電晶體與第五電晶體，同時提供參考電位至第一電晶體的第一端；於補償期間中，導通第一電晶體與第二電晶體，同時關閉第三電晶體與第五電晶體，並提供參考電位至第一電晶體的第一端；於資料寫入期間中，導通第一電晶 體與第三電晶體，以及關閉第二電晶體與第五電晶體，其中第一電晶體與第三電晶體並不同時導通，且第一電晶體之導通時間先於第三電晶體之導通時間，並在第一電晶體導通時提供資料電位至第一電晶體的第一端；以及，於發光期間中，關閉第一電晶體與第五電晶體，並導通第二電晶體與第三電晶體，以及提供參考電位至第一電晶體的第一端。其中，重置期間先於補償期間，補償期間先於資料寫入期間，資料寫入期間先於發光期間。

在本發明之發光二極體畫素電路的電路架構中，係採用例如是由二個電容與一個電晶體所構成的電容模組來電性耦接於驅動電晶體的控制端與源極端之間，並利用此電晶體來決定是否讓上述二個電容皆電性耦接於驅動電晶體的控制端與源極端之間，或是僅讓其中一個電容電性耦接於驅動電晶體的控制端與源極端之間，藉以在發光二極體畫素電路的不同操作期間中改變電性耦接於驅動電晶體的控制端與源極端之間的等效電容的容值大小。據此，只要在重置期間與發光期間中導通此電晶體而使得上述二個電容並聯，並在其餘二個期間中關閉此電晶體，那麼本發明之發光二極體畫素電路便可避免發生習知技術中之發光二極體的發光電流減少，以及補償速度變慢等問題。

100、200‧‧‧發光二極體畫素驅動電路

11、12、13、14、15‧‧‧電晶體

C1、C2、C3‧‧‧電容

20‧‧‧發光二極體

110、120、130、140、150‧‧‧控制端

111、121、131、141、151、C11、C21、C31、201‧‧‧第一端

112、122、132、142、152、C12、C22、C32、202‧‧‧第二端

Scan、EM、Reset1、Reset2‧‧‧控制訊號

Data‧‧‧資料訊號

Vdata‧‧‧資料電位

Vref‧‧‧參考電位

Vsus‧‧‧預設電位

OVDD、OVSS‧‧‧操作電源

OVDDH、OVDDL、H、L‧‧‧電位

G、S‧‧‧節點

t‧‧‧預設時間

501、502、503、504、601、602、603、604‧‧‧步驟

圖1所繪示為本發明一實施例之發光二極體畫素電路的電路架構圖；圖2所繪示為圖1所示之發光二極體畫素電路的其中一種訊號時序圖； 圖3所繪示為本發明另一實施例之發光二極體畫素電路的電路架構圖；圖4所繪示為圖3所示之發光二極體畫素電路的其中一種訊號時序圖；圖5為本發明之其中一個發光二極體畫素電路的其中一個操作流程；圖6為本發明之另一個發光二極體畫素電路的其中一個操作流程。

圖1所繪示為本發明一實施例之發光二極體畫素電路的電路架構圖。如圖1所示，發光二極體畫素電路100包括電晶體11、電晶體12、電晶體13、電晶體14(用以作為驅動電晶體)、電容C1、電容C2，以及發光二極體20。此外，在此例中，係以C3來表示發光二極體20本身固有之等效電容。另外，在此例中，電容C2的電容值係大於電容C1的電容值，且電容C1與C2二個加起來的電容值等於前述習知技術中，電性耦接於驅動電晶體的控制端與源極端之間的等效電容於容值增加後的電容值Ct。電晶體11具有控制端110、第一端111以及第二端112。電晶體11的控制端110係電性耦接於控制訊號Scan，以藉由控制訊號Scan導通或是關閉電晶體11。電晶體11的第一端111用以接收資料訊號Data，此資料訊號Data可以提供資料電位Vdata或是參考電位Vref至電晶體11的第一端111。

電晶體12具有控制端120、第一端121、以及第二端122。電晶體12的控制端120係電性耦接於控制訊號EM，以藉由控制訊號EM導通或是關閉電晶體12。電晶體12的第一端121係電性耦接於操作電源OVDD。電晶體13具有控制端130、 第一端131、以及第二端132。電晶體13的控制端130係電性耦接於控制訊號Reset1，以藉由控制訊號Reset1導通或是關閉電晶體13。電晶體14具有控制端140、第一端141、以及第二端142。電晶體14的第一端141係電性耦接於電晶體12的第二端122，且電晶體14的第二端142係電性耦接於電晶體13的第二端132，而電晶體14的控制端140係電性耦接於電晶體11的第二端112。

電容C1具有第一端C11及第二端C12。電容C1的第一端C11係電性耦接於電晶體14的控制端140，且電容C1的第二端C12與電晶體14的第二端142以及電晶體13的第二端132共同電性耦接。電容C2具有第一端C21及第二端C22。電容C2的第一端C21與電晶體11的第二端112以及電容C1的第一端C11共同電性耦接，且電容C2的第二端C22係電性耦接於電晶體13的第一端131。發光二極體20具有第一端201以及第二端202。發光二極體20的第一端201係電性耦接於電晶體14的第二端142，且發光二極體20的第二端202係電性耦接於操作電源OVSS。

圖2所繪示為圖1所示之發光二極體畫素電路的其中一種訊號時序圖。如圖2所示，圖1之發光二極體畫素電路100係可依序運作於重置期間、補償期間、資料寫入期間、以及發光期間，其中各訊號可以具有高準位H及低準位L兩種狀態，高準位H施加於N型電晶體的閘極時，可以使得N型電晶體導通，但高準位H施加於P型電晶體的閘極時，則會使得P型電晶體關閉；反之，低準位L施加於N型電晶體的閘極時，會使得N型電晶體關閉，而低準位L施加於P型電晶體的閘極時，則可以使得P型電晶體導通。高準位H可以例如等於電位 OVDDH，而低準位L可以例如等於電位OVDDL。請共同參照圖1及圖2，發光二極體畫素電路100之電晶體11用以於重置期間、補償期間以及資料寫入期間時導通，且電晶體11的第一端111於資料寫入期間時接收資料訊號Data所提供的資料電位Vdata，並於重置期間、補償期間以及發光期間時接收資料訊號Data所提供的參考電位Vref。電晶體12用以於重置期間、補償期間以及發光期間時導通，且電晶體12的第一端121於重置期間時接收操作電源OVDD所提供的電位OVDDL，而電晶體12的第一端121於補償期間、資料寫入期間及發光期間時接收操作電源OVDD所提供的電位OVDDH，且電位OVDDL係小於電位OVDDH。電晶體13用以於重置期間、資料寫入期間以及發光期間時導通。特別一提的是，於資料寫入期間中，電晶體13及電晶體11的導通時間可為部分重疊或不重疊(在圖2中係不重疊)，且電晶體13的導通時間晚於電晶體11的導通時間。此外，由於操作電源OVDD在重置期間當中提供電位OVDDL，因此使得節點S上的電位會為OVDDL，此時電容C1以及C2會透過節點S進行放電以重置發光二極體畫素電路100。

以圖2所示為例，詳細而言，當發光二極體畫素電路100運作於重置期間時，電晶體11、電晶體12以及電晶體13會分別被控制訊號Scan、控制訊號EM以及控制訊號Reset1所導通，且此時電晶體11的第一端111接收資料訊號Data所提供的參考電位Vref，電晶體12的第一端121接收操作電源OVDD所提供的電位OVDDL，所以此時節點G的電位Vg在理想情況下會等於Vref，而節點S的電位Vs在理想情況下會等於OVDDL。接著，當發光二極體畫素電路100運作於補償期間 時，電晶體11仍然維持導通狀態，且電晶體11的第一端111持續接收資料訊號Data所提供的參考電位Vref，而電晶體12亦仍然維持導通狀態，但是電晶體12的第一端此時接收的是操作電源OVDD所提供的電位OVDDH，至於電晶體13於此期間則是被關閉，所以此時節點G的電位Vg仍然是Vref，而節點S的電位Vs則會由電位OVDDL的準位持續上升至等於或者實質上等於Vref-Vth，其中Vth為電晶體14的臨界電壓值(Threshold Voltage)。由於電容C1與C2二個加起來的電容值等於前述習知技術中，電性耦接於驅動電晶體的控制端與源極端之間的等效電容於容值增加後的電容值Ct，且在此時，整個發光二極體畫素電路100僅需對電容C1與C3進行充電，而不需對電容C2進行充電，因此可加速補償的速度。

再接著，當發光二極體畫素電路100運作於資料寫入期間時，電晶體11會在一段預設時間t1之後被關閉，而在電晶體11被關閉之前，電晶體11的第一端111會接收資料訊號Data所提供的資料電位Vdata。此外，在資料寫入期間時，電晶體12會被關閉，而電晶體13會在上述的預設時間t1之後被導通(例如在進入資料寫入期間t2後導通，即電晶體13及電晶體11的導通時間為不重疊)，所以此時節點G的電位Vg在理想情況下會等於Vdata，而節點S的電位透過電容耦合則會變成Vref-Vth+a(Vdata-Vref)，因為節點G由Vref電壓準位轉變為Vdata電壓準位時，電晶體13為關閉狀態，所以a為C1/(C1+C3)。

由上述可知，由於電容C1的電容值小於習知技術中原本電性耦接於驅動電晶體的控制端與源極端之間的等效電容於容值增加後的電容值Ct，因此在發光二極體畫素電路 100自補償期間進入資料寫入期間時，由節點G耦合至節點S的電壓會變小，這樣便拉大了節點G與節點S之間的壓差。如此一來，通過電晶體14的電流量便會增加，進而可以提高流過發光二極體20的發光電流。

最後，當發光二極體畫素電路100運作於發光期間時，電晶體11維持關閉，電晶體12以及電晶體13則維持導通，且電晶體12持續接收操作電源OVDD所提供的電位OVDDH。此時，節點S的電位變化量會耦合至節點G，而其耦合量可用(C1+C2)/(C1+C2+Cp)式來計算，其中Cp(圖未示)為與節點G相關的的寄生電容值。由上式可知，由於電容C1與C2的電容值加起來等於前述習知技術中，電性耦接於驅動電晶體的控制端與源極端之間的等效電容於容值增加後的電容值Ct，因此，這樣的做法同樣可以降低寄生電容效應。

在另一個例子的資料寫入期間中，控制訊號Scan由高準位(high)轉態至低準位(low)的時間可以是晚於控制訊號Reset1由低準位轉態至高準位的時間，以使得電晶體13及電晶體11的導通時間為部分重疊，進而避免節點G在這二個控制訊號的轉態過程中因呈現浮接狀態而受到電容C1與C2所耦合之電壓的影響而改變其準位。

當然，儘管在圖1所示之實施例中，電容C3係表示發光二極體20本身固有之等效電容，然而在發光二極體20本身固有之等效電容的電容值不足的情況下，設計者自可在發光二極體20旁並聯一個實體電容，使得發光二極體20之第一端201與第二端202之間的等效電容值可為發光二極體20本身固有之等效電容與並聯之電容的電容值總合。

圖3所繪示為本發明另一實施例之發光二極體畫 素電路的電路架構圖。在圖3中，與圖1中的標號相同者係代表相同的元件或訊號。如圖3所示，發光二極體畫素電路200與圖1中的發光二極體畫素電路100的電路架構大致相同，差異僅在於發光二極體畫素電路200更包括一個電晶體15。電晶體15具有控制端150、第一端151以及第二端152，且電晶體15的控制端150係接收控制訊號Reset2，電晶體15的第一端151係電性耦接於一個預設電位Vsus(其電位大小與電位OVDDL相同或約略相等)，而電晶體15的第二端152係電性耦接於電晶體13的第一端131。

圖4所繪示為圖3所示之發光二極體畫素電路的其中一種訊號時序圖。如圖4所示，發光二極體畫素電路200亦是依序運作於重置期間、補償期間、資料寫入期間以及發光期間。發光二極體畫素電路200之中的電晶體11用以於重置期間、補償期間及資料寫入期間時導通，且電晶體11的第一端111於資料寫入期間時接收資料訊號Data所提供的資料電位Vdata，並於重置期間、補償期間以及發光期間時接收資料訊號Data所提供的參考電位Vref。發光二極體畫素電路200之中的電晶體12係用以於補償期間及發光期間時導通。發光二極體畫素電路200之中的電晶體13用以於重置期間、資料寫入期間以及發光期間時導通。其中，於資料寫入期間中，發光二極體畫素電路200之中的電晶體13以及電晶體11的導通時間亦可為部分重疊或不重疊(在圖4中係不重疊，可設計為重疊的原因亦如先前所述)，且電晶體13的導通時間晚於電晶體11的導通時間。而發光二極體畫素電路200之中的電晶體15係用以於重置期間時導通，且電晶體15的第一端151係於重置期間時接收預設電位Vsus，預設電位Vsus可以例如具有電位 OVDDL。此外，由於在重置期間提供預設電位Vsus至電容C1的其中一端以及電容C2的其中一端，因此此時電容C1以及C2會進行放電以重置發光二極體畫素電路200。

雖然在先前的敘述當中，電容C1、電容C2以及電晶體13均為各自獨立的元件，但是也可以將此三者視為一個電容模組。此電容模組係用以在電晶體14的控制端140與電晶體14的第二端142之間提供一個等效電容，且此電容模組在發光二極體畫素電路處於重置期間以及發光期間時所提供之等效電容的容值大於發光二極體畫素電路處於補償期間以及資料寫入期間時所提供之等效電容的容值。當然，上述之電容模組的實現方式僅是用以舉例，並非用以限制本發明。

圖5為本發明一實施例之發光二極體畫素電路的驅動方法流程圖。透過上述的敘述，可以將發光二極體畫素電路100的驅動方法歸納出如圖5所示的步驟501~504。

步驟501：於重置期間中，使操作電源OVDD提供電位OVDDL，並導通電晶體11、電晶體12以及電晶體13，同時提供參考電位Vref至電晶體11的第一端111。步驟502：於補償期間中，使操作電源OVDD提供電位OVDDH，電位OVDDH大於電位OVDDL，並導通電晶體11與電晶體12，同時關閉電晶體13，並提供參考電位Vref至電晶體11的第一端111。步驟503：於資料寫入期間中，使操作電源OVDD提供電位OVDDH，並導通電晶體11與電晶體13，以及關閉電晶體12，其中電晶體11與電晶體13的導通時間為部分重疊或不重疊，且電晶體11之導通時間先於與電晶體13之導通時間，並在電晶體11導通時提供資料電位Vdata至電晶體11的第一端111。步驟504：於發光期間中，使操作電源OVDD提供電位OVDDH， 並關閉電晶體11，以及導通電晶體12與電晶體13，並提供參考電位Vref至電晶體11的第一端111。在上述的步驟501~504之中，重置期間先於補償期間，補償期間先於資料寫入期間，資料寫入期間先於發光期間。

圖6為本發明一實施例之發光二極體畫素電路的驅動方法流程圖。透過上述的敘述，可以將發光二極體畫素電路200的驅動方法歸納出如圖6所示的步驟601~604。

步驟601：於重置期間中，導通電晶體11、電晶體13與電晶體15，同時提供參考電位Vref至電晶體11的第一端111。步驟602：於補償期間中，導通電晶體11與電晶體12，同時關閉電晶體13與電晶體15，並提供參考電位Vref至電晶體11的第一端111。步驟603：於資料寫入期間中，導通電晶體11與電晶體13，以及關閉電晶體12與電晶體15，其中電晶體11與電晶體13的導通時間為部分重疊或不重疊，且電晶體11之導通時間先於電晶體13之導通時間，並在電晶體11導通時提供資料電位Vdata至電晶體11的第一端111。步驟604：於發光期間中，關閉電晶體11與電晶體15，並導通電晶體12與電晶體13，以及提供參考電位Vref至電晶體11的第一端111。在上述的步驟601~604之中，重置期間先於補償期間，補償期間先於資料寫入期間，資料寫入期間先於發光期間。

綜上所述，在本發明之發光二極體畫素電路的電路架構中，係採用例如是由二個電容與一個電晶體所構成的電容模組來電性耦接於驅動電晶體的控制端與源極端之間，並利用此電晶體來決定是否讓上述二個電容皆電性耦接於驅動電晶體的控制端與源極端之間，或是僅讓其中一個電容電性耦接於驅動電晶體的控制端與源極端之間，藉以在發光二極體畫素電路的不同操作期間中改變電性耦接於驅動電晶體 的控制端與源極端之間的等效電容的容值大小。據此，只要在重置期間與發光期間中導通此電晶體而使得上述二個電容並聯，並在其餘二個期間中關閉此電晶體，那麼本發明之發光二極體畫素電路便可避免發生習知技術中之發光二極體的發光電流減少，以及補償速度變慢等問題。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧發光二極體畫素電路

11、12、13、14‧‧‧電晶體

C1、C2、C3‧‧‧電容

20‧‧‧發光二極體

110、120、130、140‧‧‧控制端

111、121、131、141、C11、C21、C31、201‧‧‧第一端

112、122、132、142、C12、C22、C32、202‧‧‧第二端

OVDD、OVSS‧‧‧操作電源

Scan、EM、Reset1‧‧‧控制訊號

Data‧‧‧資料訊號

G、S‧‧‧節點

Claims (13)

1. 一種發光二極體畫素電路，包括：一第一電晶體，具有一控制端、一第一端以及一第二端，該第一電晶體的該控制端電性耦接一第一控制訊號，該第一電晶體的該第一端用以接收一資料電位或是一參考電位；一第二電晶體，具有一控制端、一第一端、以及一第二端，該第二電晶體的該控制端電性耦接一第二控制訊號，該第二電晶體的該第一端電性耦接一第一操作電源；一第三電晶體，具有一控制端、一第一端、以及一第二端，該第三電晶體的該控制端電性耦接一第三控制訊號；一第四電晶體，具有一控制端、一第一端、以及一第二端，該第四電晶體的該第一端電性耦接於該第二電晶體的該第二端，該第四電晶體的該第二端電性耦接於該第三電晶體的該第二端，而該第四電晶體的該控制端電性耦接於該第一電晶體的該第二端；一第一電容，具有一第一端及一第二端，該第一電容的該第一端電性耦接於該第四電晶體的該控制端，該第一電容的該第二端與該第四電晶體的該第二端及該第三電晶體的該第二端共同電性耦接；一第二電容，具有一第一端及一第二端，該第二電容的該第一端與該第一電晶體的該第二端及該第一電容的該第一端共同電性耦接，該第二電容的該第二端電性耦接於該第三電晶體的該第一端，且該第二電容的電容值大於該第一電容的電容值；以及一發光二極體，具有一第一端以及一第二端，該發光二極體的該第一端電性耦接於該第四電晶體的該第二端，該發 光二極體的該第二端電性耦接於一第二操作電源。
2. 如申請專利範圍第1項所述之發光二極體畫素電路，其中該第一電晶體用以於一重置期間、一補償期間及一資料寫入期間時導通，且該第一電晶體的該第一端於該資料寫入期間接收該資料電位，並於該重置期間、該補償期間及一發光期間接收該參考電位，該第二電晶體用以於該重置期間、該補償期間及該發光期間時導通，且該第二電晶體的該第一端於該重置期間接收該第一操作電源所提供的一第一電位，而該第二電晶體的該第一端於該補償期間、該資料寫入期間及該發光期間接收該第一操作電源所提供的一第二電位，且該第一電位小於該第二電位，該第三電晶體用以於該重置期間、該資料寫入期間及該發光期間時導通，於該資料寫入期間中，該第三電晶體及該第一電晶體的導通時間為部分重疊或不重疊，且該第三電晶體的導通時間晚於該第一電晶體的導通時間，其中，該重置期間先於該補償期間，該補償期間先於該資料寫入期間，而該資料寫入期間先於該發光期間。
3. 如申請專利範圍第1項所述之發光二極體畫素電路，其更包括有一第三電容，該第三電容具有一第一端及一第二端，該第三電容的該第一端電性耦接於該發光二極體的該第一端，該第三電容的該第二端電性耦接於該發光二極體的該第二端。
4. 如申請專利範圍第1項所述之發光二極體畫素電路，其更包括一第五電晶體，該第五電晶體具有一控制端、一第一端及一第二端，該第五電晶體的該控制端接收一第四控制訊 號，該第五電晶體的該第一端電性耦接一預設電位，該第五電晶體的該第二端電性耦接於該第三電晶體的該第一端。
5. 如申請專利範圍第4項所述之發光二極體畫素電路，其中該第一電晶體用以於一重置期間、一補償期間及一資料寫入期間時導通，且該第一電晶體的該第一端於該資料寫入期間接收該資料電位，並於該重置期間、該補償期間及一發光期間接收該參考電位，該第二電晶體用以於該補償期間及該發光期間時導通，該第三電晶體用以於該重置期間、該資料寫入期間及該發光期間時導通，於該資料寫入期間中，該第三電晶體及該第一電晶體的導通時間為部分重疊或不重疊，且該第三電晶體的導通時間晚於該第一電晶體的導通時間，而該第五電晶體用以於該重置期間時導通，且該第五電晶體的該第一端於該重置期間接收該預設電位，其中，該重置期間先於該補償期間，該補償期間先於該資料寫入期間，該資料寫入期間先於該發光期間。
6. 一種發光二極體畫素電路，包括：一第一電晶體，具有一控制端、一第一端以及一第二端，該第一電晶體的該控制端電性耦接一第一控制訊號，該第一電晶體的該第一端用以接收一資料電位或是一參考電位；一第二電晶體，具有一控制端、一第一端以及一第二端，該第二電晶體的該控制端電性耦接一第二控制訊號，該第二電晶體的該第一端電性耦接一第一操作電源；一第三電晶體，具有一控制端、一第一端以及一第二端，該第三電晶體的該第一端電性耦接於該第二電晶體的該第二端，而該第三電晶體的該控制端電性耦接於該第一電晶體的該第二端； 一發光二極體，具有一第一端以及一第二端，該發光二極體的該第一端電性耦接於該第三電晶體的該第二端，該發光二極體的該第二端電性耦接於一第二操作電源；以及一電容模組，電性耦接於該第三電晶體的該控制端與該第二端之間，該電容模組用以提供該第三電晶體的該控制端與該第二端之間一等效電容，且該電容模組在該二極體畫素電路處於一重置期間與一發光期間時所提供之該等效電容的值大於該二極體畫素電路處於一補償期間與一資料寫入期間時所提供之該等效電容的值。
7. 如申請專利範圍第6項所述之發光二極體畫素電路，其中該第一電晶體用以於一重置期間、一補償期間及一資料寫入期間時導通，且該第一電晶體的該第一端於該資料寫入期間接收該資料電位，並於該重置期間、該補償期間及一發光期間接收該參考電位，該第二電晶體用以於該重置期間、該補償期間及該發光期間時導通，且該第二電晶體的該第一端於該重置期間接收該第一操作電源所提供的一第一電位，而該第二電晶體的該第一端於該補償期間、該資料寫入期間及該發光期間接收該第一操作電源所提供的一第二電位，且該第一電位小於該第二電位，其中，該重置期間先於該補償期間，該補償期間先於該資料寫入期間，該資料寫入期間先於該發光期間。
8. 如申請專利範圍第6項所述之發光二極體畫素電路，其中該電容模組包括：一第四電晶體，具有一控制端、一第一端、以及一第二端，該第四電晶體的該控制端電性耦接一第三控制訊號；一第一電容，具有一第一端及一第二端，該第一電容的 該第一端電性耦接於該第三電晶體的該控制端，該第一電容的該第二端與該第三電晶體的該第二端及該第四電晶體的該第二端共同電性耦接；以及一第二電容，具有一第一端及一第二端，該第二電容的該第一端與該第一電晶體的該第二端及該第一電容的該第一端共同電性耦接，該第二電容的該第二端電性耦接於該第四電晶體的該第一端，且該第二電容的電容值大於該第一電容的電容值。
9. 如申請專利範圍第8項所述之發光二極體畫素電路，其中該第一電晶體用以於一重置期間、一補償期間及一資料寫入期間時導通，且該第一電晶體的該第一端於該資料寫入期間接收該資料電位，並於該重置期間、該補償期間及一發光期間接收該參考電位，該第二電晶體用以於該重置期間、該補償期間及該發光期間時導通，且該第二電晶體的該第一端於該重置期間接收該第一操作電源所提供的一第一電位，而該第二電晶體的該第一端於該補償期間、該資料寫入期間及該發光期間接收該第一操作電源所提供的一第二電位，且該第一電位小於該第二電位，該第四電晶體用以於該重置期間、該資料寫入期間及該發光期間時導通，於該資料寫入期間中，該第四電晶體及該第一電晶體的導通為部分重疊或不重疊，且該第四電晶體的導通時間晚於該第一電晶體的導通時間，其中，該重置期間先於該補償期間，該補償期間先於該資料寫入期間，該資料寫入期間先於該發光期間。
10. 如申請專利範圍第8項所述之發光二極體畫素電路，其更包括一第五電晶體，該第五電晶體具有一控制端、一第 一端及一第二端，該第五電晶體的該控制端接收一第四控制訊號，該第五電晶體的該第一端電性耦接一預設電位，該第五電晶體的該第二端電性耦接於該第四電晶體的該第一端。
11. 如申請專利範圍第10項所述之發光二極體畫素電路，其中該第一電晶體用以於一重置期間、一補償期間及一資料寫入期間時導通，且該第一電晶體的該第一端於該資料寫入期間接收該資料電位，並於該重置期間、該補償期間及一發光期間接收該參考電位，該第二電晶體用以於該補償期間及該發光期間時導通，該第四電晶體用以於該重置期間、該資料寫入期間及該發光期間時導通，於該資料寫入期間中，該第四電晶體及該第一電晶體的導通時間為部分重疊或不重疊，且該第四電晶體的導通時間晚於該第一電晶體的導通時間，而該第五電晶體用以於該重置期間時導通，且該第五電晶體的該第一端於該重置期間接收該預設電位，其中，該重置期間先於該補償期間，該補償期間先於該資料寫入期間，該資料寫入期間先於該發光期間。
12. 一種發光二極體畫素電路的驅動方法，用以驅動如申請專利範圍第1項的該發光二極體畫素電路，該驅動方法包括：於一重置期間中，使該第一操作電源提供一第一電位，並導通該第一電晶體、該第二電晶體與該第三電晶體，同時提供一參考電位至該第一電晶體的該第一端；於一補償期間中，使該第一操作電源提供一第二電位，該第二電位大於該第一電位，並導通該第一電晶體與該第二電晶體，同時關閉該第三電晶體，並提供該參考電位至該第一電晶體的該第一端； 於一資料寫入期間中，使該第一操作電源提供該第二電位，並導通該第一電晶體與該第三電晶體，以及關閉該第二電晶體，其中該第一電晶體與該第三電晶體的導通時間為部分重疊或不重疊，且該第一電晶體之導通時間先於該第三電晶體之導通時間，並在該第一電晶體導通時提供一資料電位至該第一電晶體的該第一端；以及於一發光期間中，使該第一操作電源提供該第二電位，並關閉該第一電晶體，以及導通該第二電晶體與該第三電晶體，並提供該參考電位至該第一電晶體的該第一端，其中，該重置期間先於該補償期間，該補償期間先於該資料寫入期間，該資料寫入期間先於該發光期間。
13. 一種發光二極體畫素電路的驅動方法，用以驅動如申請專利範圍第4項的該發光二極體畫素電路，該驅動方法包括：於一重置期間中，導通該第一電晶體、該第三電晶體與該第五電晶體，同時提供一參考電位至該第一電晶體的該第一端；於一補償期間中，導通該第一電晶體與該第二電晶體，同時關閉該第三電晶體與該第五電晶體，並提供該參考電位至該第一電晶體的該第一端；於一資料寫入期間中，導通該第一電晶體與該第三電晶體，以及關閉該第二電晶體與該第五電晶體，其中該第一電晶體與該第三電晶體的導通時間為部分重疊或不重疊，且該第一電晶體之導通時間先於該第三電晶體之導通時間，並在該第一電晶體導通時提供一資料電位至該第一電晶體的該第一端；以及於一發光期間中，關閉該第一電晶體與該第五電晶體， 並導通該第二電晶體與該第三電晶體，以及提供該參考電位至該第一電晶體的該第一端，其中，該重置期間先於該補償期間，該補償期間先於該資料寫入期間，該資料寫入期間先於該發光期間。