[go: up one dir, main page]

CN103646964A - 双扩散金属氧化物半导体元件及其制造方法 - Google Patents

双扩散金属氧化物半导体元件及其制造方法 Download PDF

Info

Publication number
CN103646964A
CN103646964A CN201310574182.9A CN201310574182A CN103646964A CN 103646964 A CN103646964 A CN 103646964A CN 201310574182 A CN201310574182 A CN 201310574182A CN 103646964 A CN103646964 A CN 103646964A
Authority
CN
China
Prior art keywords
region
oxide semiconductor
metal oxide
double
ring structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310574182.9A
Other languages
English (en)
Other versions
CN103646964B (zh
Inventor
杨清尧
黄宗义
朱焕平
苏宏德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Richtek Technology Corp
Original Assignee
Richtek Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Richtek Technology Corp filed Critical Richtek Technology Corp
Publication of CN103646964A publication Critical patent/CN103646964A/zh
Application granted granted Critical
Publication of CN103646964B publication Critical patent/CN103646964B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0221—Manufacture or treatment of FETs having insulated gates [IGFET] having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended-drain MOSFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0281—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs
    • H10D30/0285—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of lateral DMOS [LDMOS] FETs using formation of insulating sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/153—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H10D62/154—Dispositions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提出一种双扩散金属氧化物半导体(double diffused metal oxide semiconductor，DMOS)元件及其制造方法。该双扩散金属氧化物半导体包含绝缘结构以定义元件区，并包含环状栅极，其外部为漏极，内部由外而内为轻掺杂漏极区、源极、与本体极。为增加环状栅极角落的次临界电压，环状结构的角落完全设置于绝缘结构上，或在轻掺杂漏极区与环状结构的角落间，分开一段预设距离。

Description

双扩散金属氧化物半导体元件及其制造方法
本申请为2011年3月10日提交的、申请号为201110060970.7的、发明名称为“双扩散金属氧化物半导体元件及其制造方法”的申请的分案申请。
技术领域
本发明涉及一种双扩散金属氧化物半导体元件及其制造方法，特别是指一种具有环状结构栅极的双扩散金属氧化物半导体元件及其制造方法。
背景技术
图1A-1C显示现有技术的双扩散金属氧化物半导体元件(doublediffused metal oxide semiconductor,DMOS)俯视视图与剖视图。请同时参照图1A-1C，于P型硅基板11中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如为区域氧化(local oxidationof silicon,LOCOS)结构。于基板11上，形成栅极13；于第一元件区100中，形成本体区14、轻掺杂漏极区15、本体极16、与源极17；于第二元件区200中，形成漏极18。其中，栅极13为环状结构，当元件于正常操作时，源极17与漏极18间会形成通道。但在通道的边缘，也就是栅极13环状结构的角落，因为此处P型杂质掺杂的本体区14，其杂质浓度相对其他区域较淡，扩散的范围较小，而N型杂质掺杂的轻掺杂漏极区15，在角落与通道中段的杂质浓度大致相等。因此，在正常操作元件时，造成角落的阻值较低，而使元件的特性受到影响，如图2A与2B所示，其中图2A显示元件漏极电流Id和栅极电压Vg的对数关系，图2B显示元件漏极电导和栅极电压的关系。自图2A与2B可以看出，角落阻值较低，而使元件提早导通，如两图中的实际状况实线所示意，而偏离了设计元件时所需要的理想状况，如图中的虚线所示意。
详言之，栅极13环状结构的通道中段，可由图1A中，AA’剖线来代表；而栅极13环状结构的角落，则可由图1A中，BB’剖线来代表。在环状结构的角落，请参照图1B，由本体区14与栅极13的相对位置关系可看出，因本体区14浓度较淡，其扩散的范围也比较小；而在环状结构的通道中段，请参照图1C，由本体区14与栅极13的相对位置关系可看出，此处本体区14浓度较浓，其扩散的范围也比较大。比较两处轻掺杂漏极区14与栅极13相对位置关系，可看出在环状结构角落的N型轻掺杂漏极15所看到的P型杂质浓度较低，也因此其阻值较低，其次临界电压(sub-threshold voltage)也较低。这可能造成在元件达到临界电压前，会有如图2A-2B所示的提早导通状况，造成元件的临界电压降低。
有鉴于此，本发明即针对上述现有技术的不足，提出一种双扩散金属氧化物半导体元件及其制造方法，可改善元件提早导通状况，提高元件操作的临界电压；改善栅极环状结构角落的元件操作参数，增加元件的应用范围。
发明内容
本发明目的在于克服现有技术的不足与缺陷，提出一种双扩散金属氧化物半导体元件及其制造方法。
为达上述目的，本发明提供了一种双扩散金属氧化物半导体元件，包含：一基板，其具有绝缘结构以定义第一元件区与第二元件区；一栅极，位于该基板表面上，由俯视图视之，其具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；一本体区，位于该第一元件区中，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；一轻掺杂漏极区，位于该本体区中，其具有第二导电型杂质掺杂；一源极，位于该本体区中，其具有第二导电型杂质掺杂；一本体极，位于该本体区中，其具有第一导电型杂质掺杂；以及一漏极，位于该第二元件区中；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该环状结构的角落完全设置于该绝缘结构上。
在其中一种实施型态中，该环状结构大致呈矩形，其较短的两侧边完全设置于该绝缘结构上。
就另一观点，本发明也提供了一种双扩散金属氧化物半导体元件，包含：一基板，其具有绝缘结构以定义第一元件区与第二元件区；一栅极，位于该基板表面上，由俯视图视之，其具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；一本体区，位于该第一元件区中，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；一轻掺杂漏极区，位于该本体区中，其具有第二导电型杂质掺杂；一源极，位于该本体区中，其具有第二导电型杂质掺杂；一本体极，位于该本体区中，其具有第一导电型杂质掺杂；以及一漏极，位于该第二元件区中；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。
在其中一种实施型态中，该预设距离不小于最小设计线宽、或不小于1微米。
就另一观点，本发明也提供了一种双扩散金属氧化物半导体元件制造方法，包含：提供一基板，并于其中形成一绝缘结构以定义第一元件区与第二元件区；于该基板表面上形成一栅极，由俯视图视之，该栅极具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；于该第一元件区中形成一本体区，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；于该本体区中形成一轻掺杂漏极区，其具有第二导电型杂质掺杂；于该本体区中形成一源极，其具有第二导电型杂质掺杂；于该本体区中形成一本体极，其具有第一导电型杂质掺杂；以及于该第二元件区中形成一漏极；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该环状结构的角落完全设置于该绝缘结构上。
就另一观点，本发明也提供了一种双扩散金属氧化物半导体元件制造方法，包含：提供一基板，并于其中形成一绝缘结构以定义第一元件区与第二元件区；于该基板表面上形成一栅极，由俯视图视之，该栅极具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；于该第一元件区中形成一本体区，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；于该本体区中形成一轻掺杂漏极区，其具有第二导电型杂质掺杂；于该本体区中形成一源极，其具有第二导电型杂质掺杂；于该本体区中形成一本体极，其具有第一导电型杂质掺杂；以及于该第二元件区中形成一漏极；其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。
该双扩散金属氧化物半导体元件例如可为两共源极的横向双扩散金属氧化物半导体(lateral double diffused metal oxide semiconductor,LDMOS)元件或双扩散漏极金属氧化物半导体(double diffused drainmetal oxide semiconductor,DDDMOS)元件。
下面通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A-1C显示现有技术的双扩散金属氧化物半导体元件俯视与剖视图；
图2A显示现有技术的双扩散金属氧化物半导体元件的漏极电流－栅极电压特性曲线；
图2B显示现有技术的双扩散金属氧化物半导体元件的漏极电导－栅极电压特性曲线；
图3A-3L显示本发明的第一个实施例；
图4A与4B显示本发明的第二个实施例；
图5A-5H显示本发明的第三个实施例；
图6A与6B显示本发明的第四个实施例；
图7A与7B显示本发明的第五个实施例；
图8A-8C显示本发明的第六个实施例；
图9A-9C显示本发明的第七个实施例。
图中符号说明
11 基板
12 绝缘结构
13 栅极
14 本体区
15 轻掺杂漏极区
16 本体极
17 源极
18 漏极
19 漏极扩散区
20 井区
100,200 元件区
Id 漏极电流
gm 漏极电导
Vg 栅极电压
具体实施方式
本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参阅图3A-3L，显示本发明的第一个实施例，图3A-3L显示横向双扩散金属氧化物半导体(lateral double diffused metal oxidesemiconductor,LDMOS)的制造流程示意图。图3B显示在图3A中，CC’剖线的剖视示意图。请同时参阅图3A与3B，首先提供具有第一导电型基板11，基板11例如但不限于P型基板，并于其中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如可为如图3B所示的LOCOS结构，亦可为浅沟槽绝缘(shallow trench isolation,STI)结构。
接下来请参阅图3C与3D，于基板11上，形成栅极13，由俯视图图3C视之，栅极13具有环状结构，环绕第一元件区100，且环状结构部分位于第一元件区100内，需注意的是，由俯视图图3C视之，栅极13环状结构的上下两侧边，完全位于绝缘结构12之上，如DD’剖线的剖视示意图图3D所示，这是为了当LDMOS元件于正常操作时，使环状结构的角落能位在绝缘结构12上，使得栅极13不会在环状结构的角落导通或漏电。
接下来请参阅图3E与3F，通过微影技术与栅极13的屏蔽，并以离子植入技术，将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体区14。
再接下来请参阅图3G与3H，通过微影技术与栅极13的屏蔽，并以离子植入技术，将第二导电型杂质，例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成轻掺杂漏极区15。
再接下来请参阅图3I与3J，通过沉积与自我对准蚀刻(self-alignment etch)技术，在栅极13外侧，形成间隔层13a。接下来请参阅图3K与3L，通过微影技术、栅极13、以及间隔层13a的屏蔽，并以离子植入技术，分别将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体极16；并将第二导电型杂质例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成源极17与漏极18。其中，由俯视图图3K视之，轻掺杂漏极区15、源极17、与本体极16于环状结构内由外而内排列，以形成两共源极的LDMOS元件。
图4A与4B显示本发明的第二个实施例，与第一个实施例不同的是，此LDMOS元件并非以将栅极13环状结构的上下两端，完全位于绝缘结构12之上；而是如图4A所示，调整轻掺杂漏极区15与环状结构的上下两侧边相接之处，使其相距一段距离d与d’（d与d’可以相同或不同），其EE’剖线的剖视图，如图4B所示，其用意亦在于使环状结构的角落，也就是通道的边缘，能在LDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。在较佳实施型态中，该距离d与d’宜不小于最小设计线宽，所谓最小设计线宽是指制造此LDMOS元件时，所使用的半导体工艺技术的最小设计线宽，而更佳为1微米以上。
请参阅图5A-5H，显示本发明的第三个实施例，本实施例与第一个实施例相似，但应用本发明于另一种DMOS元件，也就是双扩散漏极金属氧化物半导体(double diffused drain metal oxide semiconductor,DDDMOS)的制造流程示意图。图5B显示在图5A中，FF’剖线的剖视示意图。请同时参阅图5A与5B，首先提供具有第一导电型基板11，基板11例如但不限于P型基板，并于其中形成绝缘结构12以定义第一元件区100与第二元件区200，绝缘结构12例如可为如图5B所示的STI结构，亦可为LOCOS结构。
接下来请参阅图5C与5D，于基板11上，形成栅极13，由俯视图图5C视之，栅极13具有环状结构，环绕第一元件区100，且环状结构全部位于第一元件区100内，接下来通过微影技术与栅极13的屏蔽，并以离子植入技术，将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体区14。再接下来，通过微影技术与栅极13的屏蔽，并以离子植入技术，将第二导电型杂质，例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成轻掺杂漏极区15。需注意的是，相较于现有技术，本实施例调整轻掺杂漏极区15与环状结构的上下两侧边相接之处，使其相距至少一最小距离，其FF’剖线的剖视图，如图5D所示。与其它实施例相同，其用意亦在于使环状结构的角落，也就是通道的边缘，能在DDDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。其中，该最小距离宜不小于最小设计线宽，所谓最小设计线宽是指制造此LDMOS元件时，所使用的半导体工艺技术的最小设计线宽，而更佳为1微米以上。
再接下来请参阅图5E与5F，通过沉积与自我对准蚀刻(self-alignment etch)技术，在栅极13外侧，形成间隔层13a。接下来请参阅图5G与5H，通过微影技术、栅极13、以及间隔层13a的屏蔽，并以离子植入技术，分别将第一导电型杂质，例如但不限于为P型杂质，以加速离子的形式，植入定义的区域内，以形成本体极16；并将第二导电型杂质例如但不限于为N型杂质，以加速离子的形式，植入定义的区域内，以形成源极17与漏极18。其中，由俯视图图5G视之，轻掺杂漏极区15、源极17、与本体极16于环状结构内由外而内排列，以形成两共源极的DDDMOS元件。
图6A与6B显示本发明的第四个实施例，与第一个实施例不同的是，此LDMOS元件中栅极13环状结构的上下两侧边，不仅完全位于绝缘结构12之上，且其与绝缘结构12边缘的距离加大；其用意在说明，在环状结构的角落，由俯视图图6A与剖线GG’的剖视图图6B所示，不必须与本体区14相接，重点在于使通道的边缘，能在LDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。由此可知，栅极13亦可以为各种形状的设计，而不限定于各实施例所示的矩形。
图7A与7B显示本发明的第五个实施例，与第三个实施例不同的是，此DDDMOS元件的绝缘结构12为LOCOS结构，其剖线HH’的剖视图如图7B所示，与其它实施例相同，其用意亦在于使环状结构的角落，也就是通道的边缘，能在DDDMOS元件操作时，使得栅极13不会在环状结构的角落导通或漏电。
图8A-8C显示本发明的第六个实施例，与第三个实施例不同的是，此DDDMOS元件更包含漏极扩散区19，其剖线II’与JJ’的剖视图如图8B与8C所示，本实施例旨在说明在DDDMOS元件结构中，亦可包含漏极扩散区19以形成通道的一部分。
图9A-9C显示本发明的第七个实施例，与第六个实施例相似，不同的是，此DMOS元件不包含漏极扩散区19，而是于元件区100中，以全面性离子植入方式形成具有第二导电型杂质掺杂的井区20，其剖线KK’与LL’的剖视图如图9B与9C所示，本实施例旨在说明在DMOS元件结构中，亦可包含井区20以形成通道的一部分。
以上已针对较佳实施例来说明本发明，只是以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其它工艺步骤或结构，如深井区等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术；再如，本发明亦可以应用于共漏极的双扩散金属氧化物半导体元件，只要将相关的其它区，例如本体区、本体极、与轻掺杂漏极区等作相对设置即可；又如，本发明亦可以应用于其它具有栅极环状结构的元件。本发明的范围应涵盖上述及其它所有等效变化。

Claims (4)

1.一种双扩散金属氧化物半导体元件，其特征在于，包含：
一基板，其具有绝缘结构以定义第一元件区与第二元件区；
一栅极，位于该基板表面上，由俯视图视之，其具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；
一本体区，位于该第一元件区中，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；
一轻掺杂漏极区，位于该本体区中，其具有第二导电型杂质掺杂；
一源极，位于该本体区中，其具有第二导电型杂质掺杂；
一本体极，位于该本体区中，其具有第一导电型杂质掺杂；以及
一漏极，位于该第二元件区中；
其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。
2.如权利要求1所述的双扩散金属氧化物半导体元件，其中，该预设距离不小于最小设计线宽、或不小于1微米。
3.一种双扩散金属氧化物半导体元件制造方法，其特征在于，包含：
提供一基板，并于其中形成一绝缘结构以定义第一元件区与第二元件区；
于该基板表面上形成一栅极，由俯视图视之，该栅极具有一环状结构，环绕该第一元件区，且该环状结构部分或全部位于该第一元件区内；
于该第一元件区中形成一本体区，其具有第一导电型杂质掺杂，且其范围由该环状结构定义；
于该本体区中形成一轻掺杂漏极区，其具有第二导电型杂质掺杂；
于该本体区中形成一源极，其具有第二导电型杂质掺杂；
于该本体区中形成一本体极，其具有第一导电型杂质掺杂；以及
于该第二元件区中形成一漏极；
其中，由俯视图视之，该轻掺杂漏极区、该源极、与该本体极于该环状结构内由外而内排列；且其中，该轻掺杂漏极区与该环状结构的角落间，分开一段预设距离。
4.如权利要求3所述的双扩散金属氧化物半导体元件制造方法，其中，该预设距离不小于最小设计线宽、或不小于1微米。
CN201310574182.9A 2011-01-26 2011-03-10 双扩散金属氧化物半导体元件及其制造方法 Active CN103646964B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
TW100102809A TWI451572B (zh) 2011-01-26 2011-01-26 雙擴散金屬氧化物半導體元件及其製造方法
TW100102809 2011-01-26
CN201110060970.7A CN102623497B (zh) 2011-01-26 2011-03-10 双扩散金属氧化物半导体元件及其制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201110060970.7A Division CN102623497B (zh) 2011-01-26 2011-03-10 双扩散金属氧化物半导体元件及其制造方法

Publications (2)

Publication Number Publication Date
CN103646964A true CN103646964A (zh) 2014-03-19
CN103646964B CN103646964B (zh) 2016-04-20

Family

ID=46543551

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201310574182.9A Active CN103646964B (zh) 2011-01-26 2011-03-10 双扩散金属氧化物半导体元件及其制造方法
CN201110060970.7A Active CN102623497B (zh) 2011-01-26 2011-03-10 双扩散金属氧化物半导体元件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201110060970.7A Active CN102623497B (zh) 2011-01-26 2011-03-10 双扩散金属氧化物半导体元件及其制造方法

Country Status (3)

Country Link
US (4) US8653594B2 (zh)
CN (2) CN103646964B (zh)
TW (1) TWI451572B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934477A (zh) * 2014-03-20 2015-09-23 美国芯凯公司 具有改进的栅极电荷的功率半导体晶体管
CN105633144A (zh) * 2015-06-26 2016-06-01 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8581338B2 (en) 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US8575693B1 (en) * 2012-05-24 2013-11-05 Richtek Technology Corporation Double diffused metal oxide semiconductor device
US9799766B2 (en) 2013-02-20 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage transistor structure and method
TWI503982B (zh) * 2013-05-10 2015-10-11 Richtek Technology Corp Ｎ型金屬氧化物半導體元件及其製造方法
CN104241354B (zh) * 2013-06-09 2018-03-06 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管及其形成方法
US20150035067A1 (en) * 2013-08-05 2015-02-05 Globalfoundries Singapore Pte. Ltd. Low rdson device and method of manufacturing the same
US10553687B2 (en) * 2013-10-11 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having conductive feature overlapping an edge of an active region
US10446695B2 (en) 2015-10-21 2019-10-15 United Silicone Carbide, Inc. Planar multi-implanted JFET
US9653618B1 (en) 2015-10-21 2017-05-16 United Silicon Carbide, Inc. Planar triple-implanted JFET
EP3319127B1 (en) * 2016-11-07 2020-12-30 ams AG Field effect transistor device with separate source and body contacts and method of producing the device
KR102422620B1 (ko) * 2018-08-02 2022-07-18 주식회사 디비하이텍 고전압 반도체 소자 및 제조방법
CN112466956B (zh) * 2020-12-15 2023-03-24 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705439A (en) * 1996-04-22 1998-01-06 Taiwan Semiconductor Manufacturing Company Ltd. Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS
JP2007128978A (ja) * 2005-11-01 2007-05-24 Denso Corp 半導体装置およびその製造方法
CN101355103A (zh) * 2007-07-23 2009-01-28 三美电机株式会社 Dmos型半导体装置及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101179097A (zh) * 2007-11-30 2008-05-14 电子科技大学 Soi高压器件
JP4568325B2 (ja) * 2007-12-20 2010-10-27 シャープ株式会社 半導体装置及びその製造方法
JP2010157582A (ja) * 2008-12-26 2010-07-15 Rohm Co Ltd 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705439A (en) * 1996-04-22 1998-01-06 Taiwan Semiconductor Manufacturing Company Ltd. Method to make an asymmetrical LDD structure for deep sub-micron MOSFETS
JP2007128978A (ja) * 2005-11-01 2007-05-24 Denso Corp 半導体装置およびその製造方法
CN101355103A (zh) * 2007-07-23 2009-01-28 三美电机株式会社 Dmos型半导体装置及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104934477A (zh) * 2014-03-20 2015-09-23 美国芯凯公司 具有改进的栅极电荷的功率半导体晶体管
CN104934477B (zh) * 2014-03-20 2019-11-19 美国芯凯公司 具有改进的栅极电荷的功率半导体晶体管
CN105633144A (zh) * 2015-06-26 2016-06-01 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
CN105633144B (zh) * 2015-06-26 2019-09-24 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法

Also Published As

Publication number Publication date
TWI451572B (zh) 2014-09-01
US8709900B1 (en) 2014-04-29
US20140120679A1 (en) 2014-05-01
US20140120676A1 (en) 2014-05-01
CN102623497A (zh) 2012-08-01
CN102623497B (zh) 2014-03-26
TW201232777A (en) 2012-08-01
US20120187483A1 (en) 2012-07-26
US8728895B1 (en) 2014-05-20
US8729630B1 (en) 2014-05-20
CN103646964B (zh) 2016-04-20
US20140117443A1 (en) 2014-05-01
US8653594B2 (en) 2014-02-18

Similar Documents

Publication Publication Date Title
CN102623497B (zh) 双扩散金属氧化物半导体元件及其制造方法
TWI455316B (zh) 高壓多閘極元件及其製造方法
CN109524457B (zh) 半导体装置
CN102610641B (zh) 高压ldmos器件及其制造方法
CN102148247B (zh) 增加击穿防护电压的横向扩散金属氧化物半导体元件与制作方法
CN102637738B (zh) 高压多栅极元件及其制造方法
CN107871782B (zh) 双扩散金属氧化物半导体元件及其制造方法
CN104362091B (zh) 双沟槽场效应管的制造方法
US9343538B2 (en) High voltage device with additional isolation region under gate and manufacturing method thereof
CN106469755A (zh) 横向双扩散金属氧化物半导体元件及其制造方法
CN104269441A (zh) 等间距固定电荷区soi耐压结构及soi功率器件
CN110504318A (zh) 横向双扩散金属氧化物半导体元件及其制造方法
CN204179089U (zh) 等间距固定电荷区soi耐压结构及soi功率器件
CN103824882B (zh) 双扩散金属氧化物半导体元件及其制造方法
TWI422036B (zh) 高壓元件及其製造方法
CN102903752B (zh) 高压元件及其制造方法
US9780171B2 (en) Fabricating method of lateral-diffused metal oxide semiconductor device
CN103872112A (zh) 半导体结构及其操作方法
CN110660852A (zh) 金属氧化物半导体元件及其制造方法
CN105161546B (zh) 高压肖特基二极管器件
CN104347691B (zh) 半导体装置及其操作方法
CN103515431B (zh) 双扩散漏极金属氧化物半导体元件及其制造方法
CN102646706B (zh) 高压元件及其制造方法
CN104701372B (zh) 横向扩散金属氧化物半导体器件及其制造方法
CN102769036B (zh) Ldmos半导体结构及其制造方法与操作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant