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CN107871782B - 双扩散金属氧化物半导体元件及其制造方法 - Google Patents

双扩散金属氧化物半导体元件及其制造方法 Download PDF

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CN107871782B
CN107871782B CN201710062427.8A CN201710062427A CN107871782B CN 107871782 B CN107871782 B CN 107871782B CN 201710062427 A CN201710062427 A CN 201710062427A CN 107871782 B CN107871782 B CN 107871782B
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Abstract

本发明提出一种双扩散金属氧化物半导体元件及其制造方法。双扩散金属氧化物半导体元件包含：基板、外延层、高压阱、本体区、栅极、源极、漏极、漂移埋区及埋区。高压阱与基板的上表面之间具有第一PN接面。漂移埋区具有第二导电型，埋区具有第一导电型。于通道方向上，埋区的长度大于或等于漂移埋区的长度。由剖视图视之，于通道方向上，漂移埋区与埋区之间或高压阱与埋区之间具有第二PN接面。由剖视图视之，第二PN接面自外延层表面开始沿着垂直方向而向下计算所具有的深度，浅于第一PN接面自外延层表面开始沿着垂直方向而向下计算所具有的深度。

Description

双扩散金属氧化物半导体元件及其制造方法
技术领域
本发明涉及一种双扩散金属氧化物半导体元件及其制造方法，特别是指一种在双扩散金属氧化物半导体(Double Diffused Metal Oxide Semiconductor，DMOS)元件于不导通操作时，提高其元件崩溃防护电压，且于导通操作时，亦能够降低其导通电阻的双扩散金属氧化物半导体元件及其制造方法。
背景技术
请参考图1，其显示现有技术的N型双扩散金属氧化物半导体元件的剖视图。如图1所示，现有技术的N型双扩散金属氧化物半导体元件100包含：基板17、绝缘结构13、高压阱15、本体区16、源极18、漏极19、与栅极11。其中，基板17的导电型为P型，高压阱15的导电型为N型，形成于基板17上，绝缘结构13为区域氧化(local oxidation of silicon，LOCOS)结构，以定义操作区13a，作为现有技术的N型双扩散金属氧化物半导体元件100操作时主要的作用区。操作区13a的范围由图1中，由两个指向相反方向的箭号所示意。
这种现有技术的N型双扩散金属氧化物半导体元件100有一缺点：在此现有技术的N型双扩散金属氧化物半导体元件100中，在导通与不导通的操作条件下，其基板17电连接至接地电位(图未示)，而高压阱15的电位为相对高的电位，会造成在导通操作中，高压阱15在操作区13a中完全空乏，因此导通电阻相对较高，限制了操作的速度，与元件的性能。
对此一缺点的改善，另有现有技术提出利用于DMOS元件中形成降低表面电场(reduce surface field，RESURF)作用，由此抑制DMOS元件于不导通操作时的高电场，以期能增加元件崩溃防护电压。然而，此一现有技术的方式仍有缺点：虽然增加了元件崩溃防护电压，但是导通电阻亦相对提高，如此一来，将会限制了操作的速度，与元件的性能。
有鉴于此，本发明提出一种在双扩散金属氧化物半导体元件于不导通操作时，提高其元件崩溃防护电压，且于导通操作时，亦能够降低其导通电阻的双扩散金属氧化物半导体元件及其制造方法。
发明内容
本发明的目的在于克服现有技术的不足与缺陷，提出一种在双扩散金属氧化物半导体元件于不导通操作时，提高其元件崩溃防护电压，且于导通操作时，亦能够降低其导通电阻的双扩散金属氧化物半导体元件及其制造方法。
为达上述目的，就其中一观点言，本发明提供了一种双扩散金属氧化物半导体(double diffused metal oxide semiconductor，DMOS)元件，包含：一基板，具有第一导电型，且该基板于一垂直方向上，具有相对的一上表面与一下表面；一外延层，形成于该基板上，具有相对该上表面的一外延层表面，且于该垂直方向上，堆叠并连接于该上表面上；一高压阱，形成于该外延层中，具有第二导电型，且于该垂直方向上，堆叠并连接于该基板的该上表面上，其中，该高压阱与该基板的该上表面之间具有一第一PN接面；一本体区，形成于该外延层中，具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且由剖视图视之，于该通道方向上，该本体区与该高压阱间具有一通道方向接面；一栅极，形成于该外延层上，于该垂直方向上，该栅极堆叠并连接于该外延层表面上，且由剖视图视之，该栅极覆盖至少部分的该通道方向接面；一源极，形成于该外延层中，具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该源极位于该本体区中；一漏极，形成于该外延层中，具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且于该通道方向上，该源极与该漏极位于该通道方向接面不同侧，且由剖视图视之，该漏极与该栅极由该高压阱隔开；一漂移埋区，形成于该外延层中，具有第二导电型，其中，由剖视图视之，于该通道方向上，部分该漂移埋区位于该漏极的正下方，且，该漂移埋区的长度大于或等于该漏极的长度；以及一埋区，形成于该基板与该外延层中，具有第一导电型，且于该垂直方向上，部分该埋区位于该基板中，且另一部分该埋区位于该外延层中，其中，由剖视图视之，于该通道方向上，至少部分该埋区位于该漂移埋区的正下方，且，该埋区的长度大于或等于该漏极的长度，其中，该埋区的长度大于或等于该漂移埋区的长度；其中，由剖视图视之，于该通道方向上，该漂移埋区与该埋区之间或该高压阱与该埋区之间具有一第二PN接面，且，由剖视图视之，该第二PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度，浅于该第一PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度；其中，该漂移埋区于该通道方向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该埋区于该通道方向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；其中，该第一边界及该第三边界，于该通道方向上，介于该漏极与该通道方向接面之间；该第二边界及该第四边界，于该通道方向上，至少超过一第五边界，其中该第五边界位于该漏极与靠近该漏极的一绝缘结构之间，其中该绝缘结构用以定义该双扩散金属氧化物半导体元件的一元件区。
在一种较佳的实施型态中，双扩散金属氧化物半导体元件还包含一场氧化区，形成于该外延层上的该操作区中，且于该垂直方向上，该场氧化区堆叠并连接于该高压阱，且于该通道方向上，该场氧化区介于该通道方向接面与该漏极之间。
在一种较佳的实施型态中，双扩散金属氧化物半导体元件还包含一接点区，形成于该外延层中，具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该接点区位于该本体区中。
为达上述目的，就又一观点言，本发明提供了一种双扩散金属氧化物半导体元件制造方法，包含：提供一基板，该基板具有第一导电型，且该基板于一垂直方向上，具有相对的一上表面与一下表面；形成一外延层于该基板上，该外延层具有相对该上表面的一外延层表面，且于该垂直方向上，堆叠并连接于该上表面上；形成一高压阱于该外延层中，该高压阱具有第二导电型，且于该垂直方向上，堆叠并连接于该基板的该上表面上，其中，该高压阱与该基板的该上表面之间具有一第一PN接面；形成一本体区于该外延层中，该本体区具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且由剖视图视之，于该通道方向上，该本体区与该高压阱间具有一通道方向接面；形成一栅极于该外延层上，于该垂直方向上，该栅极堆叠并连接于该外延层表面上，且由剖视图视之，该栅极覆盖至少部分的该通道方向接面；形成一源极于该外延层中，该源极具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该源极位于该本体区中；形成一漏极于该外延层中，该漏极具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且于该通道方向上，该源极与该漏极位于该通道方向接面不同侧，且由剖视图视之，该漏极与该栅极由该高压阱隔开；形成一漂移埋区于该外延层中，该漂移埋区具有第二导电型，其中，由剖视图视之，于该通道方向上，部分该漂移埋区位于该漏极的正下方，且，该漂移埋区的长度大于或等于该漏极的长度；以及形成一埋区于该基板与该外延层中，该埋区具有第一导电型，且于该垂直方向上，部分该埋区位于该基板中，且另一部分该埋区位于该外延层中，其中，由剖视图视之，于该通道方向上，至少部分该埋区位于该漂移埋区的正下方，且，该埋区的长度大于或等于该漏极的长度，其中，该埋区的长度大于或等于该漂移埋区的长度；其中，由剖视图视之，于该通道方向上，该漂移埋区与该埋区之间或该高压阱与该埋区之间具有一第二PN接面，且，由剖视图视之，该第二PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度，浅于该第一PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度；其中，该漂移埋区于该通道方向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该埋区于该通道方向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；其中，该第一边界及该第三边界，于该通道方向上，介于该漏极与该通道方向接面之间；该第二边界及该第四边界，于该通道方向上，至少超过一第五边界，其中该第五边界位于该漏极与靠近该漏极的一绝缘结构之间，其中该绝缘结构用以定义该双扩散金属氧化物半导体元件的一元件区。
在一种较佳的实施型态中，双扩散金属氧化物半导体元件制造方法还包含：形成一场氧化区于该外延层上的该操作区中，且于该垂直方向上，该场氧化区堆叠并连接于该高压阱，且于该通道方向上，该场氧化区介于该通道方向接面与该漏极之间。
在一种较佳的实施型态中，双扩散金属氧化物半导体元件制造方法还包含：形成一接点区于该外延层中，该接点区具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该接点区位于该本体区中。
在一种较佳的实施型态中，该漂移埋区中的第二导电型杂质浓度大于该高压阱中的第二导电型杂质浓度，且，该埋区中的第一导电型杂质浓度大于该基板中的第一导电型杂质浓度。
在一种较佳的实施型态中，该第一边界及该第三边界，于该通道方向上，位于该场氧化区的正下方的区域间。
以下通过具体实施例详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1显示现有技术的N型双扩散金属氧化物半导体元件的剖视图；
图2显示本发明的双扩散金属氧化物半导体元件的一实施例的剖视图；
图3A～3G显示本发明的双扩散金属氧化物半导体元件制造方法的一实施例；
图4～6示出，对应于图2，本发明的双扩散金属氧化物半导体元件的电性示意图。
图中符号说明
100 现有双扩散金属氧化物半导体元件
200 双扩散金属氧化物半导体元件
11、21 栅极
13、23f、23r 绝缘结构
13a、23a 元件区
14、24 场氧化区
15、25 高压阱
16、26 本体区
16a、26a 接点区
18、28 源极
19、29 漏极
17、27 基板
21a 上表面
21b 下表面
22 外延层
22a 外延层表面
26b、28a 光阻层
41 埋区
42 漂移埋区
B1、B2 边界
C1、C2 边界
JN 通道方向接面
M1、M2 边界
N1、N2、N3 边界
H1、H2 深度
L1 区域
L2 区域
P 区域
PN0 PN接面
PN1 PN接面
PN2 PN接面
W29 长度
W41 长度
W42 长度
具体实施方式
有关本发明的前述及其他技术内容、特点与功效，在以下配合参考图式的一较佳实施例的详细说明中，将可清楚的呈现。本发明中的图式均属示意，主要意在表示工艺步骤以及各层之间的上下次序关系，至于形状、厚度与宽度则并未依照比例绘制。
请参考图2，其显示本发明的一实施例。本实施例系以N型双扩散金属氧化物半导体(double diffused metal oxide semiconductor，DMOS)元件为例说明。
如图2所示，双扩散金属氧化物半导体元件200包含：基板27、外延层22、绝缘结构23f、绝缘结构23r、高压阱25、本体区26、场氧化区24、接点区26a、埋区41、漂移埋区42、源极28、漏极29以与栅极21。其中，值得注意的是，本发明与现有技术具有下述的差异：由于本发明包含埋区41与漂移埋区42，因此漂移埋区42与埋区41之间或者高压阱25与埋区41之间会具有一深度较浅的PN接面(PN junction)PN2。然而，现有技术并不具有此一深度较浅的PN接面PN2(关于埋区41与漂移埋区42的特征及细节及深度较浅的PN接面PN2的特征，容后详述)。
其中，基板27具有第一导电型，例如但不限于为P型，且于垂直方向(如图中粗虚线箭号所示的方向)上，具有相对的上表面21a与下表面21b。外延层22以外延工艺步骤形成于基板27上，具有相对上表面21a的外延层表面22a，且于垂直方向上，堆叠并连接于上表面21a上。绝缘结构23f及绝缘结构23r例如但不限于为区域氧化(local oxidation ofsilicon，LOCOS)结构，以定义操作区23a，作为双扩散金属氧化物半导体元件200操作时主要的作用区。且本体区26、源极28、与漏极29，由剖视图图2视之，皆位于操作区23a之中。高压阱25形成于外延层22中，具有第二导电型，例如但不限于为N型，且于垂直方向上，堆叠并连接于基板27的上表面21a上。在本实施例中，由于基板27具有第一导电型，例如但不限于为P型，且高压阱25具有第二导电型，例如但不限于为N型，因此高压阱25与基板27的上表面21a之间具有一PN接面PN1。
本体区26形成于外延层22中，具有第一导电型，其例如但不限于为P型，且于垂直方向上，堆叠并连接于外延层表面202a下，且于通道方向(如图中粗实线箭号所示的方向)上，本体区26与高压阱25具有一通道方向接面JN，如图2中粗实线所示意。栅极21形成于外延层22上，且于垂直方向上，栅极21堆叠并连接于外延层表面22a上，且由剖视图图2视之，栅极21覆盖至少部分通道方向接面JN。在本实施例中，例如但不限于覆盖全部的通道方向接面JN。源极28形成于外延层22中，具有第二导电型，例如但不限于为N型，且于垂直方向上，堆叠并连接于外延层表面22a之下，且由剖视图图2视之，源极28位于本体区26中。漏极29形成于外延层22中，具有第二导电型，例如但不限于为N型，且于垂直方向上，堆叠并连接于外延层表面22a下，且于通道方向上，源极28与漏极29位于通道方向接面JN的不同侧，且由剖视图图2视之，漏极29与栅极21由高压阱25隔开。
场氧化区24形成于外延层22上的操作区23a中，且于垂直方向上，场氧化区24堆叠并连接于高压阱25，且于通道方向上，场氧化区24介于通道方向接面JN与漏极29之间。
接点区26a形成于外延层22中，具有第一导电型，例如但不限于P型，且于垂直方向上，堆叠并连接于外延层表面22a之下，且由剖视图图2视之，接点区26a位于本体区26中，用以作为本体区26电性接点。
漂移埋区42形成于外延层22中，具有第二导电型，例如但不限于N型。在一实施例中，漂移埋区42中的第二导电型(例如但不限于N型)浓度大于高压阱25中的第二导电型(例如但不限于N型)杂质浓度。其中，由剖视图图2视之，于通道方向上，部分漂移埋区42位于漏极29的正下方。且，值得注意的是，在一实施例中，漂移埋区42的长度W42大于漏极29的长度W29。然而，在另一实施例中，漂移埋区42的长度W42亦可等于漏极29的长度W29。
埋区41形成于基板27与外延层22中，具有第一导电型，例如但不限于为P型。在一实施例中，埋区41中的第一导电型(例如但不限于P型)杂质浓度大于基板27中的第一导电型(例如但不限于P型)杂质浓度。且于垂直方向上，部分埋区41(在本实施例中，例如为下半部)位于基板27中，且另一部分(在本实施例中，例如为上半部)埋区41位于外延层22中。由剖视图图2视之，于通道方向上，部分埋区41位于漂移埋区42的正下方。且，值得注意的是，在一实施例中，埋区41的长度W41大于漏极29的长度W29。然而，在另一实施例中，埋区41的长度W41亦可等于漏极29的长度W29。
又，值得注意的是，在一实施例中，埋区41的长度W41大于漂移埋区42的长度W42。然而，在另一实施例中，埋区41的长度W41亦可等于漂移埋区42的长度W42。意即，在本实施例中，长度W41≥长度W42。需说明的是，在本实施例中，漂移埋区42与埋区41之间，由高压阱25隔开；而在一实施例中，漂移埋区42与埋区41亦可以直接邻接，因此，PN接面PN2在不同的实施例中，可由埋区41与高压阱25形成，亦可以为埋区41与漂移埋区42所形成。又，值得注意的是，在本实施例中，漂移埋区42与漏极29之间，由高压阱25隔开；而在一实施例中，漂移埋区42与漏极29亦可以直接邻接。
于信道方向上，埋区41于通道方向上具有靠近栅极21的边界B1及远离栅极21的边界B2，而漂移埋区42于通道方向上具有靠近栅极21的边界C1及远离栅极21的边界C2。由剖视图图2视之，埋区41的边界B1与漂移埋区42的边界C1，于通道方向上，介于漏极29与通道方向接面JN之间。埋区41的边界B2与漂移埋区42的边界C2，于通道方向上，至少超过边界M1。根据图2所示，边界M1位于漏极29与靠近漏极29的绝缘结构23r之间。
值得注意的是，在一实施例中，埋区41的边界B1与漂移埋区42的边界C1，于通道方向上，介于漏极29与通道方向接面JN之间。意即，在一实施例中，埋区41的边界B1与漂移埋区42的边界C1可位于漏极29与通道方向接面JN之间的区域L1间。然而，在另一实施例中，埋区41的边界B1与漂移埋区42的边界C1则可于通道方向上，位于场氧化区24的正下方的区域L2间。
又，值得注意的是，在一实施例中，埋区41的边界B2与漂移埋区42的边界C2，于通道方向上，可于通道方向上，位于边界M1及图2所示的边界M2之间的区域P。又，值得注意的是，在一实施例中，亦可以由一第一导电型或第二导电型掺杂的区域，将原生基板分为基板27与外延层22两个区域，此为本领域技术人员所熟知，在此不予赘述。
值得注意的是，本发明与现有技术具有下述的差异：由于本发明包含埋区41与漂移埋区42，且，在本实施例中，由于埋区41具有第一导电型，例如但不限于为P型，且漂移埋区42具有第二导电型，例如但不限于为N型，且高压阱25具有第二导电型，例如但不限于为N型，因此，在本实施例中，漂移埋区42与埋区41之间会具有一PN接面PN2。或者，高压阱25与埋区41之间会具有一PN接面PN2。由剖视图视之，PN接面PN2自外延层表面22a开始沿着垂直方向而向下计算所具有的深度H2，浅于PN接面PN1(高压阱25与基板27的上表面21a之间所形成的)自外延层表面22a开始沿着垂直方向而向下计算所具有的深度H1。意即，深度H2＜深度H1。
本发明正是因为在靠近漏极29处具有一较浅深度H2的PN接面PN2，因而在双扩散金属氧化物半导体元件200不导通的操作下，由于漂移埋区42具有浓度较高压阱25高的N型杂质掺杂，且埋区41具有浓度较基板27高的P型杂质掺杂；在靠近漏极29处的PN接面PN2附近，可形成空乏区，与双扩散金属氧化物半导体元件200本身操作时的横向空乏区结合，形成大范围的空乏区，以抑制双扩散金属氧化物半导体元件200于不导通操作时的高电场。如此一来，可以使PN接面PN2的崩溃防护电压提高，又同时能够降低导通电阻。
然而，现有技术并不具有此一深度较浅的PN接面PN2。相较于本发明具有二个PN接面(意即PN接面PN1与PN接面PN2，且，靠近漏极29处的PN接面PN2的深度H2浅于PN接面PN1的深度H1)，现有技术仅具有单一个PN接面PN0中。且，在现有技术中，靠近漏极19处的PN接面PN0的深度(图未示)与靠近源极18处的PN接面PN0的深度(图未示)皆是一样的，并没有深浅的差异。
请参考图3A～3G，其显示本发明的双扩散金属氧化物半导体元件制造方法的一实施例。
首先，如剖视示意图图3A所示，提供P型基板27，其中，基板27例如但不限于为P型硅基板，亦可以为其他P型半导体基板。P型基板27于垂直方向上(如图3A中粗虚线箭号所示的方向)，具有相对的上表面21a与下表面21b。接着如图3A所示，形成外延层22于P型基板27上，且于垂直方向上，具有相对上表面21a的外延层表面22a，外延层22堆叠并连接于上表面21a上。接着例如以离子植入工艺，将第二导电型杂质，以加速离子的形式，如图3A中细虚线箭号所示意，植入定义的区域内形成高压阱25于外延层22中，具有第二导电型，例如但不限于为N型，且于垂直方向上，堆叠并连接于基板27的上表面21a上。高压阱25与基板27的上表面21a之间具有一PN接面PN1。须说明的是，埋区41形成于基板27与外延层22中，具有第一导电型，例如但不限于为P型，且于垂直方向上，部分埋区41(在本实施例中，例如为下半部)位于基板27中，且另一部分(在本实施例中，例如为上半部)埋区41位于外延层22中。在一实施例中，埋区41中的第一导电型(例如但不限于P型)杂质浓度大于基板27中的第一导电型(例如但不限于P型)杂质浓度。埋区41例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，以定义离子植入范围，并以离子植入工艺，将P型杂质，以加速离子的形式，植入定义的植入范围内，而形成埋区离子植入区于基板27中，接着再将光阻层去除；接着再于外延层22形成后，以退火(anneal)工艺步骤，将部分植入范围内的P型杂质，热扩散至外延层22中，以形成埋区41；此为本领域技术人员所熟知，在此不予赘述。
接着，如图3B所示，漂移埋区42形成于外延层22中，具有第二导电型，例如但不限于为N型。在一实施例中，漂移埋区42中的第二导电型杂质(例如但不限于N型)浓度大于高压阱25中的第二导电型杂质浓度(例如但不限于N型)。漂移埋区42例如但不限于以微影工艺形成光阻层(未示出)为屏蔽，以定义离子植入范围，并以离子植入工艺，将N型杂质，以加速离子的形式，植入定义的植入范围内，而形成漂移埋区离子植入区于基板27中，接着再将光阻层去除；接着再于外延层22形成后，以退火(anneal)工艺步骤，将部分植入范围内的N型杂质，热扩散至外延层22中，以形成漂移埋区42；此为本领域技术人员所熟知，在此不予赘述。由剖视图图3B视之，于通道方向上，部分埋区41位于漂移埋区42的正下方。
值得注意的是，如图3B所示，在一实施例中，埋区41的长度W41大于漂移埋区42的长度W42。然而，在另一实施例中，埋区41的长度W41亦可等于漂移埋区42的长度W42。意即，在本实施例中，长度W41≥长度W42。
须说明的是，上述形成埋区41与漂移埋区42的工艺步骤的顺序可以互换，本发明不限于要先形成埋区41再形成漂移埋区42。亦可以先形成漂移埋区42再形成埋区41。
接下来，如剖视示意图图3C所示，形成绝缘结构23f及绝缘结构23r于外延层22上，以定义操作区23a；同时或接着形成场氧化区24于外延层22上的操作区23a中，且于垂直方向上，场氧化区24堆叠并连接于高压阱25。其中，绝缘结构23f、绝缘结构23r与场氧化区24为如图所示的区域氧化(local oxidation of silicon，LOCOS)结构或浅沟槽绝缘(shallow trench isolation，STI)结构。
接下来，如剖视示意图图3D所示，形成本体区26于外延层22中，具有第一导电型，例如但不限于为P型，且于垂直方向上，堆叠并连接于外延层表面22a下，且于通道方向上，本体区26与高压阱25间具有通道方向接面JN，如图3D中粗实线所示意。本体区26例如但不限于以微影工艺形成光阻层26b为屏蔽，以定义离子植入范围，并以离子植入工艺，将P型杂质，以加速离子的形式，植入定义的植入范围内，而形成本体区离子植入区于基板27中，接着再将光阻层去除。
接下来，如剖视示意图图3E所示，形成栅极21于外延层22上，且于垂直方向上，栅极21堆叠并连接于外延层表面22a上，且由剖视图图3E视之，栅极21覆盖至少部分通道方向接面JN，在本实施例中，例如但不限于覆盖全部的通道方向接面JN。
接下来，如剖视示意图图3F所示，形成源极28与漏极29于外延层22中，具有第二导电型，例如但不限于为N型，且于垂直方向上，堆叠并连接于外延层表面22a下，且由剖视示意图图3F视之，源极28位于本体区26中。漏极29形成于外延层22中，具有第二导电型，例如但不限于为N型，且于垂直方向上，堆叠并连接于外延层表面22a下，且于通道方向上，源极28与漏极29位于通道方向接面JN不同侧，且由剖视示意图图3F视之，漏极29与栅极21由高压阱25隔开。
其中，例如在N型双扩散金属氧化物半导体元件200中，于导通操作中，导通电流由N型漏极29流经高压阱25与本体区26，而至源极28，此信道路径是指因施加正电压于栅极21，而于P型本体区26与栅极21接面处形成通道(channel)，因此导通操作时，导通电流由漏极29流至源极28，此为本领域技术人员所熟知，在此不予赘述。
源极28与漏极29例如但不限于由相同的微影工艺步骤与相同的离子植入工艺步骤所形成。如图3F所示，例如但不限于以微影工艺形成光阻层28a与栅极21为屏蔽，定义N型源极28与N型漏极29，并以离子植入工艺，将N型杂质，以加速离子的形式，如图3F中虚线箭号所示意，植入定义的区域内，而形成N型源极28与N型漏极29于外延层表面22a下。
值得注意的是，在一实施例中，埋区41的边界B1与漂移埋区42的边界C1，于通道方向上，介于漏极29与通道方向接面JN之间。意即，在一实施例中，埋区41的边界B1与漂移埋区42的边界C1可位于漏极29与通道方向接面JN之间的区域L1间。然而，在另一实施例中，埋区41的边界B1与漂移埋区42的边界C1则可于通道方向上，位于场氧化区24的正下方的区域L2间。
又，值得注意的是，在一实施例中，埋区41的边界B2与漂移埋区42的边界C2，于通道方向上，可于通道方向上，位于边界M1及图2所示的边界M2之间的区域P。
由剖视示意图图3F视之，在本实施例中，漂移埋区42与埋区41之间会具有一PN接面PN2。或者，高压阱25与埋区41之间会具有一PN接面PN2。由剖视图视之，PN接面PN2自外延层表面22a开始沿着垂直方向而向下计算所具有的深度H2，浅于PN接面PN1(高压阱25与基板27的上表面21a之间所形成的)自外延层表面22a开始沿着垂直方向而向下计算所具有的深度H1。意即，深度H2＜深度H1。
接下来，如剖视示意图图3G所示，形成接点区26a于外延层22中，具有第一导电型，例如但不限于为P型，且于垂直方向上，堆叠并连接于外延层表面22a下。接点区26a例如但不限于以微影工艺形成光阻层26b为屏蔽，以定义离子植入范围，并以离子植入工艺，将P型杂质，以加速离子的形式，植入定义的植入范围内，而形成接点区离子植入区于外延层22中，接着再将光阻层去除；接着再以退火(anneal)工艺步骤，将植入范围内的P型杂质退火，以形成接点区26a；此为本领域技术人员所熟知，工艺步骤细节在此不予赘述。
值得注意的是，以上图2及图3A～3G中，本体区26亦可替换成P型阱(相同概念当然也可适用于N型元件，只要相应改变掺杂区即可)。本发明中所述的本体区利用自我对准植入工艺决定通道的长度。也就是说，通道是通过本体区的自我对准植入工艺而形成的。然而，本发明中所述的P型阱利用P型阱与多晶硅层(poly)的彼此重叠而决定通道的长度。也就是说，通道是通过P型阱的屏蔽而形成的。
以上图2及图3A～3G虽以N型元件为例来加以说明，但相同概念当然也可适用于P型元件，只要相应改变掺杂的杂质种类与浓度即可。
此外，请参考图4～6。图4～6示出，对应于图2，本发明的双扩散金属氧化物半导体元件的电性示意图。
根据图4所示，本发明的双扩散金属氧化物半导体元件200在相同的崩溃防护电压的条件下，相较于现有技术，其导通电阻明显下降。而本发明的双扩散金属氧化物半导体元件200在相同的导通电阻的条件下，相较于现有技术，其崩溃防护电压明显有被提高。由此，可知本发明的双扩散金属氧化物半导体元件200于不导通操作时，在提高其元件崩溃防护电压的同时，亦能够于导通操作时降低其导通电阻。
图5显示根据现有技术与本发明的崩溃防护电压的示意图。根据图5所示，本发明的双扩散金属氧化物半导体元件200，相较于现有技术，其崩溃防护电压明显有被提高。又，图6显示根据现有技术与本发明的导通操作的示意图。根据图6所示，本发明的双扩散金属氧化物半导体元件200，相较于现有技术，其于导通操作时的漏极电流，高于现有技术。意即，本发明的双扩散金属氧化物半导体元件200在提高其元件崩溃防护电压的同时，亦能够降低其导通电阻。
以上已针对较佳实施例来说明本发明，以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。在本发明的相同精神下，本领域技术人员可以思及各种等效变化。例如，在不影响元件主要的特性下，可加入其他工艺步骤或结构，如深阱等；又如，微影技术并不限于光罩技术，亦可包含电子束微影技术。凡此种种，皆可根据本发明的教示类推而得。此外，所说明的各个实施例，并不限于单独应用，亦可以组合应用，例如但不限于将两实施例并用。因此，本发明的范围应涵盖上述及其他所有等效变化。此外，本发明的任一实施型态不必须达成所有的目的或优点，因此，请权利要求任一项也不应以此为限。

Claims (10)

1.一种双扩散金属氧化物半导体DMOS元件，其特征在于，包含：
一基板，具有第一导电型，且该基板于一垂直方向上，具有相对的一上表面与一下表面；
一外延层，形成于该基板上，具有相对该上表面的一外延层表面，且于该垂直方向上，堆叠并连接于该上表面上；
一高压阱，形成于该外延层中，具有第二导电型，且于该垂直方向上，堆叠并连接于该基板的该上表面上，其中，该高压阱与该基板的该上表面之间具有一第一PN接面；
一本体区，形成于该外延层中，具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且由剖视图视之，于一通道方向上，该本体区与该高压阱间具有一通道方向接面；
一栅极，形成于该外延层上，于该垂直方向上，该栅极堆叠并连接于该外延层表面上，且由剖视图视之，该栅极覆盖至少部分的该通道方向接面；
一源极，形成于该外延层中，具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该源极位于该本体区中；
一漏极，形成于该外延层中，具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且于该通道方向上，该源极与该漏极位于该通道方向接面不同侧，且由剖视图视之，该漏极与该栅极由该高压阱隔开；
一漂移埋区，形成于该外延层中，具有第二导电型，其中，由剖视图视之，于该通道方向上，部分该漂移埋区位于该漏极的正下方，且，该漂移埋区的长度大于或等于该漏极的长度；以及
一埋区，形成于该基板与该外延层中，具有第一导电型，且于该垂直方向上，部分该埋区位于该基板中，且另一部分该埋区位于该外延层中，其中，由剖视图视之，于该通道方向上，至少部分该埋区位于该漂移埋区的正下方，且，该埋区的长度大于或等于该漏极的长度，其中，该埋区的长度大于或等于该漂移埋区的长度；
其中，由剖视图视之，于该通道方向上，该漂移埋区与该埋区之间或该高压阱与该埋区之间具有一第二PN接面，且，由剖视图视之，该第二PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度，浅于该第一PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度；
其中，该漂移埋区于该通道方向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该埋区于该通道方向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；
其中，该第一边界及该第三边界，于该通道方向上，介于该漏极与该通道方向接面之间；该第二边界及该第四边界，于该通道方向上，至少超过一第五边界，其中该第五边界位于该漏极与靠近该漏极的一绝缘结构之间，其中该绝缘结构用以定义该双扩散金属氧化物半导体元件的一元件区。
2.如权利要求1所述的双扩散金属氧化物半导体元件，其中，该漂移埋区中的第二导电型杂质浓度大于该高压阱中的第二导电型杂质浓度，且，该埋区中的第一导电型杂质浓度大于该基板中的第一导电型杂质浓度。
3.如权利要求1所述的双扩散金属氧化物半导体元件，还包含一场氧化区，形成于该外延层上的一操作区中，且于该垂直方向上，该场氧化区堆叠并连接于该高压阱，且于该通道方向上，该场氧化区介于该通道方向接面与该漏极之间。
4.如权利要求3所述的双扩散金属氧化物半导体元件，该第一边界及该第三边界，于该通道方向上，位于该场氧化区的正下方的区域间。
5.如权利要求1所述的双扩散金属氧化物半导体元件，还包含一接点区，形成于该外延层中，具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该接点区位于该本体区中。
6.一种双扩散金属氧化物半导体元件制造方法，其特征在于，包含：
提供一基板，该基板具有第一导电型，且该基板于一垂直方向上，具有相对的一上表面与一下表面；
形成一外延层于该基板上，该外延层具有相对该上表面的一外延层表面，且于该垂直方向上，堆叠并连接于该上表面上；
形成一高压阱于该外延层中，该高压阱具有第二导电型，且于该垂直方向上，堆叠并连接于该基板的该上表面上，其中，该高压阱与该基板的该上表面之间具有一第一PN接面；
形成一本体区于该外延层中，该本体区具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且由剖视图视之，于一通道方向上，该本体区与该高压阱间具有一通道方向接面；
形成一栅极于该外延层上，于该垂直方向上，该栅极堆叠并连接于该外延层表面上，且由剖视图视之，该栅极覆盖至少部分的该通道方向接面；
形成一源极于该外延层中，该源极具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该源极位于该本体区中；
形成一漏极于该外延层中，该漏极具有第二导电型，且于该垂直方向上，堆叠并连接于该外延层表面下，且于该通道方向上，该源极与该漏极位于该通道方向接面不同侧，且由剖视图视之，该漏极与该栅极由该高压阱隔开；
形成一漂移埋区于该外延层中，该漂移埋区具有第二导电型，其中，由剖视图视之，于该通道方向上，部分该漂移埋区位于该漏极的正下方，且，该漂移埋区的长度大于或等于该漏极的长度；以及
形成一埋区于该基板与该外延层中，该埋区具有第一导电型，且于该垂直方向上，部分该埋区位于该基板中，且另一部分该埋区位于该外延层中，其中，由剖视图视之，于该通道方向上，至少部分该埋区位于该漂移埋区的正下方，且，该埋区的长度大于或等于该漏极的长度，其中，该埋区的长度大于或等于该漂移埋区的长度；
其中，由剖视图视之，于该通道方向上，该漂移埋区与该埋区之间或该高压阱与该埋区之间具有一第二PN接面，且，由剖视图视之，该第二PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度，浅于该第一PN接面自该外延层表面开始沿着该垂直方向而向下计算所具有的深度；
其中，该漂移埋区于该通道方向上具有靠近该栅极的一第一边界及远离该栅极的一第二边界，该埋区于该通道方向上具有靠近该栅极的一第三边界及远离该栅极的一第四边界；
其中，该第一边界及该第三边界，于该通道方向上，介于该漏极与该通道方向接面之间；该第二边界及该第四边界，于该通道方向上，至少超过一第五边界，其中该第五边界位于该漏极与靠近该漏极的一绝缘结构之间，其中该绝缘结构用以定义该双扩散金属氧化物半导体元件的一元件区。
7.如权利要求6所述的双扩散金属氧化物半导体元件制造方法，其中，该漂移埋区中的第二导电型杂质浓度大于该高压阱中的第二导电型杂质浓度，且，该埋区中的第一导电型杂质浓度大于该基板中的第一导电型杂质浓度。
8.如权利要求6所述的双扩散金属氧化物半导体元件制造方法，还包含：
形成一场氧化区于该外延层上的一操作区中，且于该垂直方向上，该场氧化区堆叠并连接于该高压阱，且于该通道方向上，该场氧化区介于该通道方向接面与该漏极之间。
9.如权利要求8所述的双扩散金属氧化物半导体元件制造方法，该第一边界及该第三边界，于该通道方向上，位于该场氧化区的正下方的区域间。
10.如权利要求6所述的双扩散金属氧化物半导体元件制造方法，还包含：
形成一接点区于该外延层中，该接点区具有第一导电型，且于该垂直方向上，堆叠并连接于该外延层表面之下，且由剖视图视之，该接点区位于该本体区中。
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