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CN103295910A - 半导体装置及其制造方法 - Google Patents

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CN103295910A CN2013100633230A CN201310063323A CN103295910A CN 103295910 A CN103295910 A CN 103295910A CN 2013100633230 A CN2013100633230 A CN 2013100633230A CN 201310063323 A CN201310063323 A CN 201310063323A CN 103295910 A CN103295910 A CN 103295910A
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Abstract

本发明提供具有纵型沟槽MOSFET的半导体装置的制造方法，所述纵型沟槽MOSFET的半导体装置能够不降低栅极氧化膜的长期可靠性地抑制导通电阻的增大，同时也提高漏极与栅极之间的耐压。在具有沟槽栅极的纵型MOS晶体管中，通过使栅极电极至栅极电极下的N型高浓度埋入层的距离比现有构造更长，而且以其间作为P型沟槽底面下方区域（5），从而在将高电压施加至漏极区域并将0V施加至栅极电极的情况下，沟槽底面下方区域（5）耗尽化，由此，能够提高截止状态的耐压。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有沟槽栅极构造的纵型MOS晶体管的半导体装置及其制造方法。
背景技术
近年来，多种多样的便携设备流通，具有高能量密度且不发生记忆效应的Li离子电池多用作其电源。与此相伴的是，检测Li离子电池的过度充电、过度放电的保护用IC也成为必须。例如，关于面向便携电话的Li离子电池，为3.6V左右的电池电压，但在充电时，也有时候施加20V以上的电压，作为IC，要求含有高耐压的元件。
此时，在想要通过CMOS晶体管工艺而满足上述IC的规格的情况下，有必要形成适合于低耐压的MOS晶体管和适合于高耐压的MOS晶体管。原因是，高耐压元件为了满足其规格，有必要以某种程度增大元件尺寸，在由高耐压元件构成IC整体的情况下，最终的芯片尺寸增大，成为不具有成本竞争力的IC，难以满足市场对价格的要求。因此，在施加高电压的电路区域使用高耐压元件，在其他电路区域使用低耐压元件，由此抑制芯片尺寸。而且，在将功率MOSFET内置于保护IC的IC中，功率MOSFET的导通电阻要求低至约10mΩ·mm2的电阻。由于这样的功率MOSFET在芯片整体占据的面积的比例非常大，因而功率MOSFET的性能提高大大有助于芯片尺寸的缩小。
在此，当聚焦于功率MOSFET，则提出了如图3所示地使用沟槽而将沟道形成为纵型的构造的MOS型晶体管。该现有的纵型MOS晶体管，在P型半导体衬底301上形成有作为漏极区域的N型埋入层302和缓和电场的N-Epi层303，进而在其表面上通过离子注入和热扩散等而形成P型体区域（body region）304、作为源极的N型源极高浓度区域306以及P型体接触区域（body contact region）307。然后，形成从该表面到达N-Epi层303的沟槽308，该沟槽308的侧壁作为栅极绝缘膜310而形成，而且，在沟槽308内埋设有栅极电极311。此外，在栅极电极311上形成有绝缘膜而谋求与N型源极高浓度区域306的绝缘，由形成于其上的源极电极将N型源极高浓度区域306与P型体接触区域307电连接。在该纵型MOS晶体管中，栅极绝缘膜310的附近的被N-Epi层303和N型源极高浓度区域306夹着的P型体区域304成为沟道。因此，电流路径成为纵型，能够在保持耐压的状态下高集成化。因此，与沟道成为横型的横型MOS型晶体管相比，能够实现晶体管导通时的低电阻化。
另外，在纵型MOS晶体管中，作为用于改善导通电阻的方法，存在加大漏极的N-Epi层303的浓度或使栅极电极接近漏极的N型埋入层302的方法，但在任一个情况下，元件的导通电阻和栅极－漏极间耐压都成为权衡的关系，存在综合性能的改良变得困难的问题。
与此相对的是，在专利文献1中，公开了能够抑制导通电阻的增大同时提高耐压的构造。如图4所示，通过形成2种膜厚的栅极绝缘膜并使沟槽底部的栅极氧化膜312的厚度比侧面更厚，从而提高漏极与栅极之间的耐压。作为该前述2种膜厚的栅极绝缘膜的制作方法的1个示例，在沟槽内面制作薄的栅极绝缘膜和氮化膜，反复进行绝缘膜的沉积和蚀刻，进而在沟槽内形成第2沟槽，由此，在沟槽内形成厚的栅极绝缘膜和薄的栅极绝缘膜。
专利文献1：日本特开2002－299619号公报。
发明内容
然而，厚的栅极氧化膜与薄的栅极氧化膜的边界，由于以阶梯状地形成氧化膜，因而容易发生应变应力所导致的结晶缺陷，结果，与不拥有膜厚的边界的氧化膜相比，担心栅极氧化膜的长期的可靠性的恶化。本发明是考虑到这样的问题而做出的，以提供具有沟槽栅极构造的纵型MOSFET的半导体装置及其制造方法作为课题，所述沟槽栅极构造的纵型MOSFET能够不降低栅极氧化膜的长期的可靠性地抑制导通电阻的增大，同时也提高漏极与栅极之间的耐压。
为了解决前述课题，在第1实施例中，半导体装置的制造方法包括下列工序：
在第1导电型的半导体衬底形成第2导电型的埋入层的工序；
在所述埋入层上形成第2导电型的外延层的工序；
在所述外延层内形成沟槽的工序；
为了消除所述埋入层的导电型而形成位于所述沟槽的底面的下方并在比所述埋入层与外延层的边界面更靠下方具有分布中心的第1导电型的抵销区域的工序；
在所述外延层内的所述沟槽的侧面周边形成第1导电型的体区域，同时在所述沟槽的底面的下方与所述抵销区域连续地形成第1导电型的沟槽底面下方区域的工序；
在所述沟槽的内壁形成栅极绝缘膜的工序；
与所述栅极绝缘膜相接地将多晶硅填充至所述沟槽内而形成栅极电极的工序；
在所述体区域表面形成第2导电型的源极区域的工序；以及
在所述体区域表面形成第1导电型的体接触区域的工序。
另外，半导体装置包括下列部件：
第1导电型的半导体衬底；
设在所述半导体衬底的表面的第2导电型的埋入层；
设在所述埋入层上的第2导电型的外延层；
设在所述外延层的表面至所述外延层内的沟槽；
位于所述沟槽的底面的下方并在比所述埋入层与外延层的边界面更靠下方具有分布中心的用于消除所述埋入层的导电型的第1导电型的抵销区域；
设在所述外延层内的所述沟槽的侧面周边的第1导电型的体区域；
从所述沟槽的底面与所述抵销区域连续地设置的第1导电型的沟槽底面下方区域；
设在所述沟槽的内壁的栅极绝缘膜；
与所述栅极绝缘膜相接，填充于所述沟槽内的多晶硅的栅极电极；
设在所述体区域表面的第2导电型的源极区域；以及
设在所述体区域表面的第1导电型的体接触区域。
在第2实施例中，半导体装置的制造方法包括下列工序：
在第1导电型的半导体衬底形成第2导电型的外延层的工序；
在所述第2导电型的外延层内形成沟槽的工序；
在所述半导体衬底的表面和所述沟槽的内壁形成牺牲氧化膜的工序；
在形成有所述牺牲氧化膜的沟槽内配置具有成为所述沟槽深度的一半以下的厚度的抗蚀剂的工序；
通过所述牺牲氧化膜和所述抗蚀剂而在所述外延层与所述半导体衬底的边界通过离子注入而形成第2导电型的埋入层的工序；
在除去所述抗蚀剂之后在所述外延层内的所述沟槽的侧面周边形成第1导电型的体区域，同时在所述沟槽的底面的下方与所述埋入层连续地形成第1导电型的沟槽底面下方区域的工序；
除去所述牺牲氧化膜并在所述沟槽区域的内壁形成栅极绝缘膜的工序；
与所述栅极绝缘膜相接地将多晶硅填充至所述沟槽内而形成栅极电极的工序；
在所述体区域表面形成第2导电型的源极区域的工序；以及
在所述体区域表面形成第1导电型的体接触区域的工序。
另外，半导体装置包括下列部件：
第1导电型的半导体衬底；
设在所述半导体衬底的表面的第2导电型的埋入层；
设在所述埋入层上的第2导电型的外延层；
设在所述外延层的表面至所述外延层内的沟槽；
设在所述外延层内的所述沟槽的侧面周边的第1导电型的体区域；
从所述沟槽的底面设置至所述埋入层的第1导电型的沟槽底面下方区域；
设在所述沟槽的内壁的栅极绝缘膜；
与所述栅极绝缘膜相接，填充于所述沟槽内的多晶硅的栅极电极；
设在所述体区域表面的第2导电型的源极区域；以及
设在所述体区域表面的第1导电型的体接触区域，
所述埋入层在成为所述沟槽底面下方区域的下方的部分相比成为所述外延层的下方的部分，设在朝向所述半导体衬底更深的位置。
依照本发明，能够提供半导体装置及其制造方法，所述半导体装置能够不降低栅极氧化膜的长期可靠性地抑制导通电阻的增大，同时也提高漏极与栅极之间的耐压。
附图说明
图1是示出本发明的第1实施例的半导体装置的制造方法的工序顺序剖面图；
图2是示出本发明的第2实施例的半导体装置的制造方法的工序顺序剖面图；
图3是示出现有的半导体装置的剖面示意图；
图4是示出沟槽底部的栅极绝缘膜的厚度比侧面更厚的半导体装置的剖面示意图。
具体实施方式
图1是用于说明具有第1实施例的方式的半导体装置的制造方法的图，是示出制造沟槽MOSFET时的主要工序的工序顺序剖面图。
首先，准备P型半导体衬底1，通过离子注入法形成如图1（a）所示地成为漏极的N型高浓度埋入层2。然后，在N型高浓度埋入层2上通过外延法形成作为N型外延层的N-Epi层3。N型高浓度埋入层2，为了极力抑制N型纵型沟槽MOSFET的漏极电阻，通过掺杂Sb（锑）或As（砷）或P（磷）而形成，从而成为5×1018~1×1019/cm3的浓度。另外，N-Epi层3由MOSFET的耐压和驱动电流等对制造的半导体集成装置所要求的性能决定，例如，能够为5×1016~2×1017/cm3的浓度且4.5μm~5.0μm左右的厚度。
接着，如图1（b）所示，在N型的纵型MOSFET形成预定区域，朝向P型半导体衬底1的内部使氮化膜14为硬掩模并进行各向异性蚀刻，形成沟槽8。此时，沟槽8的深度为1.4μm~2.0μm，能够根据期望的晶体管、漏极耐压而适当设定。而且，使氮化膜14为硬掩模，将作为高浓度的P型杂质的B（硼）进行离子注入，使得分布中心从N型高浓度埋入层2与N-Epi层3的边界面来到其下侧。这是为了利用P型杂质来抵销位于沟槽8的下方的成为高浓度漏极的N型高浓度埋入层2的杂质，使N型杂质分布形状变化为凹型。所以，有必要形成将与N型高浓度埋入层2为相同程度的浓度的P型杂质进行离子注入的抵销区域12。
接着，在除去硬掩模之后，如图1（c）所示，在N-Epi层3上和沟槽8内形成牺牲氧化膜9。牺牲氧化膜9的厚度能够为与栅极绝缘膜10同样的10~20nm左右。然后，利用设有牺牲氧化膜9的沟槽形状，在成为沟道的沟槽侧面周边通过离子注入和热扩散而形成P型体区域4，同时，也在沟槽底面下方区域5进行离子注入，使其与先前形成的抵销区域连续。此时，期望对晶片赋予角度而进行旋转步进注入，从而将杂质均匀地注入P型体区域4和沟槽底面下方区域5。作为此时的条件，取决于结耐压或驱动能力而改变，期望杂质为B（硼），加速能量为150KeV~250KeV，杂质浓度消除N-Epi层3的N型导电型而相抵结果为1×1017~5×1017/cm3左右。另外，期望是离子注入角度为3~10°的范围、每隔90°进行的4步进旋转注入。另外，也可以通过在变更离子注入的注入能量的同时进行多次离子注入，从而使这些载流子浓度大致均匀。由此，从而具有能够降低阈值电压和沟道电阻（导通电阻）的偏差的优点。
接着，在除去牺牲氧化膜9之后，如图1（d）所示，沿着N-Epi层3上的表面和沟槽的壁面通过热氧化而形成第1栅极绝缘膜10。其厚度考虑期望的晶体管的栅极破坏耐压而设定，为10至20nm左右。另外，作为栅极绝缘膜10的形成温度，为800℃至1150℃，更优选为1000℃~1150℃的范围。
接着，虽未图示，在第1栅极绝缘膜10上通过减压CVD法等而预先将掺杂有N型杂质的多晶硅层11成膜为厚度1~2μm左右。作为其他方法，还能够通过将无掺杂的多晶硅层成膜于第1栅极绝缘膜10上并将N型离子进行多次离子注入而形成第1多晶硅层11。
接着，如图1（d）所示，对第1多晶硅层11进行各向异性蚀刻，形成填充于沟槽内的第1 N型栅极电极11。
接着，在图1（e）中，在P型体区域4的上侧表面，进行用于形成N型源极高浓度区域6的离子注入。为了形成N型源极高浓度区域6，例如将As以为了降低表面电阻（sheet resistance）而优选成为1×1018~1×1019/cm3左右的浓度的剂量进行离子注入。当然，也可以代替As而将P（磷）高浓度地注入。
随后，如该图1（e）那样，形成P型体接触区域7。为了形成P型体接触区域7，例如将BF2以为了降低表面电阻而优选浓度成为1×1018~1×1019/cm3的剂量进行离子注入。当然，也可以将B（硼）以高浓度注入。
最后，虽未图示，形成层间绝缘膜，在层间绝缘膜设置作为电极形成用的孔的接触孔，形成铝电极。
这样，能够得到这样的沟槽MOSFET：不降低栅极氧化膜的长期可靠性，抑制导通电阻的增大，同时提高截止状态的耐压。这是因为，通过使栅极电极至栅极电极下的N型高浓度埋入层的距离比现有构造更长，而且以其间作为P型沟槽底面下方区域5，从而在将高电压施加至漏极区域并将0V施加至栅极电极的情况下，沟槽底面下方区域5耗尽化，由此，截止状态的耐压提高。
接着，对具有第2实施例的方式的半导体装置的制造方法进行说明。
在图2中示出第2实施例的沟槽MOSFET的工序顺序剖面图。
如图2（a）所示，在P型半导体衬底1上通过外延法而形成N-Epi层3。N-Epi层3由MOSFET的耐压和驱动电流等对制作的半导体集成装置所要求的性能决定，也能够为5×1016~2×1017/cm3的浓度、4.5μm~5.0μm左右的厚度。接着，如该图（a）所示，在N型的纵型MOSFET形成预定区域，朝向P型半导体衬底1的内部使氮化膜为硬掩模而进行各向异性蚀刻，形成沟槽8。此时，沟槽8的深度比N-Epi层3的厚度更浅，为1.4μm~2.0μm，能够根据期望的晶体管、漏极耐压而适当设定。
接着，在除去用作硬掩模的氮化膜之后，如图2（b）所示，在沟槽8的内壁形成牺牲氧化膜9。该氧化膜9的厚度能够为例如20至100nm左右。随后，将抗蚀剂13涂敷于N-Epi层3并填充至沟槽8，通过灰化等方法而使抗蚀剂13从衬底表面后退。然后，如图所示，进行调节，使得抗蚀剂13的厚度成为沟槽的深度的1/2以下左右。然后，将牺牲氧化膜9和抗蚀剂用作掩模，通过几MeV左右的高能量离子注入法而形成N型高浓度埋入层2。N型高浓度埋入层2，为了极力抑制N型纵型沟槽MOSFET的漏极电阻，掺杂具有5×1018~1×1019/cm3的浓度的P（磷）。另外，期望离子注入角以极力接近0°的值进行离子注入，使得N型杂质离子不进入沟道预定区域。
接着，在除去抗蚀剂13之后，如图2（c）所示，利用仅设有牺牲氧化膜9的沟槽形状，在成为沟道的沟槽侧面周边通过离子注入和热扩散而形成P型体区域4，同时也在沟槽底面下方区域5进行离子注入。此时，期望对晶片赋予角度而进行旋转步进注入，从而将杂质均匀地注入P型体区域4和沟槽底面下方区域5。作为此时的条件，取决于结耐压或驱动能力而改变，期望杂质为B（硼），加速能量为150KeV~250KeV，杂质浓度消除N-Epi层3的N型导电型而相抵结果为1×1017~5×1017/cm3左右。另外，期望是离子注入角度为3~10°的范围、每隔90°进行的4步进旋转注入。
另外，也可以通过在变更离子注入的注入能量的同时进行多次离子注入，从而使这些载流子浓度大致均匀。由此，从而具有能够降低阈值电压或沟道电阻（导通电阻）的偏差的优点。
接着，在除去牺牲氧化膜9之后，如图2（d）所示，沿着N-Epi层3上的表面和沟槽的壁面通过热氧化而形成第1栅极绝缘膜10。其厚度考虑期望的晶体管的栅极破坏耐压而设定，为10至20nm左右。另外，作为栅极绝缘膜10的形成温度，为800℃至1150℃，更优选为1000℃~1150℃的范围。
接着，虽未图示，在第1栅极绝缘膜10上通过减压CVD法等而将掺杂N型离子的多晶硅11成膜为厚度1~2μm左右。作为其他方法，还能够通过将无掺杂的多晶硅成膜于第1栅极绝缘膜10上并将N型离子进行多次离子注入而形成第1多晶硅层11。
接着，如图2（d）所示，对第1多晶硅层11进行各向异性蚀刻，在沟槽内形成第1 N型栅极电极11。
接着，在图2（e）中，在P型体区域4的上侧表面，进行用于形成N型源极高浓度区域6的离子注入。为了形成N型源极高浓度区域6，例如将As以为了降低表面电阻而优选为1×1018~1×1019/cm3左右的剂量进行离子注入。当然，也可以将P（磷）高浓度地注入。
随后，如图2（e）那样，形成P型体接触区域7。为了形成P型体接触区域7，例如将BF2以为了降低表面电阻而优选为1×1018~1×1019/cm3的剂量进行离子注入。当然，也可以将B（硼）以高浓度注入。
最后，虽未图示，形成层间绝缘膜，在层间绝缘膜设置作为电极形成用的孔的接触孔，形成铝电极。
这样，能够得到这样的沟槽MOSFET，即：不降低栅极氧化膜的长期可靠性，抑制导通电阻的增大，同时提高截止状态的耐压。这是因为，通过使栅极电极至栅极电极下的N型高浓度埋入层的距离比现有构造更长，而且以其间作为P型沟槽底面下方区域5，从而在将高电压施加至漏极区域并将0V施加至栅极电极的情况下，沟槽底面下方区域5耗尽化，由此，截止状态的耐压提高。
通过取得以上所说明的第1和第2本实施方式，从而能够得到如下的效果。
通过利用沟槽的形状来注入P型杂质，从而使沟槽底面下方区域5的导电型相反，而且，延长栅极、漏极之间的距离，从而能够缓和施加至此处的电场，能够提高耐压。
另一方面，由于利用沟槽的形状来注入P型杂质，因而P型杂质不进入电流流动的沟道区域下的N-Epi层3，因此，能够维持与在现有的加工条件下制造的沟槽MOSFET的导通电阻同等的导通电阻。
在以上的说明中，在使用N-epi层3的情况下进行了说明，但也可以使用P-epi层来与P型体区域4同时将N型杂质进行离子注入，以N型埋入层2与P型体区域4之间作为N型电场缓和区域而设定。至此，以N型晶体管为前提进行了说明，当然，在使全部的半导体区域的导电型反转而以埋入层、epi层作为P型并将P-体区域换为N型的P型晶体管的情况下，也能够同样地适用。
另外，关于与纵型沟槽MOSFET形成于同一衬底上的CMOS并没有触及，但以上所示的工序，在CMOS形成时不存在任何成为障碍的工序，容易将沟槽MOSFET和CMOS形成于同一衬底上。
附图标记说明
1  P型半导体衬底；2  N型埋入层；3  N-Epi层；4  P型体区域；5  沟槽底面下方区域；6  N型源极高浓度区域；7  P型体接触区域；8  沟槽；9  牺牲氧化膜；10  栅极绝缘膜；11  栅极电极；12  抵销区域；13  抗蚀剂；14  氮化膜。

Claims (8)

1. 一种半导体装置的制造方法，包括下列工序：
在第1导电型的半导体衬底形成第2导电型的埋入层的工序；
在所述埋入层上形成第2导电型的外延层的工序；
在所述外延层内形成沟槽的工序；
为了消除所述埋入层的导电型而局部形成位于所述沟槽的底面的下方并在比所述埋入层与外延层的边界面更靠下方具有分布中心的第1导电型的抵销区域的工序；
在所述外延层内的所述沟槽的侧面周边形成第1导电型的体区域，同时在所述沟槽的底面的下方与所述抵销区域连续地形成第1导电型的沟槽底面下方区域的工序；
在所述沟槽的内壁形成栅极绝缘膜的工序；
与所述栅极绝缘膜相接地将多晶硅填充至所述沟槽内而形成栅极电极的工序；
在所述体区域表面形成第2导电型的源极区域的工序；以及
在所述体区域表面形成第1导电型的体接触区域的工序。
2. 如权利要求1所述的半导体装置的制造方法，所述第2导电型的外延层具有5×1016/cm3至2×1017/cm3的浓度、4.5μm至5.0μm的厚度。
3. 如权利要求1所述的半导体装置的制造方法，同时形成所述体区域和所述沟槽底面下方区域的工序是使用硼的离子注入，是其条件为加速能量：150KeV~250KeV、浓度：1×1017/cm3~5×1017/cm3、离子注入角度：3°~10°以及每隔90°进行的4步进旋转注入。
4. 一种半导体装置的制造方法，包括下列工序：
在第1导电型的半导体衬底形成第2导电型的外延层的工序；
在所述第2导电型的外延层内形成沟槽的工序；
在所述半导体衬底的表面和所述沟槽的内壁形成牺牲氧化膜的工序；
在形成有所述牺牲氧化膜的沟槽内配置具有成为所述沟槽的深度的一半以下的厚度的抗蚀剂的工序；
通过所述牺牲氧化膜和所述抗蚀剂而在所述外延层与所述半导体衬底的边界通过离子注入而形成第2导电型的埋入层的工序；
在除去所述抗蚀剂之后在所述外延层内的所述沟槽的侧面周边形成第1导电型的体区域，同时在所述沟槽的底面的下方与所述埋入层连续地形成第1导电型的沟槽底面下方区域的工序；
除去所述牺牲氧化膜并在所述沟槽的内壁形成栅极绝缘膜的工序；
与所述栅极绝缘膜相接地将多晶硅填充至所述沟槽内而形成栅极电极的工序；
在所述体区域表面形成第2导电型的源极区域的工序；以及
在所述体区域表面形成第1导电型的体接触区域的工序。
5. 如权利要求4所述的半导体装置的制造方法，通过离子注入而形成所述埋入层的工序，离子注入角度为0°。
6. 一种半导体装置，包括下列部件：
第1导电型的半导体衬底；
设在所述半导体衬底的表面的第2导电型的埋入层；
设在所述埋入层上的第2导电型的外延层；
设在所述外延层的表面至所述外延层内的沟槽；
位于所述沟槽的底面的下方并在比所述埋入层与外延层的边界面更靠下方具有分布中心的用于消除所述埋入层的导电型的第1导电型的抵销区域；
设在所述外延层内的所述沟槽的侧面周边的第1导电型的体区域；
从所述沟槽的底面与所述抵销区域连续地设置的第1导电型的沟槽底面下方区域；
设在所述沟槽的内壁的栅极绝缘膜；
与所述栅极绝缘膜相接，填充于所述沟槽内的多晶硅的栅极电极；
设在所述体区域表面的第2导电型的源极区域；以及
设在所述体区域表面的第1导电型的体接触区域。
7. 一种半导体装置，包括下列部件：
第1导电型的半导体衬底；
设在所述半导体衬底的表面的第2导电型的埋入层；
设在所述埋入层上的第2导电型的外延层；
设在所述外延层的表面至所述外延层内的沟槽；
设在所述外延层内的所述沟槽的侧面周边的第1导电型的体区域；
从所述沟槽的底面设置至所述埋入层的第1导电型的沟槽底面下方区域；
设在所述沟槽的内壁的栅极绝缘膜；
与所述栅极绝缘膜相接，填充于所述沟槽内的多晶硅的栅极电极；
设在所述体区域表面的第2导电型的源极区域；以及
设在所述体区域表面的第1导电型的体接触区域，
所述埋入层在成为所述沟槽底面下方区域的下方的部分相比成为所述外延层的下方的部分，设在朝向所述半导体衬底更深的位置。
8. 一种半导体装置，包括下列部件：
第1导电型的半导体衬底；
设在所述半导体衬底的表面的第2导电型的埋入层；
设在所述埋入层上的第2导电型的外延层；
设在所述外延层的表面至所述外延层内的沟槽；
设在所述外延层内的所述沟槽的侧面周边的第1导电型的体区域；
从所述沟槽的底面设置至所述埋入层的第1导电型的沟槽底面下方区域；
设在所述沟槽的内壁的栅极绝缘膜；
与所述栅极绝缘膜相接，填充于所述沟槽内的多晶硅的栅极电极；
设在所述体区域表面的第2导电型的源极区域；以及
设在所述体区域表面的第1导电型的体接触区域，
从所述沟槽的底面至正下方的所述埋入层的距离比从所述体区域至正下方的所述埋入层的距离更长。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107192968A (zh) * 2016-03-15 2017-09-22 精工半导体有限公司 半导体装置及其制造方法
KR20220075281A (ko) * 2012-03-21 2022-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN118056281A (zh) * 2022-02-24 2024-05-17 新唐科技日本株式会社 半导体装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6896593B2 (ja) * 2017-11-22 2021-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63173371A (ja) * 1987-01-13 1988-07-16 Fujitsu Ltd 高耐圧絶縁ゲ−ト型電界効果トランジスタ
US6107650A (en) * 1994-02-21 2000-08-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and manufacturing method thereof
CN1294415A (zh) * 1999-10-18 2001-05-09 精工电子有限公司 垂直mos晶体管
JP2002100771A (ja) * 2000-09-25 2002-04-05 Toshiba Corp 半導体装置及びその製造方法
JP2002299629A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd ポリシリコン薄膜半導体およびポリシリコン薄膜半導体の製造方法
JP2009200300A (ja) * 2008-02-22 2009-09-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326742A (ja) * 1994-05-30 1995-12-12 Toshiba Corp 半導体装置およびその製造方法
JP3910335B2 (ja) * 2000-03-22 2007-04-25 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP4073176B2 (ja) 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
US7750412B2 (en) * 2008-08-06 2010-07-06 Fairchild Semiconductor Corporation Rectifier with PN clamp regions under trenches
US8058685B2 (en) * 2009-07-08 2011-11-15 Force Mos Technology Co., Ltd. Trench MOSFET structures using three masks process
JP2012069824A (ja) * 2010-09-24 2012-04-05 Seiko Instruments Inc 半導体装置および半導体装置の製造方法
US20130299901A1 (en) * 2011-09-29 2013-11-14 Force Mos Technology Co., Ltd. Trench mosfet structures using three masks process

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63173371A (ja) * 1987-01-13 1988-07-16 Fujitsu Ltd 高耐圧絶縁ゲ−ト型電界効果トランジスタ
US6107650A (en) * 1994-02-21 2000-08-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device and manufacturing method thereof
CN1294415A (zh) * 1999-10-18 2001-05-09 精工电子有限公司 垂直mos晶体管
JP2002100771A (ja) * 2000-09-25 2002-04-05 Toshiba Corp 半導体装置及びその製造方法
JP2002299629A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd ポリシリコン薄膜半導体およびポリシリコン薄膜半導体の製造方法
JP2009200300A (ja) * 2008-02-22 2009-09-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220075281A (ko) * 2012-03-21 2022-06-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102588390B1 (ko) 2012-03-21 2023-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN107192968A (zh) * 2016-03-15 2017-09-22 精工半导体有限公司 半导体装置及其制造方法
CN118056281A (zh) * 2022-02-24 2024-05-17 新唐科技日本株式会社 半导体装置
CN118056281B (zh) * 2022-02-24 2025-02-18 新唐科技日本株式会社 半导体装置

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