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KR101985398B1 - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

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KR101985398B1
KR101985398B1 KR1020130019179A KR20130019179A KR101985398B1 KR 101985398 B1 KR101985398 B1 KR 101985398B1 KR 1020130019179 A KR1020130019179 A KR 1020130019179A KR 20130019179 A KR20130019179 A KR 20130019179A KR 101985398 B1 KR101985398 B1 KR 101985398B1
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유키마사 미나미
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에이블릭 가부시키가이샤
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Abstract

[과제] 게이트 산화막의 장기 신뢰성을 떨어뜨리지 않고, 온 저항의 증대를 억제하면서 드레인과 게이트 사이의 내압도 향상시키는 것이 가능한 종형 트렌치 MOSFET을 가지는 반도체 장치의 제조 방법을 제공한다.
[해결 수단] 트렌치 게이트를 가지는 종형 MOS 트랜지스터에 있어서, 게이트 전극과 게이트 전극하의 N형 고농도 매립층까지의 거리를 종래 구조보다 길게 하고, 또한 그 사이를 P형의 트렌치 바닥면 하방 영역(5)으로 함으로써, 드레인 영역에 고전압이 인가되고, 게이트 전극에 OV가 인가되었을 경우에, 트렌치 바닥면 하방 영역(5)이 공핍화함으로써 오프 상태의 내압을 높게 하는 것이 가능하다.

Description

반도체 장치 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 트렌치 게이트 구조의 종형 MOS 트랜지스터를 가지는 반도체 장치 및 그 제조 방법에 관한 것이다.
근년, 다종 다양한 휴대 기기가 유통되고 있고, 그 전원에는 고에너지 밀도를 가지며, 메모리 효과가 발생하지 않는 Li이온 전지가 다수 이용되고 있다. 그에 수반하여, Li이온 전지의 과충전, 과방전을 검출하는 보호용 IC도 필수가 되고 있다. 예를 들어, 휴대 전화 전용의 Li이온 전지에 관해서는, 3.6V 정도의 전지 전압이 되는데, 충전하는 경우는 20V 이상의 전압이 인가되는 일도 있어, IC로서는 고내압인 소자를 포함하는 것이 요구된다.
이 경우, CMOS 트랜지스터 프로세스에서 상기 IC의 사양을 충족시키려 했을 경우, 저내압에 적절한 MOS 트랜지스터 및 고내압에 적절한 MOS 트랜지스터를 형성할 필요가 있다. 왜냐하면, 고내압 소자는 그 사양을 충족시키기 위해서는 소자 사이즈를 어느 정도 크게 할 필요가 있어, IC 전체를 고내압 소자로 구성했을 경우, 최종적인 칩 사이즈가 증대해, 가격 경쟁력이 없는 IC가 되고, 시장의 가격에 대한 요구를 충족시키는 것은 어려워지기 때문이다. 그로 인해, 고전압이 인가되는 회로 영역에 고내압 소자를 사용하고, 그 외의 회로 영역은 저내압 소자를 사용함으로써 칩 사이즈를 억제하고 있다. 또한, 보호 IC에 파워 MOSFET을 내장한 IC에 있어서는, 파워 MOSFET의 온 저항이, 약 10mΩ·mm2로 저저항이 요구된다. 이러한 파워 MOSFET이 칩 전체에 차지하는 면적의 비율은 매우 크기 때문에, 파워 MOSFET의 성능 향상이 칩 사이즈의 축소에 크게 기여한다.
여기서, 파워 MOSFET에 초점을 맞추면, 도 3에 도시한 바와 같이 트렌치를 이용하여 채널을 종형으로 형성한 구조의 MOS형 트랜지스터가 제안되어 있다. 이 종래의 종형 MOS 트랜지스터는, P형 반도체 기판(301)상에 드레인 영역으로서의 N형 매립층(302) 및 전계를 완화하는 N-Epi층(303)이 형성되어 있고, 또한 그 표면상에 이온 주입과 열확산 등에 의해 P형 보디 영역(304), 소스로서 N형 소스 고농도 영역(306), P형 보디 콘택트 영역(307)이 형성되어 있다. 그리고 그 표면으로부터 N-Epi층(303)에 이르는 트렌치(308)가 형성되고, 이 트렌치(308)의 측벽은 게이트 절연막(310)으로서 형성되며, 또한, 트렌치(308) 내에 게이트 전극(311)이 매설되어 있다. 또한, 게이트 전극(311)상에는 절연막이 형성되어 N형 소스 고농도 영역(306)과의 절연을 도모하고 있고, 그 위에 형성된 소스 전극에 의해 N형 소스 고농도 영역(306)과 P형 보디 콘택트 영역(307)이 전기 접속되어 있다. 이 종형 MOS 트랜지스터에서는, 게이트 절연막(310) 근방의, N－Epi층(303)과 N형 소스 고농도 영역(306)에 끼워진 P형 보디 영역(304)이 채널이 된다. 그로 인해, 전류 경로는 종형이 되고, 내압을 유지한 채로 고집적화가 가능해진다. 그로 인해 채널이 횡형이 되는 횡형 MOS형 트랜지스터보다 트랜지스터 온 시의 저저항화가 가능해 진다.
또 종형 MOS 트랜지스터에 있어서, 온 저항을 개선하기 위한 방법으로서는, 드레인의 N－Epi층(303)의 농도를 진하게 하거나, 게이트 전극을 드레인의 N형 매립층(302)에 가깝게 하거나 하는 방법이 있는데, 어느 경우도, 소자의 온 저항과 게이트-드레인간 내압이 트레이드 오프의 관계가 되어, 종합적인 성능의 개량이 어려워지는 문제가 있었다.
이에 대해, 특허 문헌 1에는, 온 저항의 증대를 억제하면서 내압을 향상시키는 것이 가능한 구조가 개시되어 있다. 도 4에 도시한 바와 같이, 2종류의 막두께의 게이트 절연막을 형성하고 트렌치 바닥부의 게이트 산화막(312)의 두께를 측면보다 두껍게 함으로써, 드레인과 게이트 사이의 내압을 향상시키고 있다. 그 상기 2종류의 막두께의 게이트 절연막의 작성 방법의 일례로서, 트렌치 내면에 얇은 게이트 절연막과 질화막을 작성하고, 절연막의 퇴적과 에칭을 반복하며, 또한 트렌치 내에 제2의 트렌치를 형성함으로써 트랜치 내에 두꺼운 게이트 절연막과 얇은 게이트 절연막을 형성하고 있다.
일본국 특허공개 2002-299619호 공보
그러나 두꺼운 게이트 산화막과 얇은 게이트 산화막의 경계는, 계단형상으로 산화막이 형성되기 때문에, 변형 응력에 따른 결정 결함이 발생하기 쉽고, 그 결과, 막두께의 경계를 가지지 않는 산화막에 비해, 게이트 산화막의 장기적인 신뢰성의 악화가 우려된다. 본 발명은, 이와 같은 문제를 고려해 이루어진 것으로서, 게이트 산화막의 장기적인 신뢰성을 떨어뜨리지 않고, 온 저항의 증대를 억제하면서, 드레인과 게이트 사이의 내압도 향상시키는 것이 가능한 트렌치 게이트 구조의 종형 MOSFET을 가지는 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 하고 있다.
상기 과제를 해결하기 위해 제1 실시예에서는,
제1 도전형의 반도체 기판에, 제2 도전형의 매립층을 형성하는 공정과,
상기 매립층상에 제2 도전형의 에피택셜층을 형성하는 공정과,
상기 에피택셜층 내에 트렌치를 형성하는 공정과,
상기 트렌치의 바닥면의 하방으로서, 상기 매립층과 에피택셜층의 경계면보다 아래에 분포의 중심을 가지는, 제1 도전형의 상쇄 영역을, 상기 매립층의 도전형을 없애기 위해 형성하는 공정과,
상기 에피택셜층 내의 상기 트렌치의 측면 주변에, 제1 도전형의 보디 영역을 형성하고, 동시에 상기 트렌치의 바닥면의 하방에 제1 도전형의 트렌치 바닥면 하방 영역을 상기 상쇄 영역에 연속하여 형성하는 공정과,
상기 트렌치의 내벽에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막에 접하며, 상기 트렌치 내에 다결정 실리콘을 충전하여 게이트 전극을 형성하는 공정과,
상기 보디 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과,
상기 보디 영역 표면에 제1 도전형의 보디 콘택트 영역을 형성하는 공정으로 이루어지는 반도체 장치의 제조 방법으로 했다.
또,
제1 도전형의 반도체 기판과,
상기 반도체 기판의 표면에 설치된 제2 도전형의 매립층과,
상기 매립층상에 설치된 제2 도전형의 에피택셜층과,
상기 에피택셜층의 표면으로부터 상기 에피택셜층 내에 설치된 트렌치와,
상기 트렌치의 바닥면의 하방으로서, 상기 매립층과 에피택셜층의 경계면보다 아래에 분포의 중심을 가지는, 상기 매립층의 도전형을 없애기 위한 제1 도전형의 상쇄 영역과,
상기 에피택셜층 내의 상기 트렌치의 측면 주변에 설치된 제1 도전형의 보디 영역과,
상기 트렌치의 바닥면으로부터 상기 상쇄 영역에 연속하여 설치된 제1 도전형의 트렌치 바닥면 하방 영역과,
상기 트렌치의 내벽에 설치된 게이트 절연막과,
상기 게이트 절연막에 접하며, 상기 트렌치 내를 충전하고 있는 다결정 실리콘의 게이트 전극과,
상기 보디 영역 표면에 설치된 제2 도전형의 소스 영역과,
상기 보디 영역 표면에 설치된 제1 도전형의 보디 콘택트 영역으로 이루어지는 반도체 장치로 했다.
제2 실시예에서는,
제1 도전형의 반도체 기판에, 제2 도전형의 에피택셜층을 형성하는 공정과,
상기 제2 도전형의 에피택셜층 내에 트렌치를 형성하는 공정과,
상기 반도체 기판의 표면 및 상기 트렌치의 내벽에 희생 산화막을 형성하는 공정과,
상기 희생 산화막이 형성된 트렌치 내에, 상기 트렌치의 깊이 절반 이하가 되는 두께를 가지는 레지스트를 배치하는 공정과,
상기 희생 산화막 및 상기 레지스트를 통하여, 상기 에피택셜층과 상기 반도체 기판의 경계에 제2 도전형의 매립층을 이온 주입에 의해 형성하는 공정과,
상기 레지스트를 제거한 후에, 상기 에피택셜층 내의 상기 트렌치의 측면 주변에 제1 도전형의 보디 영역을 형성하고, 동시에 상기 트렌치의 바닥면의 하방에 제1 도전형의 트렌치 바닥면 하방 영역을 상기 매립층에 연속하여 형성하는 공정과,
상기 희생 산화막을 제거하고, 상기 트렌치 영역의 내벽에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막에 접하며, 상기 트렌치 내에 다결정 실리콘을 충전하여 게이트 전극을 형성하는 공정과,
상기 보디 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과,
상기 보디 영역 표면에 제1 도전형의 보디 콘택트 영역을 형성하는 공정으로 이루어지는 반도체 장치의 제조 방법으로 했다.
또,
제1 도전형의 반도체 기판과,
상기 반도체 기판의 표면에 설치된 제2 도전형의 매립층과,
상기 매립층상에 설치된 제2 도전형의 에피택셜층과,
상기 에피택셜층의 표면으로부터 상기 에피택셜층 내에 설치된 트렌치와,
상기 에피택셜층 내의 상기 트렌치의 측면 주변에 설치된 제1 도전형의 보디 영역과,
상기 트렌치의 바닥면으로부터 상기 매립층에 걸쳐서 설치된 제1 도전형의 트렌치 바닥면 하방 영역과,
상기 트렌치의 내벽에 설치된 게이트 절연막과,
상기 게이트 절연막에 접하며, 상기 트렌치 내를 충전하고 있는 다결정 실리콘의 게이트 전극과,
상기 보디 영역 표면에 설치된 제2 도전형의 소스 영역과,
상기 보디 영역 표면에 설치된 제1 도전형의 보디 콘택트 영역으로 이루어지며,
상기 매립층은, 상기 트렌치 바닥면 하방 영역의 아래가 되는 부분에 있어서는 상기 에피택셜층의 아래가 되는 부분보다 상기 반도체 기판을 향하여 깊은 위치에 설치되어 있는 반도체 장치로 했다.
본 발명에 의하면, 게이트 산화막의 장기 신뢰성을 떨어뜨리지 않고, 온 저항의 증대를 억제하면서 드레인과 게이트 사이의 내압도 향상시키는 것이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 도시하는 공정순 단면도이다.
도 2는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 도시하는 공정순 단면도이다.
도 3은 종래의 반도체 장치를 도시하는 단면 모식도이다.
도 4는 트렌치 바닥부의 게이트 절연막의 두께를 측면보다 두껍게 한 반도체 장치를 도시하는 단면 모식도이다.
도 1은, 제1 실시예의 형태를 가지는 반도체 장치의 제조 방법을 설명하기 위한 도이며, 트렌치 MOSFET을 제조할 때의 주요한 공정을 도시하는 공정순 단면도이다.
우선 P형 반도체 기판(1)을 준비하고, 도 1(a)에 도시한 바와 같이 드레인이 되는, N형 고농도 매립층(2)을 이온 주입법에 의해 형성한다. 그리고 N형 고농도 매립층(2)상에 에피택셜법에 의해 N형의 에피택셜층인 N-Epi층(3)을 형성한다. N형 고농도 매립층(2)은, N형 종형 트렌치 MOSFET의 드레인 저항을 최대한 억제시키기 위해, 5×1018~1×1019/cm3의 농도가 되도록, Sb(안티몬), 혹은 As(비소), 혹은 P(인)를 도프함으로써 형성한다. 또 N－Epi층(3)은, MOSFET의 내압이나 구동 전류 등, 제조하는 반도체 집적 장치에 요구되는 성능으로부터 결정되며, 예를 들어, 5×1016~2×1017/cm3의 농도로 4.5μm~5.0μm 정도의 두께로 할 수 있다.
다음에 도 1(b)에 도시한 바와 같이, N형의 종형 MOSFET 형성 예정 영역에, P형 반도체 기판(1)의 내부를 향해 질화막(14)을 하드 마스크로 하고 이방성 에칭을 행하여, 트렌치(8)를 형성한다. 이때 트렌치(8)의 깊이는, 1.4μm~2.0μm이며 원하는 트랜지스터·드레인 내압에 의해 적당히 설정할 수 있다. 또한, 질화막(14)을 하드 마스크로 하고 고농도의 P형의 불순물인 B(붕소)를, N형 고농도 매립층(2)과 N－Epi층(3)의 경계면으로부터 그 하측에 분포의 중심이 오도록 이온 주입한다. 이는 트렌치(8)의 하방에 위치하는 고농도 드레인이 되는 N형 고농도 매립층(2)의 불순물을 P형 불순물로 상쇄하고, N형의 불순물 분포 형상을 오목형으로 변화시키기 위해서이다. 따라서, N형 고농도 매립층(2)과 같은 정도의 농도가 되는 P형의 불순물이 이온 주입된 상쇄 영역(12)을 형성하는 것이 필요하다.
다음에 하드 마스크를 제거한 후, 도 1(c)에 도시한 바와 같이, 희생 산화막(9)을 N－Epi층(3)상 및 트렌치(8) 내에 형성한다. 희생 산화막(9)의 두께는 게이트 절연막(10)과 같이 10~20nm 정도로 할 수 있다. 그리고 희생 산화막(9)을 설치한 트렌치 형상을 이용하여 채널이 되는 트렌치 측면 주변에 P형 보디 영역(4)을 이온 주입과 열확산에 의해 형성하고, 동시에 트렌치 바닥면 하방 영역(5)에도 이온 주입을 행하며, 앞서 형성한 상쇄 영역과 연속시킨다. 이때 P형 보디 영역(4) 및 트렌치 바닥면 하방 영역(5)에 불순물이 균일하게 주입되도록, 웨이퍼에 각도를 주어 회전 단계 주입시키는 것이 바람직하다. 이때의 조건으로서는, 접합 내압이나 구동 능력에 의해 변하지만, 불순물은 B(붕소), 가속 에너지는 150KeV~250KeV, 불순물 농도는 N－Epi층(3)의 N형의 도전형을 없애고 차감 1×1017~5×1017/cm3 정도로 하는 것이 바람직하다. 또 이온 주입 각도는, 3~10°의 범위, 90°마다의 4단계 회전 주입인 것이 바람직하다. 또 이온 주입의 주입 에너지를 변경하면서 이온 주입을 여러 차례 행함으로써, 이들의 캐리어 농도를 대략 균일하게 해도 된다. 그렇게 함으로써, 역치 전압이나 채널 저항(온 저항)의 편차를 저감할 수 있는 이점이 있다.
다음에 희생 산화막(9) 제거 후, 도 1(d)에 도시한 바와 같이, N－Epi층(3)상의 표면 및 트렌치의 벽면을 따라 제1의 게이트 절연막(10)을 열산화에 의해 형성한다. 그 두께는 원하는 트랜지스터의 게이트 파괴 내압을 고려해 설정되는데, 10 내지 20nm 정도이다. 또, 게이트 절연막(10)의 형성 온도로서는 800℃ 내지 1150℃이며, 더욱 바람직하게는 1000℃~1150℃의 범위이다.
다음에, 도시되어 있지 않으나, 제1 게이트 절연막(10)상에 미리 N형의 불순물이 도프된 다결정 실리콘층(11)을 감압 CVD법 등에 의해 두께 1~2μm 정도로 성막(成膜)한다. 이 외의 방법으로서 제1 게이트 절연막(10)상에 논 도프의 다결정 실리콘층을 성막하고, N형의 이온을 여러 차례 이온 주입함으로써 제1 다결정 실리콘층(11)을 형성하는 것도 가능하다.
다음에, 도 1(d)에 도시한 바와 같이, 제1 다결정 실리콘층(11)에 대해 이방성 에칭을 행하고, 트렌치 내를 충전하는 제1의 N형 게이트 전극(11)을 형성한다.
다음에 도 1(e)에 있어서, P형 보디 영역(4)의 상측 표면에, N형 소스 고농도 영역(6)을 형성하기 위한 이온 주입을 행한다. N형 소스 고농도 영역(6)을 형성하기 위해서는, 예를 들어 As를 시트 저항 저감을 위해, 바람직하게는 1×1018~1×1019/cm3 정도의 농도가 되는 도스량으로 이온 주입한다. 물론, As 대신에 P(인)를 고농도로 주입해도 된다.
그 후, 동도 1(e)과 같이, P형 보디 콘택트 영역(7)을 형성한다. P형 보디 콘택트 영역(7)을 형성하기 위해서는, 예를 들어 BF2를 시트 저항 저감을 위해, 바람직하게는 농도가 1×1018~1×1019/cm3가 되는 도스량으로 이온 주입한다. 물론, B(붕소)를 고농도로 주입해도 된다.
마지막으로, 도시되어 있지 않으나, 층간 절연막을 형성하고, 층간 절연막에 전극 형성용 구멍인 콘택트홀을 설치하여, 알루미늄의 전극을 형성한다.
이와 같이 하여, 게이트 산화막의 장기 신뢰성을 떨어뜨리는 일 없이, 온 저항의 증대를 억제하면서, 오프 상태의 내압을 향상시킨 트렌치 MOSFET을 얻는 것이 가능해진다. 이는, 게이트 전극과 게이트 전극 아래의 N형 고농도 매립층까지의 거리를 종래 구조보다 길게 하고, 또한 그 사이를 P형의 트렌치 바닥면 하방 영역(5)으로 함으로써, 드레인 영역에 고전압이 인가되고, 게이트 전극에 0V가 인가되었을 경우에 트렌치 바닥면 하방 영역(5)이 공핍화함으로써 오프 상태의 내압이 향상하기 때문이다.
다음에 제2 실시예의 형태를 가지는 반도체 장치의 제조 방법에 대해 설명한다.
제2 실시예의 트렌치 MOSFET의 공정순 단면도를 도 2에 도시한다.
도 2(a)에 도시한 바와 같이 P형 반도체 기판(1)상에 에피택셜법에 의해 N－Epi층(3)을 형성한다. N－Epi층(3)은, MOSFET의 내압이나 구동 전류 등, 작성하는 반도체 집적 장치에 요구되는 성능으로부터 정해지는데, 5×1016~2×1017/cm3의 농도로 4.5μm~5.0μm 정도의 두께로 하는 것도 가능하다. 다음에 동도(a)에 도시한 바와 같이 N형의 종형 MOSFET 형성 예정 영역에, P형 반도체 기판(1)의 내부를 향하여 질화막을 하드 마스크로 하고 이방성 에칭을 행하여, 트렌치(8)를 형성한다. 이때 트렌치(8)의 깊이는, N－Epi층(3)의 두께보다 얕고, 1.4μm~2.0μm이며 원하는 트랜지스터·드레인 내압에 의해 적당히 설정할 수 있다.
다음에 하드 마스크로서 이용된 질화막을 제거한 후, 도 2(b)에 도시한 바와 같이, 트렌치(8)의 내벽에 희생 산화막(9)을 형성한다. 그 산화막(9)의 두께는, 예를 들어, 20 내지 100nm 정도로 할 수 있다. 그 후, 레지스트(13)를 N－Epi층(3)에 도포함과 더불어 트렌치(8)에는 충전하고, 기판 표면으로부터 애싱 등의 방법에 의해 레지스트(13)를 후퇴시킨다. 그리고 도시한 바와 같이, 레지스트(13)의 두께가 트렌치의 깊이 1/2 이하 정도가 되도록 조절한다. 그리고 희생 산화막(9) 및 레지스트를 마스크로서 이용하고, N형 고농도 매립층(2)을 수MeV 정도의 고에너지 이온 주입법에 의해 형성한다. N형 고농도 매립층(2)은, N형 종형 트렌치 MOSFET의 드레인 저항을 최대한 억제시키기 위해, 5×1018~1×1019/cm3의 농도를 가지는, P(인)가 도프된다. 또, 채널 예정 영역에 N형의 불순물 이온이 들어오지 않도록, 이온 주입각은 최대한 0°에 가까운 값으로 이온 주입하는 것이 바람직하다.
다음에 레지스트(13)를 제거한 후, 도 2(c)에 도시한 바와 같이, 희생 산화막(9)만을 설치한 트렌치 형상을 이용하여 채널이 되는 트렌치 측면 주변에 P형 보디 영역(4)을 이온 주입과 열확산에 의해 형성하고, 동시에 트렌치 바닥면 하방 영역(5)에도 이온 주입을 행한다. 이때 P형 보디 영역(4) 및 트렌치 바닥면 하방 영역(5)에 불순물이 균일하게 주입되도록, 웨이퍼에 각도를 주어 회전 단계 주입시키는 것이 바람직하다. 이때의 조건으로서는, 접합 내압이나 구동 능력에 의해 변하지만, 불순물은 B(붕소), 가속 에너지는 150KeV~250KeV, 불순물 농도는 N－Epi층(3)의 N형의 도전형을 없애고 차감 1×1017~5×1017/cm3 정도로 하는 것이 바람직하다. 또 이온 주입 각도는, 3~10°의 범위, 90°마다의 4단계 회전 주입인 것이 바람직하다.
또 이온 주입의 주입 에너지를 변경하면서 이온 주입을 여러 차례 행함으로써, 이들의 캐리어 농도를 대략 균일하게 해도 된다. 그렇게 함으로써, 역치 전압이나 채널 저항(온 저항)의 편차를 저감할 수 있는 이점이 있다.
다음에 희생 산화막(9) 제거 후, 도 2(d)에 도시한 바와 같이, N－Epi층(3)상의 표면 및 트렌치의 벽면을 따라 제1의 게이트 절연막(10)을 열산화에 의해 형성한다. 그 두께는 원하는 트랜지스터의 게이트 파괴 내압을 고려해 설정되는데, 10 내지 20nm 정도이다. 또, 게이트 절연막(10)의 형성 온도로서는 800℃ 내지 1150℃이며, 더욱 바람직하게는 1000℃~1150℃의 범위이다.
다음에, 도시되어 있지 않으나, 제1 게이트 절연막(10)상에 N형의 이온 도프된 다결정 실리콘(11)을 감압 CVD법 등에 의해 두께 1~2μm 정도로 성막한다. 이 외의 방법으로서 제1 게이트 절연막(10)상에 논 도프의 다결정 실리콘을 성막하고, N형의 이온을 여러 차례 이온 주입함으로써 제1 다결정 실리콘층(11)을 형성하는 것도 가능하다.
다음에, 도 2(d)에 도시한 바와 같이, 제1 다결정 실리콘층(11)에 대해 이방성 에칭을 행하고, 트렌치 내에 제1의 N형 게이트 전극(11)을 형성한다.
다음에 도 2(e)에 있어서, P형 보디 영역(4)의 상측 표면에, N형 소스 고농도 영역(6)을 형성하기 위한 이온 주입을 행한다. N형 소스 고농도 영역(6)을 형성하기 위해서는, 예를 들어 As를 시트 저항 저감을 위해, 바람직하게는 1×1018 ~1×1019/cm3 정도의 도스량으로 이온 주입한다. 물론, P(인)를 고농도로 주입해도 된다.
그 후, 도 2(e)와 같이, P형 보디 콘택트 영역(7)을 형성한다. P형 보디 콘택트 영역(7)을 형성하기 위해서는, 예를 들어 BF2를 시트 저항 저감을 위해, 바람직하게는 1×1018~1×1019/Cm3의 도스량으로 이온 주입한다. 물론, B(붕소)를 고농도로 주입해도 된다.
마지막으로, 도시되어 있지 않으나, 층간 절연막을 형성하고, 층간 절연막에 전극 형성용 구멍인 콘택트홀을 설치하여, 알루미늄의 전극을 형성한다.
이와 같이 하여, 게이트 산화막의 장기 신뢰성을 떨어뜨리는 일 없이, 온 저항의 증대를 억제하면서, 오프 상태의 내압을 향상시킨 트렌치 MOSFET을 얻는 것이 가능해진다. 이는, 게이트 전극과 게이트 전극하의 N형 고농도 매립층까지의 거리를 종래 구조보다 길게 하고, 또한 그 사이를 P형의 트렌치 바닥면 하방 영역(5)으로 함으로써, 드레인 영역에 고전압이 인가되고, 게이트 전극에 0V가 인가되었을 경우에 트렌치 바닥면 하방 영역(5)이 공핍화함으로써 오프 상태의 내압이 향상하기 때문이다.
이상으로 설명한 제1 및 제2의 본 실시 형태를 취함으로써, 다음과 같은 효과를 얻을 수 있다.
트렌치의 형상을 이용해 P형 불순물을 주입함으로써, 트렌치 바닥면 하방 영역(5)의 도전형을 반대로 하고, 또한, 게이트·드레인 간의 거리를 늘림으로써, 여기에 인가되는 전계를 완화할 수 있고 내압을 향상시키는 것이 가능해진다.
한편, 트렌치의 형상을 이용해 P형 불순물이 주입되기 때문에, 전류가 흐르는 채널 영역하의 N－Epi층(3)에는 P형 불순물은 들어가지 않으므로, 종래의 프로세스 조건으로 제조된 트렌치 MOSFET의 온 저항과 동등한 온 저항을 유지하는 것이 가능해진다.
이상의 설명에서는, N－Epi층(3)을 이용했을 경우로 설명했는데, P－Epi층을 사용하여 P형 보디 영역(4)과 동시에 N형의 불순물을 이온 주입하고, N형 매립층(2)과 P형 보디 영역(4)의 사이를 N형의 전계 완화 영역으로서 설정해도 된다. 여기까지는 N형의 트랜지스터를 전제로 하여 설명했는데, 모든 반도체 영역의 도전형을 반전시키고, 매립층, Epi층을 P형, P－body 영역을 N형으로 한 P형의 트랜지스터의 경우도 똑같이 적용할 수 있는 것은 말할 필요도 없다.
또, 종형 트렌치 MOSFET과 동일 기판상에 형성되는 CMOS에 대해서는 일절 다루지 않으나, 이상으로 나타낸 공정은 CMOS 형성에 대해, 아무런 장해가 되는 공정은 존재하지 않고, 트렌치 MOSFET과 CMOS를 동일 기판상에 형성하는 것은 용이하다.
1: P형 반도체 기판 2: N형 매립층
3: N－Epi층 4: P형 보디 영역
5: 트렌치 바닥면 하방 영역 6: N형 소스 고농도 영역
7: P형 보디 콘택트 영역 8: 트렌치
9: 희생 산화막 10: 게이트 절연막
11: 게이트 전극 12: 상쇄 영역
13: 레지스트 14: 질화막

Claims (8)

  1. 제1 도전형의 반도체 기판에, 제2 도전형의 매립층을 형성하는 공정과,
    상기 매립층 상에 제2 도전형의 에피택셜층을 형성하는 공정과,
    상기 에피택셜층 내에 트렌치를 형성하는 공정과,
    상기 트렌치의 바닥면의 하방으로서, 상기 매립층과 에피택셜층의 경계면보다 아래에 분포의 중심을 가지는, 제1 도전형의 상쇄 영역을, 상기 매립층의 도전형을 없애기 위해 부분적으로 형성하는 공정과,
    상기 에피택셜층 내의 상기 트렌치의 측면 주변에, 제1 도전형의 보디 영역을 형성하고, 동시에 상기 트렌치의 바닥면의 하방에 제1 도전형의 트렌치 바닥면 하방 영역을 상기 상쇄 영역에 연속하여 형성하는 공정과,
    상기 트렌치의 내벽에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막에 접하며, 상기 트렌치 내에 다결정 실리콘을 충전하여 게이트 전극을 형성하는 공정과,
    상기 보디 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과,
    상기 보디 영역 표면에 제1 도전형의 보디 콘택트 영역을 형성하는 공정으로 이루어지는, 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제2 도전형의 에피택셜층은 5×1016/cm3 내지 2×1017/cm3의 농도로 4.5μm 내지 5.0μm의 두께를 가지는, 반도체 장치의 제조 방법.
  3. 청구항 1에 있어서,
    상기 보디 영역과 상기 트렌치 바닥면 하방 영역을 동시에 형성하는 공정은, 붕소를 이용한 이온 주입이며, 그 조건은, 가속 에너지：150KeV~250KeV, 농도：1×1017/cm3~5×1017/cm3, 이온 주입 각도: 3°~10°, 및 90°마다의 4단계 회전 주입인, 반도체 장치의 제조 방법.
  4. 제1 도전형의 반도체 기판에, 제2 도전형의 에피택셜층을 형성하는 공정과,
    상기 제2 도전형의 에피택셜층 내에 트렌치를 형성하는 공정과,
    상기 반도체 기판의 표면 및 상기 트렌치의 내벽에 희생 산화막을 형성하는 공정과,
    상기 희생 산화막이 형성된 트렌치 내에, 상기 트렌치의 깊이의 절반 이하가 되는 두께를 가지는 레지스트를 배치하는 공정과,
    상기 희생 산화막 및 상기 레지스트를 통하여, 상기 에피택셜층과 상기 반도체 기판의 경계에 제2 도전형의 매립층을 이온 주입에 의해 형성하는 공정과,
    상기 레지스트를 제거한 후에, 상기 에피택셜층 내의 상기 트렌치의 측면 주변에 제1 도전형의 보디 영역을 형성하고, 동시에 상기 트렌치의 바닥면의 하방에 제1 도전형의 트렌치 바닥면 하방 영역을 상기 매립층에 연속하여 형성하는 공정과,
    상기 희생 산화막을 제거하고, 상기 트렌치의 내벽에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막에 접하며, 상기 트렌치 내에 다결정 실리콘을 충전하여 게이트 전극을 형성하는 공정과,
    상기 보디 영역 표면에 제2 도전형의 소스 영역을 형성하는 공정과,
    상기 보디 영역 표면에 제1 도전형의 보디 콘택트 영역을 형성하는 공정으로 이루어지는, 반도체 장치의 제조 방법.
  5. 청구항 4에 있어서,
    상기 매립층을 이온 주입에 의해 형성하는 공정은, 이온 주입 각도가 0°인, 반도체 장치의 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9541386B2 (en) * 2012-03-21 2017-01-10 Semiconductor Energy Laboratory Co., Ltd. Distance measurement device and distance measurement system
JP6697909B2 (ja) * 2016-03-15 2020-05-27 エイブリック株式会社 半導体装置とその製造方法
JP6896593B2 (ja) * 2017-11-22 2021-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN118056281B (zh) * 2022-02-24 2025-02-18 新唐科技日本株式会社 半导体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100771A (ja) * 2000-09-25 2002-04-05 Toshiba Corp 半導体装置及びその製造方法
JP2009200300A (ja) * 2008-02-22 2009-09-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63173371A (ja) * 1987-01-13 1988-07-16 Fujitsu Ltd 高耐圧絶縁ゲ−ト型電界効果トランジスタ
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH07326742A (ja) * 1994-05-30 1995-12-12 Toshiba Corp 半導体装置およびその製造方法
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP3910335B2 (ja) * 2000-03-22 2007-04-25 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP2002299629A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd ポリシリコン薄膜半導体およびポリシリコン薄膜半導体の製造方法
JP4073176B2 (ja) 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
US7291884B2 (en) * 2001-07-03 2007-11-06 Siliconix Incorporated Trench MIS device having implanted drain-drift region and thick bottom oxide
JP4721653B2 (ja) * 2004-05-12 2011-07-13 トヨタ自動車株式会社 絶縁ゲート型半導体装置
US7750412B2 (en) * 2008-08-06 2010-07-06 Fairchild Semiconductor Corporation Rectifier with PN clamp regions under trenches
US8058685B2 (en) * 2009-07-08 2011-11-15 Force Mos Technology Co., Ltd. Trench MOSFET structures using three masks process
JP2012069824A (ja) * 2010-09-24 2012-04-05 Seiko Instruments Inc 半導体装置および半導体装置の製造方法
US20130299901A1 (en) * 2011-09-29 2013-11-14 Force Mos Technology Co., Ltd. Trench mosfet structures using three masks process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100771A (ja) * 2000-09-25 2002-04-05 Toshiba Corp 半導体装置及びその製造方法
JP2009200300A (ja) * 2008-02-22 2009-09-03 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法

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