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TWI555095B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI555095B
TWI555095B TW102103497A TW102103497A TWI555095B TW I555095 B TWI555095 B TW I555095B TW 102103497 A TW102103497 A TW 102103497A TW 102103497 A TW102103497 A TW 102103497A TW I555095 B TWI555095 B TW I555095B
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epitaxial layer
forming
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TW102103497A
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Inventor
Yukimasa Minami
Original Assignee
Sii Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Description

半導體裝置及其製造方法
本發明係關於具有溝槽閘極構造之縱型MOS電晶體之半導體裝置及其製造方法。
近年來，流通著各式各樣的行動機器，其電源多使用具有高能量密度，且不產生記憶效果之Li離子電池。隨此，也必須要有檢測Li離子電池之過充電、過放電之保護用IC。例如，關於行動電話用之Li離子電池雖然為3.6V左右之電池電壓，但於充電時，也有必須要施加20V以上之電壓的情形，就以IC而言，要求包含高耐壓之元件。
此時，在CMOS電晶體製程中，欲滿足上述IC之規格時，必須形成適合低耐壓之MOS電晶體及適合高耐壓之MOS電晶體。這是因為高耐壓元件為了滿足其規格，必須將元件尺寸增大至某程度，於以高耐壓元件構成IC之全體之時，最終的晶片尺寸增大，成為成本上無競爭力的IC，難以滿足對市場之價格的要求之故。因此，藉由在施加高電壓之電路部分使用高耐壓元件，在其他之電路 區域使用低耐壓元件，來抑制晶片尺寸。並且，在保護IC內藏有功率MOSFET之IC中，功率MOSFET之接通電阻要求大約10mΩ．mm2的低電阻。因如此功率MOSFET佔晶片全體之面積的比率非常大，故功率MOSFET之性能提升非常有助於縮小晶圓尺寸。
在此，當注目於功率MOSFET時，則如第3圖所示般提案有使用溝槽將通道形成縱型之構造的MOS型電晶體。該以往之縱型MOS電晶體係在P型半導體基板301上形成當作汲極區域之N型埋入層302及緩和電場之N-Epi層303，並且在其表面上藉由離子注入和熱擴散形成有P型主體區域304、作為源極之N型源極高濃度區域306、P型主體接觸區域307。然後，形成從其表面到達至N-Epi層303之溝槽308，該溝槽308之側壁作為閘極絕緣膜310被形成，並且在溝槽308內埋設閘極電極311。並且，在閘極電極311上形成絕緣膜以謀求與N型源極高濃度區域306絕緣，藉由被形成在其上方之源極電極，電性連接N型源極高濃度區域306和P型主體接觸區域307。在該縱型MOS電晶體中，閘極絕緣膜310附近的被夾於N-Epi層303和N型源極高濃度區域306之P型主體區域304成為通道。因此，電流路徑成為縱型，成為可維持保持耐壓之狀態下進行高積體化。因此，比起通道成為橫型之橫型MOS電晶體，能使電晶體接通時低電阻化。
再者，在縱型MOS電晶體中，就以用以改善接通電阻之方法而言，有使汲極之N-Epi層303之濃度變濃，或 使閘極電極接近於汲極之N型埋入層302之方法，但是無論在哪一方法時，皆有元件之接通電阻和閘極-汲極間耐壓成為折衷之關係，有難以綜合性進行性能改良之問題。
對此，在專利文獻1中，揭示有可邊抑制接通電阻之增大，並提升耐壓之構造。如第4圖所示般，藉由形成兩種類之膜厚的閘極絕緣膜，並將溝槽底部之閘極氧化膜312之厚度形成較側面厚，提升汲極和閘極間之耐壓。就以其上述兩種類之膜厚的閘極絕緣膜之製作方法之一例而言，在溝槽內面形成薄的閘極絕緣膜和氮化膜，重複進行絕緣膜之堆積和蝕刻，又藉由在溝槽內形成第2溝槽，在溝槽內形成厚的閘極絕緣膜和薄的閘極絕緣膜。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2002-299619號公報
但是，厚的閘極氧化膜和薄的閘極氧化膜之邊界，因階段狀地形成氧化膜，故容易產生變形應力所導致之結晶缺陷，其結果，比起不持有膜厚之邊界的氧化膜，有閘極氧化膜之長期性的可靠性惡化之虞。本發明係鑒於如此之問題而創作出，其課題為提供具有不使閘極氧化膜之長期可靠性下降，而能夠邊抑制接通電阻之增加邊提升汲極和 閘極間之耐壓的溝槽閘極構造之縱型MOSFET之半導體裝置及其製造方法。
為了解決上述課題，在第1實施例中，為一種半導體裝置之製造方法，係由下述構成：在第1導電型之半導體基板形成第2導電型之埋入層的工程；在上述埋入層上形成第2導電型之磊晶層的工程；在上述磊晶層內形成溝槽的工程；為了抵消上述埋入層之導電型，將第1導電型之雜質離子成雜質分布之中心來到上述溝槽之底面之下方，且較上述埋入層和磊晶層之界面更下方，形成第1導電型之抵消區域的工程；在上述磊晶層內之上述溝槽之側面周邊，形成第1導電型之主體區域，同時在上述溝槽之底面之下方接續著上述抵消區域而形成第1導電型之溝槽底面下方區域的工程；在上述溝槽之內壁形成閘極絕緣膜的工程；與上述閘極絕緣膜相接，在上述溝槽內填充多晶矽，形成閘極電極的工程；在上述主體區域表面形成第2導電型之源極區域的工程；及在上述主體區域表面形成第1導電型之主體接觸區域 的工程。
再者，為一種半導體裝置，由下述所構成：第1導電型之半導體基板；被設置在上述半導體基板之表面的第2導電型之埋入層；被設置在上述埋入層上之第2導電型之磊晶層；被設置成從上述磊晶層之表面至上述磊晶層內之溝槽：將第1導電型之雜質離子注入成雜質分布之中心來到上述溝槽之底面之下方，且較上述埋入層和上述磊晶層之界面下方，用以抵消上述埋入層之導電型的第1導電型之抵消區域；被設置在上述磊晶層內之上述溝槽之側面周邊的第1導電型之主體區域；被設置成從上述溝槽之底面接續著上述抵消區域的第1導電型之溝槽底面下方區域；被設置在上述溝槽之內壁的閘極絕緣膜；與上述閘極絕緣膜相接，填充上述溝槽內的多晶矽的閘極電極；被設置在上述主體區域表面的第2導電型之源極區域；及被設置在上述主體區域表面的第1導電型之主體接觸區域。
在第2實施例中，為一種半導體裝置之製造方法，由 下述所構成：在第1導電型之半導體基板形成第2導電型之磊晶層的工程；在上述第2導電型之磊晶層內形成溝槽的工程；在上述半導體基板之表面及上述溝槽之內壁形成犧性氧化膜的工程；在形成有上述犧牲氧化膜之溝槽內，配置具有厚度為上述溝槽之深度之一半以下之光阻的工程；通過上述犧牲氧化膜及上述光阻，在上述磊晶層和上述半導體基板之邊界，藉由離子注入形成第2導電型之埋入層的工程；於除去上述光阻之後，在上述磊晶層內之上述溝槽之側面周邊，形成第1導電型之主體區域，同時在上述溝槽之底面之下方接續著上述埋入層而形成第1導電型之溝槽底面下方區域的工程；除去上述犧牲氧化膜，在上述溝槽區域之內壁形成閘極絕緣膜的工程；與上述閘極絕緣膜相接，在上述溝槽內填充多晶矽，形成閘極電極的工程；在上述主體區域表面形成第2導電型之源極區域的工程；及在上述主體區域表面形成第1導電型之主體接觸區域的工程。
再者，為一種半導體裝置，由下述所構成： 第1導電型之半導體基板；被設置在上述半導體基板之表面的第2導電型之埋入層；被設置在上述埋入層上之第2導電型之磊晶層；被設置成從上述磊晶層之表面至上述磊晶層內之溝槽：被設置在上述磊晶層內之上述溝槽之側面周邊的第1導電型之主體區域；被設置成從上述溝槽之底面涵蓋至上述埋入層的第1導電型之溝槽底面下方區域；被設置在上述溝槽之內壁的閘極絕緣膜；與上述閘極絕緣膜相接，填充上述溝槽內的多晶矽的閘極電極；被設置在上述主體區域表面的第2導電型之源極區域；及被設置在上述主體區域表面的第1導電型之主體接觸區域，上述埋入層被設置在上述溝槽底面下方區域之下方的部分中，較成為上述磊晶層之下方的部分朝向上述半導體基板更深的位置上。
若藉由本發明時，可以提供不會使閘極氧化膜之長期可靠性下降，可邊抑制接通電阻之增大邊提升汲極和閘極 間之耐壓的半導體裝置及其製造方法。
1‧‧‧P型半導體基板
2‧‧‧N型埋入層
3‧‧‧N-Epi層
4‧‧‧P型主體區域
5‧‧‧溝槽底面下方區域
6‧‧‧N型源極高濃度區域
7‧‧‧P型主體接觸區域
8‧‧‧溝槽
9‧‧‧犧牲氧化膜
10‧‧‧閘極絕緣膜
11‧‧‧閘極電極
12‧‧‧抵消區域
13‧‧‧光阻
14‧‧‧氮化膜
第1圖為表示本發明之第1實施例之半導體裝置之製造方法的工程順序剖面圖。
第2圖為表示本發明之第2實施例之半導體裝置之製造方法的工程順序剖面圖。
第3圖為以往之半導體裝置之剖面模式圖。
第4圖為表示將溝槽底部之閘極絕緣膜之厚度設為比側面厚的半導體裝置之剖面模式圖。
第1圖為用以說明具有第1實施例之型態的半導體裝置之製造方法的圖示，表示製造溝槽MOSFET之時的主要工程之工程順序剖面圖。
首先，準備P型半導體基板1，如第1圖(a)所示般，藉由離子注入法形成成為汲極之N型高濃度埋入層2。然後，藉由磊晶法在N型高濃度埋入層2上形成屬於N型之磊晶層的N-Epi層3。N型高濃度埋入層2為了極力抑制N型縱型溝槽MOSFET之汲極電阻，係以成為5×1018~1×1019/cm3之濃度之方式，藉由摻雜Sb(銻)、或者As(砷)，或者P(磷)而形成。再者，N-Epi層3係由MOSFET之耐壓或驅動電流等，製造的半導體積體裝置所要求之性能來決定，例如可以設為5×1016~ 2×1017/cm3之濃度且4.5μm~5.0μm左右之厚度。
接著，如第1圖(b)所示般，在N型之縱型MOSFET形成預定區域，朝向P型半導體基板1之內部使氮化膜14當作硬遮罩而進行各向異性蝕刻，形成溝槽8。此時之溝槽8之深度為1.4μm~2.0μm，可以藉由所期待之電晶體/汲極耐壓而適當設定。並且，使氮化膜14當作硬遮罩而將高濃度之P型之雜質的B(硼)離子注入成分布之中心從N型高濃度埋入層2和N-Epi層3之界面來到其下側。該係因為以P型雜質抵消成為位於溝槽8之下方之高濃度汲極的N型高濃度埋入層2之雜質，使N型之雜質分布形狀變化成凹型之故。因此，必須形成成為與N型高濃度埋入層2同程度之濃度的P型之雜質被離子注入的抵消區域12。
接著，於除去硬遮罩之後，如第1圖(c)所示般，在N-Epi層3上及溝槽8內形成犧牲氧化膜9。犧牲氧化膜9之厚度可以設為與閘極絕緣膜10同樣之10~20nm左右。然後，利用設置有犧牲氧化膜9之溝槽形狀而在成為通道之溝槽側面周邊，藉由離子注入和熱擴散形成P型主體區域4，同時也在溝槽底面下方區域5進行離子注入，使與先前所形成之抵消區域接續。此時以在P型主體區域4及溝槽底面下方區域5均勻地被注入雜質之方式，對晶圓賦予角度而進行旋轉步驟注入為理想。就以此時之條件而言，雖按接合耐壓或驅動能力而改變，但是雜質為B(硼)，加速能量為150KeV~250KeV，雜質濃度為抵消 扣除N-Epi層3之N型之導電型的1×1017~5×1017/cm3程度左右較理想。再者，離子注入角度以3~10°之範圍，每90°進行4步驟旋轉注入為理想。再者，即使藉由一面變更離子注入之注入能量一面進行複數次離子注入，使該些載體濃度大略均勻亦可。如此一來，有可以降低臨界值電壓或通道電阻(接通電阻)之偏差的優點。
接著，於除去犧牲氧化膜9之後，如第1圖(d)所示般，沿著N-Epi層3上之表面及溝槽之壁面，藉由熱氧化形成第1閘極絕緣膜10。其厚度係考慮所期待之電晶體之閘極破壞耐壓而設定，為10至20nm左右。再者，就以閘極絕緣膜10之形成溫度而言，為800℃至1150℃，更佳為1000℃~1150℃之範圍。
接著，雖無圖示，但是在第1閘極絕緣膜10上藉由減壓CVD法形成厚度1~2μm左右之事先被摻雜N型之雜質的多晶矽層11。以其他方法而言，藉由在第1閘極絕緣膜10上形成無摻雜的多晶矽層，且對N型之離子進行複數次離子注入，依此也可形成第1多晶矽層11。
接著，如第1圖(d)所示般，對第1多晶矽層11進行各向異性蝕刻，形成填充溝槽內的第1之N型閘極電極11。
接著，在第1圖(e)中，在P型主體區域4之上側表面，進行用以形成N型源極高濃度區域6之離子注入。為了形成N型源極高濃度區域6，因要降低例如As之薄片電阻，故以1×1018~1×1019/cm3程度左右之濃度的摻雜 量進行離子注入為理想。當然即使高濃度注入P(磷)以取代As亦可。
之後，如同第1圖(e)所示般，形成P型主體接觸區域7。為了形成P型源極高濃度區域7，因要降低例如BF2之薄片電阻，故以1×1018~1×1019/cm3程度左右之濃度的摻雜量進行離子注入為理想。當然即使高濃度注入B(硼)亦可。
最後，雖然無圖示，但是形成層間絕緣膜，在層間絕緣膜開設屬於電極形成用之孔的接觸孔，形成鋁之電極。
如此一來，可取得不會使閘極氧化膜之長期可靠性下降，邊抑制接通電阻之增大邊提升斷開狀態之耐壓的溝槽MOSFET。該係因為將閘極電極到閘極電極下之N型高濃度埋入層為止之距離設為比以往構造長，並且將該之間設為P型之溝槽底面下方區域5，依此於在汲極區域被施加高電壓，在閘極電極被施加0V之時，由於溝槽底面下面5空乏化而可提高斷開狀態之耐壓之故。
接著，針對具有第2實施例之型態的半導體裝置之製造方法予以說明。
在第2圖表示第2實施例之溝槽MOSFET之工程順序剖面圖。
如第2圖(a)所示般藉由磊晶法形成在P型半導體基板1上。N-Epi層3係由MOSFET之耐壓或驅動電流等，製造的半導體積體裝置所要求之性能來決定，例如可以設為5×1016~2×1017/cm3之濃度且4.5μm~5.0μm左右之 厚度。接著，如同圖(a)所示般，在N型之縱型MOSFET形成預定區域，朝向P型半導體基板1之內部使氮化膜14成為硬遮蔽而進行各向異性蝕刻，形成溝槽8。此時之溝槽8之深度較N-Epi層3之厚度淺，為1.4μm~2.0μm，可以藉由所期待之電晶體/汲極耐壓而適當設定。
接著，於除去當作硬遮罩使用之氮化膜之後，如第2圖(b)所示般，在溝槽8之內壁形成犧性氧化膜9。其氧化膜9之厚度可以設為例如從20至100nm左右。之後，將光阻13塗佈在N-Epi層3並且填充在溝槽，藉由灰化等之方法使光阻13從基板表面後退。然後，如圖示所示般，調節成光阻13之厚度成為溝槽之深度之1/2以下左右。然後，將犧牲氧化膜9及光阻當作遮罩使用，藉由數MeV左右之高能量離子注入法形成N型高濃度埋入層2。N型高濃度埋入層2為了極力抑制N型縱型溝槽MOSFET之汲極電阻，被摻雜具有5×1018~1×1019/cm3之濃度的P(磷)。再者，以N型之雜質離子不進入通道預定區域之方式，離子注入角度以極接近於0°之值進行離子注入為佳。
接著，於除去光阻13之後，如第2圖(c)所示般，在利用僅設置有犧牲氧化膜9之溝槽形狀而成為通道之溝槽側面周邊，藉由離子注入熱擴散形成P型主體區域4，同時也在溝槽底面下方區域5進行離子注入。此時以在P型主體區域4及溝槽底面下方區域5均勻地被注入雜質之 方式，對晶圓賦予角度而進行旋轉步驟注入為理想。就以此時之條件而言，雖按接合耐壓或驅動能力而改變，但是雜質為B(硼)，加速能量為150KeV~250KeV，雜質濃度為抵消扣除N-Epi層3之N型之導電型的1×1017~5×1017/cm3程度左右較理想。再者，離子注入角度以3~10°之範圍，每90°進行4步驟旋轉注入為理想。
再者，即使藉由一面變更離子注入之注入能量一面進行複數次離子注入，使該些載體濃度大略均勻亦可。如此一來，有可以降低臨界值電壓或通道電阻(接通電阻)之偏差的優點。
接著，於除去犧牲氧化膜9之後，如第2圖(d)所示般，沿著N-Epi層3上之表面及溝槽之壁面，藉由熱氧化形成第1閘極絕緣膜10。其厚度係考慮所期待之電晶體之閘極破壞耐壓而設定，為10至20nm左右。再者，就以閘極絕緣膜10之形成溫度而言，為800℃至1150℃，更佳為1000℃~1150℃之範圍。
接著，雖無圖示，但是在第1閘極絕緣膜10上藉由減壓CVD法形成厚度1~2μm左右之被離子摻雜N型的多晶矽層11。以其他方法而言，藉由在第1閘極絕緣膜10上形成無摻雜的多晶矽層，且對N型之離子進行複數次離子注入，依此也可形成第1多晶矽層11。
接著，如第2圖(d)所示般，對第1多晶矽層11進行各向異性蝕刻，形成填充溝槽內的第1之N型閘極電極11。
接著，在第2圖(e)中，在P型主體區域4之上側表面，進行用以形成N型源極高濃度區域6之離子注入。為了形成N型源極高濃度區域6，因要降低例如As之薄片電阻，故以1×1018~1×1019/cm3程度左右之濃度的摻雜量進行離子注入為理想。當然即使高濃度注入P(磷)亦可。
之後，如同第2圖(e)所示般，形成P型主體接觸區域7。為了形成P型主體接觸區域7，因要降低例如BF2之薄片電阻，故以1×1018~1×1019/cm3程度左右之濃度的摻雜量進行離子注入為理想。當然即使高濃度注入B(硼)亦可。
最後，雖然無圖示，但是形成層間絕緣膜，在層間絕緣膜開設屬於電極形成用之孔的接觸孔，形成鋁之電極。
如此一來，可取得不會使閘極氧化膜之長期可靠性下降，邊抑制接通電阻之增大邊提升斷開狀態之耐壓的溝槽MOSFET。該係因為將閘極電極到閘極電極下之N型高濃度埋入層為止之距離設為比以往構造長，並且將該之間設為P型之溝槽底面下方區域5，依此於在汲極區域被施加高電壓，在閘極電極被施加0V之時，由於溝槽底面下面5空乏化而可提高斷開狀態之耐壓之故。
藉由上述說明之第1及第2之本實施型態，可以取得下述般之效果。
藉由利用溝槽之形狀而注入P型雜質，使溝槽底面下方區域5之導電型成為相反，並且藉由使閘極/汲極間之 距離伸長，可以緩和被施加於使此之電場並可提升耐壓。
另外，因利用溝槽之形狀而注入P型雜質，故因P型雜質不進入流通電流的通道區域下之N-Epi層3，故可維持與在以往之製程條件下被製造出之溝槽MOSFET之接通電阻相同之接通電阻。
在以上之說明中，雖然以使用N-Epi層3之情形予以說明，但是即使使用P-Epi與P型主體區域4同時離子注入N型之雜質，並將N型埋入層2和P型主體區域4之間當作N型之電場緩和區域而加以設定亦可。至此係以N型之電晶體為前提而予以說明，但是即使在使所有之半導體區域之導電型反轉，而將埋入層、Epi層當作P型，將P-body區域當作P型之電晶體之時，當然也可以同樣適用。
再者，雖然針對被形成在與縱型溝槽MOSFET相同基板上之CMOS完全無提及，但以上所示之工程對於CMOS形成，不存在任何會造成障礙之工程，容易在同一基板上形成溝槽MOSFET和CMOS。
1‧‧‧P型半導體基板
2‧‧‧N型埋入層
3‧‧‧N-Epi層
4‧‧‧P型主體區域
5‧‧‧溝槽底面下方區域
6‧‧‧N型源極高濃度區域
7‧‧‧P型主體接觸區域
8‧‧‧溝槽
9‧‧‧犧牲氧化膜
10‧‧‧閘極絕緣膜
11‧‧‧閘極電極
12‧‧‧抵消區域
14‧‧‧氮化膜

Claims (8)

  1. 一種半導體裝置之製造方法，該方法由下述構成：在第1導電型之半導體基板形成第2導電型之埋入層的工程；在上述埋入層上形成第2導電型之磊晶層的工程；在上述磊晶層內形成溝槽的工程；為了抵消上述埋入層之導電型，將第1導電型之雜質離子注入成雜質分布之中心來到上述溝槽之底面之下方，且較上述埋入層和上述磊晶層之界面更下方，形成第1導電型之抵消區域的工程；在上述磊晶層內之上述溝槽之側面周邊，形成第1導電型之主體區域，同時在上述溝槽之底面之下方接續著上述抵消區域而形成第1導電型之溝槽底面下方區域的工程；在上述溝槽之內壁形成閘極絕緣膜的工程；與上述閘極絕緣膜相接，在上述溝槽內填充多晶矽，形成閘極電極的工程；在上述主體區域表面形成第2導電型之源極區域的工程；及在上述主體區域表面形成第1導電型之主體接觸區域的工程。
  2. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中 上述第2導電型之磊晶層具有5×1016/cm3至2×1017/cm3的濃度且4.5μm至5.0μm的厚度。
  3. 如申請專利範圍第1項所記載之半導體裝置之製造方法，其中同時形成上述主體區域和上述溝槽底面下方區域的工程係使用硼之離子注入，其條件為加速能量：150KeV~250KeV，濃度：1×1017/cm3~5×1017/cm3，離子注入角度：3°~10°及每90°的4步驟旋轉注入。
  4. 一種半導體裝置之製造方法，該方法由下述構成：在第1導電型之半導體基板形成第2導電型之磊晶層的工程；在上述第2導電型之磊晶層內形成溝槽的工程；在上述半導體基板之表面及上述溝槽之內壁形成犧牲氧化膜的工程；在形成有上述犧牲氧化膜之溝槽內，配置具有厚度為上述溝槽之深度之一半以下之光阻的工程；通過上述犧牲氧化膜及上述光阻，在上述磊晶層和上述半導體基板之邊界，藉由離子注入形成第2導電型之埋入層的工程；於除去上述光阻之後，在上述磊晶層內之上述溝槽之側面周邊，形成第1導電型之主體區域，同時在上述溝槽之底面之下方接續著上述埋入層而形成第1導電型之溝槽底面下方區域的工程； 除去上述犧牲氧化膜，在上述溝槽之內壁形成閘極絕緣膜的工程；與上述閘極絕緣膜相接，在上述溝槽內填充多晶矽，形成閘極電極的工程；在上述主體區域表面形成第2導電型之源極區域的工程；及在上述主體區域表面形成第1導電型之主體接觸區域的工程。
  5. 如申請專利範圍第4項所記載之半導體裝置之製造方法，其中藉由離子注入形成上述埋入層之工程係離子注入角度為0°。
  6. 一種半導體裝置，該裝置由下述構成：第1導電型之半導體基板；被設置在上述半導體基板之表面的第2導電型之埋入層；被設置在上述埋入層上之第2導電型之磊晶層；被設置成從上述磊晶層之表面至上述磊晶層內之溝槽：將第1導電型之雜質離子注入成雜質分布之中心來到上述溝槽之底面之下方，且較上述埋入層和上述磊晶層之界面更下方，用以抵消上述埋入層之導電型的第1導電型之抵消區域；被設置在上述磊晶層內之上述溝槽之側面周邊的第1 導電型之主體區域；被設置成從上述溝槽之底面接續著上述抵消區域的第1導電型之溝槽底面下方區域；被設置在上述溝槽之內壁的閘極絕緣膜；與上述閘極絕緣膜相接，填充上述溝槽內的多晶矽的閘極電極；被設置在上述主體區域表面的第2導電型之源極區域；及被設置在上述主體區域表面的第1導電型之主體接觸區域。
  7. 一種半導體裝置，該裝置由下述構成：第1導電型之半導體基板；被設置在上述半導體基板之表面的第2導電型之埋入層；被設置在上述埋入層上之第2導電型之磊晶層；被設置成從上述磊晶層之表面至上述磊晶層內之溝槽：被設置在上述磊晶層內之上述溝槽之側面周邊的第1導電型之主體區域；被設置成從上述溝槽之底面設置涵蓋至上述埋入層的第1導電型之溝槽底面下方區域；被設置在上述溝槽之內壁的閘極絕緣膜；與上述閘極絕緣膜相接，填充上述溝槽內的多晶矽的閘極電極； 被設置在上述主體區域表面的第2導電型之源極區域；及被設置在上述主體區域表面的第1導電型之主體接觸區域，上述埋入層被設置在上述溝槽底面下方區域之下方的部分中，較成為上述磊晶層之下方的部分朝向上述半導體基板更深的位置上。
  8. 一種半導體裝置，該裝置由下述構成：第1導電型之半導體基板；被設置在上述半導體基板之表面的第2導電型之埋入層；被設置在上述埋入層上之第2導電型之磊晶層；被設置成從上述磊晶層之表面至上述磊晶層內之溝槽：被設置在上述磊晶層內之上述溝槽之側面周邊的第1導電型之主體區域；被設置成從上述溝槽之底面涵蓋至上述埋入層的第1導電型之溝槽底面下方區域；被設置在上述溝槽之內壁的閘極絕緣膜；與上述閘極絕緣膜相接，填充上述溝槽內的多晶矽的閘極電極；被設置在上述主體區域表面的第2導電型之源極區域；及被設置在上述主體區域表面的第1導電型之主體接觸 區域，從上述溝槽之底面至正下方之上述埋入層之距離，較從上述主體區域至正下方之上述埋入層之距離長。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9541386B2 (en) * 2012-03-21 2017-01-10 Semiconductor Energy Laboratory Co., Ltd. Distance measurement device and distance measurement system
JP6697909B2 (ja) * 2016-03-15 2020-05-27 エイブリック株式会社 半導体装置とその製造方法
JP6896593B2 (ja) * 2017-11-22 2021-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN118056281B (zh) * 2022-02-24 2025-02-18 新唐科技日本株式会社 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040227182A1 (en) * 2001-07-03 2004-11-18 Siliconix Incorporated Process for manufacturing trench MIS device having implanted drain-drift region and thick botton oxide
US20070241394A1 (en) * 2004-05-12 2007-10-18 Hidefumi Takaya Insulated Gate Semiconductor Device
US20100219461A1 (en) * 2008-08-06 2010-09-02 Mark Rinehimer Structure With PN Clamp Regions Under Trenches
US8058685B2 (en) * 2009-07-08 2011-11-15 Force Mos Technology Co., Ltd. Trench MOSFET structures using three masks process

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63173371A (ja) * 1987-01-13 1988-07-16 Fujitsu Ltd 高耐圧絶縁ゲ−ト型電界効果トランジスタ
JPH07235672A (ja) * 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH07326742A (ja) * 1994-05-30 1995-12-12 Toshiba Corp 半導体装置およびその製造方法
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP3910335B2 (ja) * 2000-03-22 2007-04-25 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP2002100771A (ja) * 2000-09-25 2002-04-05 Toshiba Corp 半導体装置及びその製造方法
JP2002299629A (ja) * 2001-03-30 2002-10-11 Matsushita Electric Ind Co Ltd ポリシリコン薄膜半導体およびポリシリコン薄膜半導体の製造方法
JP4073176B2 (ja) 2001-04-02 2008-04-09 新電元工業株式会社 半導体装置およびその製造方法
JP5298565B2 (ja) * 2008-02-22 2013-09-25 富士電機株式会社 半導体装置およびその製造方法
JP2012069824A (ja) * 2010-09-24 2012-04-05 Seiko Instruments Inc 半導体装置および半導体装置の製造方法
US20130299901A1 (en) * 2011-09-29 2013-11-14 Force Mos Technology Co., Ltd. Trench mosfet structures using three masks process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040227182A1 (en) * 2001-07-03 2004-11-18 Siliconix Incorporated Process for manufacturing trench MIS device having implanted drain-drift region and thick botton oxide
US20070241394A1 (en) * 2004-05-12 2007-10-18 Hidefumi Takaya Insulated Gate Semiconductor Device
US20100219461A1 (en) * 2008-08-06 2010-09-02 Mark Rinehimer Structure With PN Clamp Regions Under Trenches
US8058685B2 (en) * 2009-07-08 2011-11-15 Force Mos Technology Co., Ltd. Trench MOSFET structures using three masks process

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