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CN103278985A - 像素单元及像素阵列 - Google Patents

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CN103278985A
CN103278985A CN201310104861XA CN201310104861A CN103278985A CN 103278985 A CN103278985 A CN 103278985A CN 201310104861X A CN201310104861X A CN 201310104861XA CN 201310104861 A CN201310104861 A CN 201310104861A CN 103278985 A CN103278985 A CN 103278985A
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AU Optronics Corp
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Abstract

本发明提供一种像素阵列及其像素单元，适用于一显示面板。上述像素阵列包括多个像素单元，且各像素单元包括一第一栅极线、一第二栅极线、一数据线、一第一次像素、一第二次像素以及一第三次像素。第一次像素与第二栅极线电性连接并通过第三次像素与数据线电性连接。第二次像素与第二栅极线以及数据线电性连接。第三次像素与第一栅极线以及数据线电性连接。

Description

像素单元及像素阵列
技术领域
本发明涉及一种像素单元及像素阵列，尤其是涉及一种仅利用两条栅极线及一条数据线驱动三个次像素的像素单元及像素阵列。
背景技术
一般而言，显示面板的像素单元包括三个用以显示不同颜色画面的次像素例如红色次像素、绿色次像素与蓝色次像素。在现有显示面板中，一个次像素需使用一条栅极线与一条数据线加以驱动，换言之，显示像素单元的红色次像素、绿色次像素与蓝色次像素需使用四条信号线（例如一条栅极线与三条数据线，或是一条数据线与三条栅极线）共加以驱动。在信号线的个数过多的情况下，不仅会使得驱动芯片的成本增加，更会使得显示面板的开口率无法提高。
发明内容
本发明的目的之一在于提供一种像素单元及像素阵列，以减少用以驱动像素单元及像素阵列的信号线的个数，进而减少驱动芯片的成本并提高开口率。
本发明的一实施例提供一种像素单元，适用于一显示面板。上述像素单元包括一第一栅极线、一第二栅极线、一数据线、一第一次像素、一第二次像素以及一第三次像素。第一次像素包括一第一像素电极以及一第一主动开关元件。第一主动开关元件包括一第一栅极、一第一源极与一第一漏极，其中第一栅极与第二栅极线电性连接，第一漏极与第一像素电极电性连接。第二次像素包括一第二像素电极以及一第二主动开关元件。第二主动开关元件包括一第二栅极、一第二源极与一第二漏极，其中第二栅极与第二栅极线电性连接，第二源极与数据线电性连接，且第二漏极与第二像素电极电性连接。第三次像素包括一第三像素电极以及一第三主动开关元件。第三主动开关元件包括一第三栅极、一第三源极与一第三漏极，其中第三栅极与第一栅极线电性连接，第三源极与数据线电性连接，第三漏极分别与第三像素电极以及第一源极电性连接。
本发明的另一实施例提供一种像素阵列，适用于一显示面板。上述像素阵列包括多条第一栅极线、多条第二栅极线、多个第一次像素、多个第二次像素与多个第三次像素。第一栅极线与第二栅极线以交替方式依序排列。数据线与第一栅极线以及第二栅极线相交。第一次像素、第二次像素与第三次像素排列成多行次像素，各行次像素包括一第一次像素、一第二次像素与一第三次像素。各第一次像素包括一第一像素电极与一第一主动开关元件，其中第一主动开关元件包括一第一栅极、一第一源极与一第一漏极，第一栅极与对应的第二栅极线电性连接，第一漏极与第一像素电极电性连接。各第二次像素包括一第二像素电极与一第二主动开关元件，其中第二主动开关元件包括一第二栅极、一第二源极与一第二漏极，第二栅极与对应的第二栅极线电性连接，第二源极与数据线电性连接，且第二漏极与第二像素电极电性连接。各第三次像素包括一第三像素电极与一第三主动开关元件，其中第三主动开关元件包括一第三栅极、一第三源极与一第三漏极，第三栅极与对应的第一栅极线电性连接，第三源极与数据线电性连接，且第三漏极与第三像素电极以及对应的第一源极电性连接。此外，排列于第n+1行次像素中的第一次像素的第一栅极与第m条第二栅极线电性连接，排列于第n+1行次像素中的第二次像素的第二栅极与第m条第二栅极线电性连接，排列于第n行次像素中的第三次像素的第三栅极与第m条第一栅极线电性连接，且第三漏极与排列于第n+1行中的第一次像素的第一源极电性连接，以及排列于第n+1行次像素中的第三次像素的第三栅极与第m+1条第一栅极线电性连接。
本发明的像素阵列与像素单元的第一、第二与第三次像素仅需利用三条信号线（包括两条栅极线与一条数据线）即可加以驱动，因此可大幅缩减驱动芯片的成本并提高开口率，进而提高显示质量。
附图说明
图1示出本发明的第一较佳实施例的像素阵列的等效电路图；
图2示出本发明的第一较佳实施例的像素阵列的结构示意图；
图3示出本发明的像素阵列的驱动信号的时序图；
图4示出本发明的第一较佳实施例的像素阵列的示意图；
图5示出本发明的第一较佳实施例的变化实施例的像素阵列的等效电路图；
图6示出本发明的第一较佳实施例的变化实施例的像素阵列的示意图；
图7示出本发明的第二较佳实施例的像素阵列的结构示意图；
图8示出本发明的第二较佳实施例的像素阵列的示意图。
附图标记
1：像素阵列               GL1：第一栅极线
GL2：第二栅极线           DL：数据线
SP1：第一次像素           SP2：第二次像素
SP3：第三次像素           PE1：第一像素电极
SW1：第一主动开关元件     G1：第一栅极
S1：第一源极              D1：第一漏极
PE2：第二像素电极         SW2：第二主动开关元件
G2：第二栅极              S2：第二源极
D2：第二漏极              PE3：第三像素电极
SW3：第三主动开关元件     G3：第三栅极
S3：第三源极              D3：第三漏极
CE：共通电极              CS1：第一图案化储存电极
CS2：第二图案化储存电极   CS3：第三图案化储存电极
Clc：液晶电容             Cst1：第一储存电容
Cst2：第二储存电容        Cst3：第三储存电容
CL：储存电极线            VGL1：第一栅极信号
VGL2：第二栅极信号        VDL：数据信号
VDL1：第一数据信号        VDL2：第二数据信号
VDL3：第三数据信号        t1：第一时段
t2：第二时段              t3：第三时段
SE：半导体层              1’：像素阵列
2：像素阵列               PU：像素单元
DPU：显示像素单元
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，以下特列举本发明的较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的效果。
请参考图1与图2。图1示出本发明的第一较佳实施例的像素阵列的等效电路图，图2示出本发明的第一较佳实施例的像素阵列的结构示意图。本实施例的像素阵列可适用于各种显示面板，且本实施例以液晶显示面板的像素阵列举例说明，但不以此为限。如图1与图2所示，本实施例的像素阵列1包括多条第一栅极线GL1（例如第m-1条第一栅极线GL1、第m条第一栅极线GL1与第m+1条第一栅极线GL1）、多条第二栅极线GL2（例如第m-1条第二栅极线GL2、第m条第二栅极线GL2与第m+1条第二栅极线GL2）、多条数据线DL、多个第一次像素SP1、多个第二次像素SP2与多个第三次像素SP3。第一栅极线GL1与第二栅极线GL2以交替方式依序排列，且数据线DL第一栅极线GL1以及第二栅极线GL2相交（交错设置而无节点）。在本实施例中，第一栅极线GL1与第二栅极线GL2大体上平行设置，而数据线DL与第一栅极线GL1以及第二栅极线GL2大体上垂直设置。第一栅极线GL1与第二栅极线GL2可由同一层图案化导电层例如第一金属层所构成，而数据线DL可由另一层图案化导电层例如第二金属层所构成，但不以此为限。此外，任一条第一栅极线GL1与相邻的一条第二栅极线GL2紧临设置，其间未设置有任何次像素。举例而言，第m-1条第一栅极线GL1与第m-1条第二栅极线GL2为紧临设置，第m条第一栅极线GL1与第m条第二栅极线GL2为紧临设置，第m+1条第一栅极线GL1与第m+1条第二栅极线GL2为紧临设置，以此类推。再者，第一次像素SP1与第二次像素SP2设置于第二栅极线GL2的同一侧（图中的下侧），且第一栅极线GL1与第二栅极线GL2设置于第三次像素SP3以及第一次像素SP1与第二次像素SP2之间，亦即第三次像素SP3设置于第一栅极线GL1相对于第二栅极线GL2的另一侧（图中的上侧）。第一次像素SP1、第二次像素SP2与第三次像素SP3大体上具有相同的形状，例如大体上为长方形，但不以此为限。另外在本实施例中，第一次像素SP1与第三次像素SP3设置于数据线DL的第一侧（图中的左侧），而第二次像素SP2设置于数据线DL的第二侧（图中的右侧），且第一次像素SP1与数据线DL之间设置有另一相邻的像素单元的第三次像素SP3，但不以此为限。
各第一次像素SP1包括一第一像素电极PE1与一第一主动开关元件SW1，其中第一主动开关元件SW1包括一第一栅极G1、一第一源极S1与一第一漏极D1，第一栅极G1与对应的第二栅极线GL2电性连接，且第一漏极D1与第一像素电极PE1电性连接。各第二次像素SP2包括一第二像素电极PE2与一第二主动开关元件SW2，其中第二主动开关元件SW2包括一第二栅极G2、一第二源极S2与一第二漏极D2，第二栅极G2与对应的第二栅极线GL2电性连接，第二源极S2与数据线DL电性连接，且第二漏极D2与第二像素电极PE2电性连接。各第三次像素SP3包括一第三像素电极PE3与一第三主动开关元件SW3，其中第三主动开关元件SW3包括一第三栅极G3、一第三源极S3与一第三漏极D3，第三栅极G3与对应的第一栅极线GL1电性连接，第三源极S3与数据线DL电性连接，且第三漏极D3与第三像素电极PE3以及对应的第一源极S1电性连接。第一像素电极PE1、第二像素电极PE2与第三像素电极PE3可包括透明电极例如氧化铟锡电极或氧化铟锌电极，但不以此为限。第一主动开关元件SW1、第二主动开关元件SW2与第三主动开关元件SW3可包括薄膜晶体管元件，其另可包括半导体层SE以与栅极绝缘层（图未示）。在本实施例中，薄膜晶体管元件可为底栅型薄膜晶体管元件，但不以此为限。例如，薄膜晶体管元件亦可为顶栅型薄膜晶体管元件。
本实施例的像素阵列1可另包括一共通电极CE、一第一图案化储存电极CS1、一第二图案化储存电极CS2以及一第三图案化储存电极CS3。共通电极CE具有共通电压，且其可分别与第一像素电极PE1、第二像素电极PE2与第三像素电极PE3构成一液晶电容Clc。第一图案化储存电极CS1、第二图案化储存电极CS2以及第三图案化储存电极CS3可与一储存电极线CL连接，且第一图案化储存电极CS1、第二图案化储存电极CS2、第三图案化储存电极CS3与储存电极线CL可与第一栅极线GL1及第二栅极线GL2由同一层图案化导电层所构成。第一图案化储存电极CS1大体上环绕第一次像素SP1并可与第一像素电极PE1构成一第一储存电容Cst1，第二图案化储存电极CS2大体上环绕第二次像素SP2并可与第二像素电极PE2构成一第二储存电容Cst2，且第三图案化储存电极CS3大体上环绕第三次像素SP3并可与第三像素电极PE3构成一第三储存电容Cst3。上述图案化储存电极并不限定为环绕次像素，而可视储存电容值的需求而具有不同的形状。
第一次像素SP1、第二次像素SP2与第三次像素SP3大体上具有相等的面积，且第一次像素SP1、第二次像素SP2与第三次像素SP3分别用以显示不同颜色画面的次像素。举例而言，第一次像素SP1、第二次像素SP2与第三次像素SP3可分别为一蓝色次像素、一绿色次像素与一红色次像素，但不以此为限。第一次像素SP1、第二次像素SP2与第三次像素SP3设置于两相邻任未紧临设置的第一栅极线GL1与第二栅极线GL2之间，也就是说，第一次像素SP1、第二次像素SP2与第三次像素SP3会在排列成多行次像素（例如第n行次像素与第n+1行次像素）。此外，排列于第n+1行次像素中的第一次像素SP1的第一栅极G1与第m条第二栅极线GL2电性连接，排列于第n+1行次像素中的第二次像素SP2的第二栅极G2与第m条第二栅极线GL2电性连接，排列于第n行次像素中的第三次像素SP3的第三栅极G3与第m条第一栅极线GL1电性连接，且其第三漏极D3与排列于第n+1行中的第一次像素SP1的第一源极S1电性连接，以及排列于第n+1行次像素中的第三次像素SP3的第三栅极G3与第m+1条第一栅极线GL1电性连接。
请再参考图3，并一并参考图1。图3示出本发明的像素阵列的驱动信号的时序图。如图1与图3所示，第一栅极线GL1用以提供第一栅极信号VGL1，第二栅极线GL2用以提供第二栅极信号VGL2，数据线用以提供数据信号VDL，且在不同时段下，数据信号VDL包括一第一数据信号VDL1、一第二数据信号VDL2与一第三数据信号VDL3。于第一时段t1内，第一栅极信号VGL1具有开启位准，且第二栅极信号VGL2具有开启位准，此时第一主动开关元件SW1、第二主动开关元件SW2与第三主动开关元件SW3均为开启状态，借此第一数据信号VDL1会依序经由第三主动开关元件SW3与第一主动开关元件SW1传递至第一次像素SP1。于第二时段t2内，第一栅极信号VGL1具有一关闭位准，且第二栅极信号VGL2具有开启位准，此时第一主动开关元件SW1与第二主动开关元件SW2为开启状态而第三主动开关元件SW3为关闭状态，借此第二数据信号VDL2会经由第二主动开关元件SW2传递至第二次像素SP2。于第三时段t3内，第一栅极信号VGL1具有开启位准，且第二栅极信号VGL2具有关闭位准，此时第一主动开关元件SW1与第二主动开关元件SW2为关闭状态而第三主动开关元件SW3为开启状态，借此第三数据信号VDL3会经由第三主动开关元件SW3传递至第三次像素SP3。
请参考图4，并一并参考图1与图2。图4示出本发明的第一较佳实施例的像素阵列的示意图。如图4所示，在本实施例中，位于同一行且分别位于数据线DL的两侧的第一次像素SP1与第二次像素SP2以及位于一相邻行且与第一次像素SP1位于数据线DL的同一侧的第三次像素SP3构成本实施例的像素单元PU，且像素单元PU为一驱动像素单元。举例而言，排列于第n+1行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n行次像素中的第三次像素SP3构成一个像素单元PU，也就是说，上述三个次像素由第m条第一栅极线GL1、第m条第二栅极线GL2以及同一条数据线DL所驱动。同理，排列于第n+2行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n+1行次像素中的第三次像素SP3构成一个像素单元PU，且上述三个次像素由第m+1条第一栅极线GL1、第m+1条第二栅极线GL2以及同一条数据线DL所驱动；排列于第n+3行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n+2行次像素中的第三次像素SP3构成一个像素单元PU，且上述三个次像素由第m+2条第一栅极线GL1、第m+2条第二栅极线GL2以及同一条数据线DL所驱动，以此类推。另外，上述像素单元PU的第一次像素SP1、第二次像素SP2以及第三次像素SP3亦可同时为用以提供的不同颜色画面并可组成一个全彩的画面的显示单元，但不以此为限。举例而言，排列于同一行次像素中的第一次像素SP1、第二次像素SP2与第三次像素SP3可构成一显示像素单元DPU，也就是说，上述三个位于同一行且相邻的第一次像素SP1、第二次像素SP2与第三次像素SP3所分别提供的不同颜色画面可组成一个全彩的画面。由于位于同一行且相邻的第一次像素SP1、第二次像素SP2与第三次像素SP3彼此紧临，因此可具有较佳的显示效果。
由上述可知，在本实施例的像素阵列中，一个像素单元的三个次像素仅需利用三条信号线（包括两条栅极线与一条数据线）即可加以驱动。相较之下，现有像素阵列的一个像素单元的三个次像素需要四条信号线（例如一条栅极线与三条数据线，或是一条数据线与三条栅极线）共加以驱动。因此，本发明的像素阵列可以减少四分之一的信号线个数，故可大幅缩减驱动芯片的成本并提高开口率，进而提高显示质量。
本发明的像素阵列及像素单元并不以上述实施例为限。以下将依序介绍本发明的其它较佳实施例的像素阵列及像素单元，且为了便于比较各实施例的相异处并简化说明，在以下的各实施例中使用相同的符号标注相同的元件，且主要针对各实施例的相异处进行说明，而不再对重复部分进行赘述。
请参考图5与图6。图5示出本发明的第一较佳实施例的变化实施例的像素阵列的等效电路图，图6示出本发明的第一较佳实施例的变化实施例的像素阵列的示意图。如图5与图6所示，在本变化实施例的像素阵列1’中，第一次像素SP1与第二次像素SP2设置于第二栅极线GL2的同一侧（图中的下侧），且第一栅极线GL1与第二栅极线GL2设置于第三次像素SP3以及第一次像素SP1与第二次像素SP2之间，亦即第三次像素SP3设置于第一栅极线GL1相对于第二栅极线GL2的另一侧（图中的上侧）。第一次像素SP1、第二次像素SP2与第三次像素SP3大体上具有相同的形状，例如大体上为长方形，但不以此为限。此外，不同于第一实施例，第一次像素SP1、第二次像素SP2与第三次像素SP3设置于数据线DL的第一侧（图中的左侧）。第一次像素SP1与第二次像素SP2由第二栅极线GL2与数据线DL的驱动，而第三次像素SP3由第一栅极线GL1与数据线DL的驱动。换言之，本变化实施例的像素阵列1’的第一次像素SP1、第二次像素SP2与第三次像素SP3可以利用上述连接方式与第一栅极线GL1、第二栅极线GL2与数据线DL连接，并仅需利用三条信号线（包括两条栅极线与一条数据线）以上述驱动方式加以驱动。另外，位于同一行且位于数据线DL的同一侧的第一次像素SP1与第二次像素SP2以及位于一相邻行且与第一次像素SP1以及第二次像素SP2位于数据线DL的同一侧的第三次像素SP3构成本实施例的像素单元PU，且像素单元PU为一驱动像素单元。举例而言，排列于第n+1行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n行次像素中的第三次像素SP3构成本实施例的像素单元PU，也就是说，上述三个次像素由第m条第一栅极线GL1、第m条第二栅极线GL2以及同一条数据线DL所驱动。同理，排列于第n+2行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n+1行次像素中的第三次像素SP3构成一个像素单元PU，上述三个次像素由第m+1条第一栅极线GL1、第m+1条第二栅极线GL2以及同一条数据线DL所驱动；排列于第n+3行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n+2行次像素中的第三次像素SP3构成一个像素单元PU，上述三个次像素由第m+2条第一栅极线GL1、第m+2条第二栅极线GL2以及同一条数据线DL所驱动，以此类推。另外，上述像素单元PU的第一次像素SP1、第二次像素SP2以及第三次像素SP3亦可同时为用以提供的不同颜色画面并可组成一个全彩的画面的显示单元，但不以此为限。举例而言，排列于同一行次像素中的第一次像素SP1、第二次像素SP2与第三次像素SP3可构成一显示像素单元DPU，也就是说，上述三个位于同一行且相邻的第一次像素SP1、第二次像素SP2与第三次像素SP3所分别提供的不同颜色画面可组成一个全彩的画面。
请参考图7与图8。图7示出本发明的第二较佳实施例的像素阵列的结构示意图，图8示出本发明的第二较佳实施例的像素阵列的示意图。如图7与图8所示，在第二实施例的像素阵列2中，第一次像素SP1与第二次像素SP2设置于第二栅极线GL2的同一侧（图中的下侧），第一栅极线GL1与第二栅极线GL2设置于第三次像素SP3以及第一次像素SP1与第二次像素SP2之间，且第一次像素SP1与数据线DL紧临设置。也就是说，第一次像素SP1与数据线DL之间未设置有次像素。此外，第一次像素SP1与第二次像素SP2大体上具有相同的形状例如大体上为正方形，且第三次像素SP3与第一次像素SP1与第二次像素SP2具有不同的形状，例如第三次像素SP3大体上为长方形。同样地，第二实施例的像素阵列2的第一次像素SP1、第二次像素SP2与第三次像素SP3可以利用第一实施例所述的连接方式与第一栅极线GL1、第二栅极线GL2与数据线DL连接，并仅需利用三条信号线（包括两条栅极线与一条数据线）以上述驱动方式加以驱动。另外，位于同一行且分别位于数据线DL的两侧的第一次像素SP1与第二次像素SP2以及位于一相邻行且与第一次像素SP1位于数据线DL的同一侧的第三次像素SP3构成本实施例的像素单元PU，且像素单元PU为一驱动像素单元。举例而言，排列于第n+1行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n行次像素中的第三次像素SP3构成一个像素单元PU，也就是说，上述三个次像素由第m条第一栅极线GL1、第m条第二栅极线GL2以及同一条数据线DL所驱动。同理，排列于第n+2行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n+1行次像素中的第三次像素SP3构成一个像素单元PU，且上述三个次像素由第m+1条第一栅极线GL1、第m+1条第二栅极线GL2以及同一条数据线DL所驱动；排列于第n+3行次像素中的第一次像素SP1与第二次像素SP2以及排列于第n+2行次像素中的第三次像素SP3构成一个像素单元PU，且上述三个次像素由第m+2条第一栅极线GL1、第m+2条第二栅极线GL2以及同一条数据线DL所驱动，以此类推。另外，上述像素单元PU的第一次像素SP1、第二次像素SP2以及第三次像素SP3亦可同时为用以提供的不同颜色画面并可组成一个全彩的画面的显示单元，但不以此为限。举例而言，排列于同一行次像素中的第一次像素SP1、第二次像素SP2与第三次像素SP3可构成一显示像素单元DPU，也就是说，上述三个位于同一行且相邻的第一次像素SP1、第二次像素SP2与第三次像素SP3所分别提供的不同颜色画面可组成一个全彩的画面。
综上所述，本发明的像素阵列与像素单元的三个次像素仅需利用三条信号线（包括两条栅极线与一条数据线）即可加以驱动，因此可大幅缩减驱动芯片的成本并提高开口率，进而提高显示质量。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求书所作的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (23)

1.一种像素单元，其特征在于，适用于一显示面板，该像素单元包括：
一第一栅极线；
一第二栅极线；
一数据线；
一第一次像素，包括：
一第一像素电极；以及
一第一主动开关元件，包括一第一栅极、一第一源极与一第一漏极，其中该第一栅极与该第二栅极线电性连接，该第一漏极与该第一像素电极电性连接；
一第二次像素，包括：
一第二像素电极；以及
一第二主动开关元件，包括一第二栅极、一第二源极与一第二漏极，其中该第二栅极与该第二栅极线电性连接，该第二源极与该数据线电性连接，且该第二漏极与该第二像素电极电性连接；以及
一第三次像素，包括：
一第三像素电极；以及
一第三主动开关元件，包括一第三栅极、一第三源极与一第三漏极，其中该第三栅极与该第一栅极线电性连接，该第三源极与该数据线电性连接，该第三漏极分别与该第三像素电极以及该第一源极电性连接。
2.根据权利要求1所述的显示面板的像素单元，其特征在于，该第一次像素、该第二次像素与该第三次像素大体上具有相等的面积。
3.根据权利要求1所述的像素单元，其特征在于，该第一栅极线用以提供一第一栅极信号，该第二栅极线用以提供一第二栅极信号，该数据线用以提供一数据信号，且该数据信号包括一第一数据信号、一第二数据信号与一第三数据信号。
4.根据权利要求3所述的像素单元，其特征在于，
于一第一时段内，该第一栅极信号具有开启位准，且该第二栅极信号具有开启位准，借此该第一数据信号会传递至该第一次像素；
于一第二时段内，该第一栅极信号具有关闭位准，且该第二栅极信号具有开启位准，借此该第二数据信号会传递至该第二次像素；
于一第三时段内，该第一栅极信号具有开启位准，且该第二栅极信号具有关闭位准，借此该第三数据信号会传递至该第三次像素。
5.根据权利要求1所述的像素单元，其特征在于，该第一栅极线与该第二栅极线紧临设置且大体上彼此平行，且该数据线与该第一栅极线以及该第二栅极线大体上垂直设置。
6.根据权利要求1所述的像素单元，其特征在于，该第一次像素与该第二次像素设置于该第二栅极线的同一侧，且该第一栅极线与该第二栅极线设置于该第三次像素以及该第一次像素与该第二次像素之间。
7.根据权利要求6所述的像素单元，其特征在于，该第一次像素与该第三次像素设置于该数据线的一第一侧，而该第二次像素设置于该数据线的一第二侧。
8.根据权利要求7所述的像素单元，其特征在于，该第一次像素、该第二次像素与该第三次像素大体上具有相同的形状。
9.根据权利要求7所述的像素单元，其特征在于，该第一次像素与该数据线之间设置有另一相邻的像素单元的一第三次像素。
10.根据权利要求7所述的像素单元，其特征在于，该第一次像素与该数据线紧临设置。
11.根据权利要求10所述的像素单元，其特征在于，该第一次像素与该第二次像素大体上具有相同的形状，且该第三次像素与该第一次像素与该第二次像素具有不同的形状。
12.根据权利要求6所述的像素单元，其特征在于，该第一次像素、该第二次像素与该第三次像素设置于该数据线的一第一侧。
13.根据权利要求12所述的像素单元，其特征在于，该第一次像素、该第二次像素与该第三次像素大体上具有相同的形状。
14.根据权利要求1所述的像素单元，其特征在于，另包括：
一第一图案化储存电极，大体上环绕该第一次像素；
一第二图案化储存电极，大体上环绕该第二次像素；以及
一第三图案化储存电极，大体上环绕该第三次像素。
15.一种像素阵列，其特征在于，适用于一显示面板，该像素阵列包括：
多条第一栅极线；
多条第二栅极线，其中该等第一栅极线与该等第二栅极线以交替方式依序排列；
一数据线，与该等第一栅极线以及该等第二栅极线相交；以及
多个第一次像素、多个第二次像素与多个第三次像素，其排列成多行次像素，各该行次像素包括一第一次像素、一第二次像素与一第三次像素，其中，
各该第一次像素包括一第一像素电极与一第一主动开关元件，其中该第一主动开关元件包括一第一栅极、一第一源极与一第一漏极，该第一栅极与对应的该第二栅极线电性连接，该第一漏极与该第一像素电极电性连接，
各该第二次像素包括一第二像素电极与一第二主动开关元件，其中该第二主动开关元件包括一第二栅极、一第二源极与一第二漏极，该第二栅极与对应的该第二栅极线电性连接，该第二源极与该数据线电性连接，且该第二漏极与该第二像素电极电性连接，
各该第三次像素包括一第三像素电极与一第三主动开关元件，其中该第三主动开关元件包括一第三栅极、一第三源极与一第三漏极，该第三栅极与对应的该第一栅极线电性连接，该第三源极与该数据线电性连接，且该第三漏极与该第三像素电极以及对应的该第一源极电性连接，
其中
排列于第n+1行次像素中的该第一次像素的该第一栅极与第m条该第二栅极线电性连接，
排列于第n+1行次像素中的该第二次像素的该第二栅极与第m条该第二栅极线电性连接，
排列于第n行次像素中的该第三次像素的该第三栅极与第m条该第一栅极线电性连接，且该第三漏极与排列于第n+1行中的该第一次像素的该第一源极电性连接，以及
排列于第n+1行次像素中的该第三次像素的该第三栅极与第m+1条该第一栅极线电性连接。
16.根据权利要求15所述的像素阵列，其特征在于，排列于第n+1行次像素中的该第一次像素与该第二次像素以及排列于第n行中的该第三次像素构成一驱动像素单元，且排列于同一行次像素中的相邻的该第一次像素、该第二次像素与该第三次像素构成一显示像素单元。
17.根据权利要求15所述的像素阵列，其特征在于，各该行次像素包含的该第一次像素、该第二次像素与该第三次像素设置于第m条该第二栅极线与第m+1条该第一栅极线之间。
18.根据权利要求15所述的像素阵列，其特征在于，该第一栅极线用以提供一第一栅极信号，该第二栅极线用以提供一第二栅极信号，该数据线用以提供一数据信号，且该数据信号包括一第一数据信号、一第二数据信号与一第三数据信号，其中
于一第一时段内，该第一栅极信号具有开启位准，且该第二栅极信号具有开启位准，借此该第一数据信号会传递至该第一次像素；
于一第二时段内，该第一栅极信号具有关闭位准，且该第二栅极信号具有开启位准，借此该第二数据信号会传递至该第二次像素；以及
于一第三时段内，该第一栅极信号具有开启位准，且该第二栅极信号具有关闭位准，借此该第三数据信号会传递至该第三次像素。
19.根据权利要求15所述的像素阵列，其特征在于，排列于第n+1行次像素中的该第一次像素与该第二次像素设置于该第二栅极线的同一侧，且该第一栅极线与该第二栅极线设置于排列于第n行次像素中的第三次像素以及排列于第n+1行次像素中的该第一次像素与该第二次像素之间。
20.根据权利要求19所述的像素阵列，其特征在于，该第一次像素与该第三次像素设置于该数据线的一第一侧，而该第二次像素设置于该数据线的一第二侧。
21.根据权利要求19所述的像素阵列，其特征在于，该第一次像素与该数据线紧临设置。
22.根据权利要求21所述的像素阵列，其特征在于，该第一次像素与该第二次像素大体上具有相同的形状，且该第三次像素与该第一次像素与该第二次像素具有不同的形状。
23.根据权利要求19所述的像素阵列，其特征在于，该第一次像素、该第二次像素与该第三次像素设置于该数据线的一第一侧。
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