JP2008058941A - 表示パネル - Google Patents

Abstract

【課題】輝度を向上させ、側面視認性を改善するための表示パネルを提供する。
【解決手段】表示パネルにおいて、メイン及びサブ画素電極は薄膜トランジスタの第１及び第２ドレイン電極にそれぞれ接続されて、１Ｈ期間の間データ電圧はメイン及びサブピクセル電圧として入力される。メインストレージ電極はメイン画素電極とオーバーラップされ、ゲートパルス及びデータ電圧の極性に連動して、電圧レベルが変わる第１共通電圧が入力される一方、サブストレージ電極はサブ画素電極とオーバーラップされ、一定の電圧レベルを維持する第２共通電圧が入力される。第２共通電圧によってサブピクセル電圧は一定に維持されるが、メインピクセル電圧は第１共通電圧の変化に連動して、シフトアップまたはダウンされる。したがって、メインピクセル電圧がサブピクセル電圧より上昇し、その結果、側面視認性を向上させ、且つ輝度特性を改善することができる。
【選択図】図１

Description

本発明は表示パネルに係り、さらに詳細には輝度及び側面視認性を向上させることができる表示パネルに関する。

液晶表示装置の狭い視野角を改善するために、最近では広視野角特性を有するＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード及びＳ−ＰＶＡ（Ｓｕｐｅｒ−Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード液晶表示装置が開発されている。

特に、Ｓ−ＰＶＡモード液晶表示装置は２つのサブ画素からなる画素を具備し、画素に互いに異なる階調（グレイ）を有するドメインを形成するために２つのサブ画素は互いに異なるサブ電圧が印加されるメイン及びサブ画素電極をそれぞれ具備する。この時、液晶表示装置を眺める人の目は２つのサブ電圧の中間値を認識するため、中間階調以下でガンマカーブが歪曲されて側面の視野角が低下することを防止する。これによって、液晶表示装置の側面視認性を改善することができる。

Ｓ−ＰＶＡモード液晶表示装置は、駆動方式によって、ＣＣ（Ｃｏｕｐｌｉｎｇ Ｃａｐａｃｉｔｏｒ）タイプとＴＴ（Ｔｗｏ Ｔｒａｎｓｉｓｔｏｒ）タイプに分類される。ＣＣタイプは、メイン画素電極とサブ画素電極との間にカップリングキャパシタを追加してサブ画素電極に印加されるデータ電圧を電圧降下させて、メインピクセル電圧より低い電圧をサブピクセル電圧として印加する駆動方式である。したがって、ＣＣタイプ駆動方式の場合、高階調でサブピクセル電圧の輝度が低くなって、液晶表示装置の輝度特性が全体的に低下してしまう。

一方、ＴＴタイプは、互いに時間差を置いてオンされる２つのトランジスタを利用してメイン及びサブ画素電極にそれぞれ互いに異なる電圧レベルを有するメイン及びサブピクセル電圧をそれぞれ印加する駆動方式である。ＴＴタイプはＣＣタイプに比較して輝度が増加するが、２つのトランジスタを駆動するために駆動周波数が２倍に増加して消費電力が増加する。

本発明の目的は、輝度を向上させ、側面視認性を改善するための表示パネルを提供することにある。

本発明に係る表示パネルは複数の画素からなり、各画素はゲートライン、データライン、メインストレージ電極、サブストレージ電極、薄膜トランジスタ、第１及び第２液晶キャパシタからなる。

ゲートラインには１Ｈ期間（１水平走査期間）の間ゲートオン電圧を維持するゲートパルスが入力され、データラインはゲートラインと絶縁された状態で交差し、データ電圧が入力される。メインストレージ電極には、ゲートパルス及びデータ電圧の極性に連動して電圧レベルが変わる第１共通電圧が入力され、サブストレージ電極には、一定の電圧レベルを維持する第２共通電圧が入力される。薄膜トランジスタはゲートラインとデータラインに接続され、１Ｈ期間の間、ゲートパルスに応答してデータ電圧を出力する。

第１液晶キャパシタは薄膜トランジスタの第１ドレイン電極に電気的に接続されて、１Ｈ期間の間、データ電圧をメインピクセル電圧で充電する。また、１Ｈ期間が経過した後、第１共通電圧によってデータ電圧より高い電圧をメインピクセル電圧で充電する。第２液晶キャパシタは薄膜トランジスタの第２ドレイン電極に電気的に接続され、データ電圧をサブピクセル電圧で充電する。

本発明に係る表示パネルは複数の画素が具備されたアレイ基板、アレイ基板と対向して結合し、共通電極が具備された対向基板、及びアレイ基板と対向基板との間に介在された液晶層を含む。アレイ基板の各画素はゲートライン、データライン、薄膜トランジスタ、メイン及びサブストレージ電極、メイン及びサブ画素電極からなる。

ゲートラインは１Ｈ期間の間ゲートオン電圧で維持されるゲートパルスが入力され、データラインはゲートラインと絶縁されるように交差し、データ電圧が入力される。薄膜トランジスタはゲートラインとデータラインに接続され、ゲートパルスに応答して１Ｈ期間の間データ電圧を出力する。メインストレージ電極には、ゲートパルス及びデータ電圧の極性に連動して電圧レベルが変わる第１共通電圧が入力され、サブストレージ電極には一定の電圧レベルを維持する第２共通電圧が入力される。

メイン画素電極は薄膜トランジスタに電気的に接続されて、１Ｈ期間の間、データ電圧がメインピクセル電圧として入力される。また、メインストレージ電極とオーバーラップされて、１Ｈ期間が経過した後、第１共通電圧によってデータ電圧より高い電圧がメインピクセル電圧として入力される。サブ画素電極は薄膜トランジスタの第２ドレイン電極に電気的に接続され、サブストレージ電極とオーバーラップされて、データ電圧がサブピクセル電圧として入力される。

このような表示パネルによると、メインストレージ電極に印加される第１共通電圧の電圧レベルがゲートパルス及びデータ電圧の極性に連動して変わり、第１共通電圧に基づいてメインピクセル電圧がシフトアップまたはダウンされる。結果的に、メインピクセル電圧がサブピクセル電圧より上昇するようになり、これによって、側面視認性及び輝度特性が向上することができる。

本発明の表示パネルによると、メインストレージ電極に印加される第１共通電圧の電圧レベルがゲートパルス及びデータ電圧の極性に連動して変わり、第１共通電圧に基づいてメインピクセル電圧がシフトアップまたはシフトダウンする。

したがって、メインピクセル電圧とサブピクセル電圧が互いに異なる電圧レベルを有するため、側面視認性を向上することができる。また、メインピクセル電圧がサブピクセル電圧より大きな絶対値を有するため、表示パネルの輝度を全体的に向上させることができる。

以下、図面を参照して本発明の望ましい実施形態をより詳細に説明する。

図１は本発明の一実施形態に係る表示パネルに具備されたｎ×ｍ画素の等価回路図であり、図２は図１に示した等価回路に対する波形図である。

図１及び図２を参照すると、ｎ×ｍ画素は第ｎゲートラインＧＬｎ、第ｍデータラインＤＬｍ及び薄膜トランジスタＴｒ含む。薄膜トランジスタＴｒは第ｎゲートラインＧＬｎと第ｍデータラインＤＬｍに電気的に接続される。具体的に、薄膜トランジスタＴｒのゲート電極ＧＥは第ｎゲートラインＧＬｎに電気的に接続され、ソース電極ＳＥは第ｍデータラインＤＬｍに電気的に接続される。また、薄膜トランジスタＴｒは第１及び第２ドレイン電極ＤＥ１、ＤＥ２を具備する。

第ｎゲートラインＧＬｎにはゲートパルスＧｎが印加され、第ｍデータラインＤＬｍにはデータ電圧Ｖｄが印加される。ゲートパルスＧｎは１Ｈ期間（１水平走査期間）の間、ゲートオン電圧に維持される。１Ｈ期間の間、ゲートパルスＧｎに応答して薄膜トランジスタＴｒがオンすると、ソース電極ＳＥに印加されたデータ電圧Ｖｄは第１及び第２ドレイン電極ＤＥ１、ＤＥ２に出力される。１Ｈ期間が経過すると、薄膜トランジスタＴｒはオフし、第１及び第２ドレイン電極ＤＥ１、ＤＥ２は電気的に絶縁する。

ｎ×ｍ画素はメインピクセルとサブピクセルとをさらに含み、メインピクセルは薄膜トランジスタＴｒの第１ドレイン電極ＤＥ１に接続され、サブピクセルは薄膜トランジスタＴｒの第２ドレイン電極ＤＥ２に接続される。

メインピクセルは第１ストレージキャパシタＣｓｔ１及び第１液晶キャパシタＣｌｃ１を含む。第１ストレージキャパシタＣｓｔ１はメインストレージ電極、絶縁層及びメイン画素電極により形成される。第１液晶キャパシタＣｌｃ１はメイン画素電極、液晶層及び共通電極により形成される。

メインストレージ電極には交流である第１共通電圧Ｖｃｏｍ１が印加され、メイン画素電極には１Ｈ期間の間、データ電圧Ｖｄが印加され、共通電極には直流である第２共通電圧Ｖｃｏｍ２が印加される。

第１共通電圧Ｖｃｏｍ１は基準電圧Ｖｒより高い第１電圧Ｖ１と基準電圧Ｖｒより低い第２電圧Ｖ２との間でスイングする交流電圧であり、第１共通電圧Ｖｃｏｍ１の１周期は２つのフレームと同一である。ここで、第２共通電圧Ｖｃｏｍ２は基準電圧Ｖｒに維持される。

第１共通電圧Ｖｃｏｍ１はゲートパルスＧｎの生成のタイミングとデータ電圧Ｖｄの極性に影響を受ける。第１共通電圧Ｖｃｏｍ１の電圧レベルはゲートパルスＧｎが生成されると、所定の時間が経過した後にシフトされる。第１共通電圧Ｖｃｏｍ１のシフト地点Ｔｓは、ゲートパルスＧｎがゲートオン電圧からゲートオフ電圧に下がった第１地点Ｔ１から１つのフレームが経過した第２地点Ｔ２までの範囲内に存在する。本発明の一例として、シフト地点Ｔｓは第１地点Ｔ１から１／２フレームが経過した第３地点Ｔ３までの範囲内に存在する。

一方、第１共通電圧Ｖｃｏｍ１の電圧レベルは、データ電圧Ｖｄの極性によってシフトアップまたはシフトダウンされる。特に、データ電圧Ｖｄが第２共通電圧Ｖｃｏｍ２に対して正極性であれば、第１共通電圧Ｖｃｏｍ１は第２電圧Ｖ２から第１電圧Ｖ１にシフトアップされる。また、データ電圧Ｖｄが第２共通電圧Ｖｃｏｍ２に対して負極性であれば、第１共通電圧Ｖｃｏｍ１は第１電圧Ｖ１から第２の電圧Ｖ２にシフトダウンされる。

１Ｈ期間の間、ゲートパルスＧｎが生成されると、第１及び第２液晶キャパシタＣｌｃ１、Ｃｌｃ２にはそれぞれデータ電圧Ｖｄがメイン及びサブピクセル電圧Ｖｐ−ｍ、Ｖｐ−ｓとして充電される。ここで、データ電圧Ｖｄが正極性を有すると仮定すると、第１共通電圧Ｖｃｏｍ１はシフト時点Ｔｓでシフトアップされる。この第１の共通電圧Ｖｃｏｍ１の電圧レベルがメインストレージ電極に印加された場合、第１液晶キャパシタＣｌｃ１に充電されるメインピクセル電圧Ｖｐ−ｍがシフト電圧Ｖｓだけ上昇する。したがって、シフト時点Ｔｓ以降の第１液晶キャパシタＣｌｃ１に充電されるメインピクセル電圧Ｖｐ−ｍは、第２液晶キャパシタＣｌｃ２に充電されるサブピクセル電圧Ｖｐ−ｓより高い電圧レベルを有する。

本発明の一例として、シフト電圧Ｖｓは１Ｖ乃至２Ｖの範囲内に存在する。

図示しないが、データ電圧Ｖｄが負極性を有すると仮定すると、第１共通電圧Ｖｃｏｍ１はシフト時点Ｔｓでシフトダウンされる。したがって、メインストレージ電極に印加される第１共通電圧Ｖｃｏｍ１の電圧レベルが上昇すれば、第１液晶キャパシタＣｌｃ１に充電されるメインピクセル電圧Ｖｐ−ｍがシフト電圧Ｖｓだけ下降する。したがって、シフト時点Ｔｓ以降の第１液晶キャパシタＣｌｃ１に充電されるメインピクセル電圧Ｖｐ−ｍは、第２液晶キャパシタＣｌｃ２に充電されるサブピクセル電圧Ｖｐ−ｓより低い電圧レベルを有する。

メインピクセル電圧Ｖｐ−ｍは次の式１を満たす。

（式１）

ここで、Ｖｐ−ｍはメインピクセル電圧であり、Ｖｄはデータ電圧であり、Ｃｓｔ１は第１ストレージキャパシタであり、Ｃｌｃ１は第１液晶キャパシタであり、Ｃｇｓ１は第１のドレイン電極とソース電極との間の寄生キャパシタであり、Ｖｓはシフト電圧である。

式１に示したように、メインピクセル電圧Ｖｐ−ｍはシフト電圧Ｖｓによってデータ電圧Ｖｄより高いか、または低い電圧レベルを有する。また、式１によると、シフト電圧Ｖｓによるメインピクセル電圧Ｖｐ−ｍの変化量は第１液晶キャパシタＣｌｃの静電容量及び寄生キャパシタＣｇｓ１の静電容量が減少するほど増加し、第１液晶キャパシタＣｌｃの静電容量及び寄生キャパシタＣｇｓ１の静電容量が増加するほど減少する。

図３はメインピクセル電圧の大きさに対するサブピクセル電圧の電圧比（ｖｏｌｔａｇｅ ｒａｔｉｏ）を示したグラフである。図３に示した測定値はメイン及びサブピクセル電極の面積比が１:１であり、第１の共通電圧Ｖｃｏｍ１のシフト電圧Ｖｓが１．６Ｖである条件下で測定されたものである。

また、図３において、第１のグラフＧ１は本発明に係るメインピクセル電圧Ｖｐ−ｍの大きさに対するサブピクセル電圧Ｖｐ−ｓの電圧比を示したものであり、第２のグラフＧ２は従来のＣＣ（Ｃｏｕｐｌｉｎｇ Ｃａｐ）タイプ（すなわち、キャパシタを利用してサブピクセル電圧Ｖｐ−ｓをメインピクセル電圧Ｖｐ−ｍより低くする駆動方法）でメインピクセル電圧Ｖｐ−ｍの大きさに対するサブピクセル電圧Ｖｐ−ｓの電圧比を示したものである。

図３を参照すると、第１のグラフＧ１に示したように、本発明の場合、中／低の階調に接近するほどメインピクセル電圧Ｖｐ−ｍに対するサブピクセル電圧Ｖｐ−ｓの電圧比が減少し、高階調に接近するほどメインピクセル電圧Ｖｐ−ｍに対するサブピクセル電圧Ｖｐ−ｓの電圧比が顕著に増加する。一方、第２のグラフＧ２によると、従来の場合、中／低の階調より高階調でメインピクセル電圧Ｖｐ−ｍに対するサブピクセル電圧Ｖｐ−ｓの電圧比が減少する。

第１のグラフＧ１及び第２のグラフＧ２によると、本発明は従来のＣＣタイプより中／低の階調でメインピクセル電圧Ｖｐ−ｍに対するサブピクセル電圧Ｖｐ−ｓの電圧比が低くいため、従来のＣＣタイプより側面視認性が向上する。また、本発明は高階調ではメインピクセル電圧Ｖｐ−ｍに対するサブピクセル電圧Ｖｐ−ｓの電圧比がＣＣタイプよりも高いため、従来のＣＣタイプより輝度が向上するという長所を有する。

図４は図１に示した表示パネルのレイアウトであり、図５は図４に示した切断線Ｉ−Ｉ’に沿って切断した断面図である。

図４及び図５を参照すると、表示パネル１００はアレイ基板１１０、アレイ基板１１０と対向して結合する対向基板１２０及びアレイ基板１１０と対向基板１２０との間に介在される液晶層１３０を含む。

アレイ基板１１０は第１ベース基板１１１及び第１ベース基板１１１上に具備された複数の画素を含む。各画素はゲートラインＧＬ、データラインＤＬ、薄膜トランジスタＴ１、メインピクセル及びサブピクセルを含む。

ゲートラインＧＬは第１の方向Ｄ１に延長され、データラインＤＬは第１の方向Ｄ１と直交する第２の方向Ｄ２に延長され、ゲートラインＧＬと絶縁された状態で交差する。薄膜トランジスタＴ１はゲートラインＧＬとデータラインＤＬに電気的に接続される。具体的に、薄膜トランジスタＴ１のゲート電極ＧＥはゲートラインＧＬから分岐され、ソース電極ＳＥはデータラインＤＬから分岐される。薄膜トランジスタＴ１の第１ドレイン電極ＤＥ１はメインピクセルに電気的に接続され、第２ドレイン電極ＤＥ２はサブピクセルに電気的に接続される。

薄膜トランジスタＴ１はゲートラインＧＬを介して印加されるゲートパルスに応答して、第１及び第２ドレイン電極ＤＥ１、ＤＥ２を介してデータラインＤＬに印加されるデータ電圧を出力する。したがって、メイン及びサブピクセルには薄膜トランジスタＴ１を通じてデータ電圧が入力される。

メインピクセルはメイン画素電極ＭＰ及びメインストレージ電極ＭＳ１、ＭＳ２を含み、サブピクセルはサブ画素電極ＳＰ及びサブストレージ電極ＳＳを含む。メイン画素電極ＭＰは第１コンタクトホールＣ１を通じて薄膜トランジスタＴ１の第１ドレイン電極ＤＥ１に電気的に接続され、データ電圧が入力される。サブ画素電極ＭＰは第２コンタクトホールＣ２を通じて薄膜トランジスタＴ１の第２ドレイン電極ＤＥ２に電気的に接続され、データ電圧が入力される。

メイン及びサブ画素電極ＭＰ、ＳＰは互いに所定の間隔をあけて形成される。したがって、ゲートパルスがゲートラインＧＬに印加される１Ｈ期間の間は薄膜トランジスタＴ１を通じてメイン及びサブ画素電極ＭＰ、ＳＰは電気的に接続されるが、１Ｈ期間が経過し、薄膜トランジスタＴ１がオフすると、メイン及びサブ画素電極ＭＰ、ＳＰは互いに電気的に絶縁する。本実施例において、一画素領域内でメイン及びサブ画素電極ＭＰ、ＳＰが互いに離隔された領域は画素電極が部分的に除去された領域であり、第１開口部Ｏ１として定義される。

メインストレージ電極は第１及び第２メインストレージ電極ＭＳ１、ＭＳ２を含む。第１及び第２メインストレージ電極ＭＳ１、ＭＳ２は第１方向Ｄ１に延長され、メイン及びサブ画素電極ＭＰ、ＳＰを間に置いて所定の間隔をあけて形成される。第１メインストレージ電極ＭＳ１は１つの画素行において偶数番目の画素を含む第１画素グループのメイン画素電極とオーバーラップされ、第２メインストレージ電極ＭＳ２は１つの画素行において奇数番目の画素を含む第２画素グループのメイン画素電極とオーバーラップされる。第１及び第２メインストレージ電極ＭＳ１、ＭＳ２には基準電圧に対して互いに異なる極性を有する第１共通電圧(図２参照)Ｖｃｏｍ１がそれぞれ印加される。第１及び第２メインストレージ電極ＭＳ１、ＭＳ２にそれぞれ印加される第１共通電圧Ｖｃｏｍ１の極性は周期的に反転する。

サブストレージ電極ＳＳは第１及び第２メインストレージ電極ＭＳ１、ＭＳ２の間に配置され、サブ画素電極ＳＰとオーバーラップされる。サブストレージ電極ＳＳには基準電圧に一定して維持される第２共通電圧（図２参照）Ｖｃｏｍ２が印加される。

対向基板１２０は第２ベース基板１２１、ブラックマトリックス１２２、カラーフィルタ層１２３及び共通電極１２４を含む。

ブラックマトリックス１２２は遮光性物質を含み、第２ベース基板上に配置される。ブラックマトリックス１２２は一画素の非有効表示領域に配置され、画素間の光漏れを防止する。カラーフィルタ層１２３はレッド、グリーン及びブルーの色画素を含み、一画素の有効表示領域に配置される。共通電極１２４はブラックマトリックス１２２及びカラーフィルタ層１２３上に全体的に形成される。以後、パターニング工程によって共通電極１２４には複数の第２開口部Ｏ２が形成される。複数の第２開口部Ｏ２は第１開口部Ｏ１と互いに異なる位置に形成される。具体的に、第１開口部Ｏ１は互いに隣接する２つの第２開口部Ｏ２の間に位置する。

第１及び第２開口部Ｏ１、Ｏ２によって一画素領域には液晶分子が互いに異なる方向に配列される複数のドメインが形成される。このように、各ドメインによって液晶分子の配列方向が互いに異なると、各ドメイン間の相互補償効果によって視野角による視認性の変化を減少させることができる。これによって、表示装置の広視野角を確保することができる。

図６はデータ電圧の極性に対する第１共通電圧の極性及びメインストレージ電極とサブストレージ電極と各画素との接続構造を示した図である。

図６を参照すると、２×１反転駆動方式は列方向に２ドット反転が行われ、行方向に１ドット反転が行われる方式である。１つの画素行には互いに異なる極性を有するデータ電圧が交互に印加されて、１つの画素行において偶数番目の画素を含む第１画素グループと奇数番目の画素を含む第２画素グループには互いに異なる極性のデータ電圧が印加される。図６において、ハッチングされた画素が第１画素グループであり、ハッチングされていない画素が第２画素グループである。

図６に示したように、本フレームにおいて第１画素グループには正極性（＋）のデータ電圧が印加され、第２画素グループには負極性（−）のデータ電圧が印加される。次のフレームでは第１及び第２画素グループに印加されるデータ電圧の極性は互いに反転する。

一方、第１及び第２メインストレージ電極ＭＳ１、ＭＳ２は画素行の上／下側にそれぞれ隣接し配置される。第１メインストレージ電極ＭＳ１は第１画素グループのメイン画素電極ＭＰ１と部分的にオーバーラップされ、第２メインストレージ電極ＭＳ２は第２画素グループのメイン画素電極ＭＰ２と部分的にオーバーラップされる。第１画素グループに正極性（＋）のデータ電圧が印加される場合、第１メインストレージ電極ＭＳ１には基準電圧(図２参照)Ｖｒに対して正極性（＋）を有する第２電圧（図２参照）Ｖ２にシフトアップされた第１共通電圧（図２参照）Ｖｃｏｍ１が印加される。また、第２画素グループに負極性（−）のデータ電圧が印加される場合、第２メインストレージ電極ＭＳ２には基準電圧Ｖｒに対して負極性を有する第１電圧Ｖ１にシフトダウンされた第１共通電圧Ｖｃｏｍ１が印加される。

また、第１メインストレージ電極ＭＳ１は隣接する画素行の第２画素グループのメイン画素電極と部分的にオーバーラップされ、第２メインストレージ電極ＭＳ２は隣接する画素行の第１画素グループのメイン画素電極と部分的にオーバーラップされる。

サブストレージ電極ＳＳは１つの画素行に含まれる画素のサブ画素電極ＳＰ１、ＳＰ２と部分的にオーバーラップされる。サブストレージ電極ＳＳには基準電圧Ｖｒと同一の電圧レベルに一定に維持される第２共通電圧(図２参照)Ｖｃｏｍ２が印加される。

したがって、第１画素グループのメイン画素電極ＭＰ１にはシフトアップされた第１共通電圧Ｖｃｏｍ１によってシフト電圧だけ昇圧されたメインピクセル電圧が印加され、第２画素グループのメイン画素電極ＭＰ２にはシフトダウンされた第１共通電圧Ｖｃｏｍ１によってシフト電圧だけ降圧されたメインピクセル電圧が印加される。したがって、各画素のメイン画素電極にはサブ画素電極に印加されるサブピクセル電圧より大きな絶対値を有するメインピクセル電圧が印加される。

このように、メインピクセル電圧の絶対値を大きくする方法を利用してメイン及びサブ画素電極に互いに異なるピクセル電圧を印加することによって、側面視認性を改善することができ、且つ輝度を向上させることができる。

図７Ａ乃至図７Ｃは図４に示したアレイ基板の製造過程を示した平面図である。

図７Ａを参照すると、第１ベース基板１１１上にはゲート金属膜が形成される。ゲート金属膜がパターニングされた後、第１ベース基板１１１上にはゲートラインＧＬｎ、ゲート電極ＧＥ、サブストレージ電極ＳＳ、第１及び第２メインストレージ電極ＭＳ１、ＭＳ２が形成される。

ゲートラインＧＬｎは第１の方向Ｄ１に延長され、ゲート電極ＧＥはゲートラインＧＬｎから分岐される。第１及び第２メインストレージ電極ＭＳ１、ＭＳ２は互いに所定の間隔をあけて第１の方向Ｄ１に延長される。図７Ａに示したように、第１メインストレージ電極ＭＳ１は直前のゲートラインＧＬｎ−１に隣接して配置され、第２メインストレージ電極ＭＳ２はゲートラインＧＬｎに隣接して配置される。サブストレージ電極ＳＳは第１及び第２メインストレージ電極ＭＳ１、ＭＳ２の間に形成される。

その後、第１ベース基板１１１上に配置されたゲートラインＧＬｎ、ゲート電極ＧＥ、サブストレージ電極ＳＳ、第１及び第２メインストレージ電極ＭＳ１、ＭＳ２はゲート絶縁膜（図示せず）によってカバーされる。

図７Ｂを参照すると、ゲート絶縁膜上にはデータ金属膜が形成される。データ金属膜がパターニングされた後ゲート絶縁膜上にはデータラインＤＬｍ、ソース電極ＳＥ、第１及び第２ドレイン電極ＤＥ１、ＤＥ２が形成される。

データラインＤＬｍは第１の方向Ｄ１と直交する第２の方向Ｄ２に延長され、ゲートラインＧＬｎと絶縁された状態で交差する。ソース電極ＳＥはデータラインＤＬｍから分岐され、第１及び第２ドレイン電極ＤＥ１、ＤＥ２はゲート電極ＧＥの上部でソース電極ＳＥから所定の間隔に隔てられる。これによって、第１ベース基板１１１上に薄膜トランジスタＴ１が完成する。

その後、ゲート絶縁膜上に配置されたデータラインＤＬｍ、ソース電極ＳＥ、第１及び第２ドレイン電極ＤＥ１、ＤＥ２は保護膜（図示せず）及び有機絶縁膜（図示せず）によって順次カバーされる。保護膜及び有機絶縁膜はその一部が取り除かれ、第１及び第２ドレイン電極ＤＥ１、ＤＥ２を露出させる第１及び第２コンタクトホールが形成される。

図７Ｃを参照すると、有機絶縁膜上にはＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）のような透明導電膜が形成される。透明導電膜がパターニングされた後、有機絶縁膜上にはメイン及びサブ画素電極ＭＰ、ＳＰが形成される。メイン及びサブ画素電極ＭＰ、ＳＰは互いに所定の間隔に隔てられて互いに電気的に絶縁される。メイン画素電極ＭＰは第１コンタクトホールＣ１を通じて第１ドレイン電極ＤＥ１と電気的に接続され、サブ画素電極ＳＰは第２コンタクトホールＣ２を通じて第２ドレイン電極ＤＥ２と電気的に接続される。したがって、薄膜トランジスタＴ１がオンすれば、メイン及びサブ画素電極ＭＰ、ＳＰは薄膜トランジスタＴ１を通じて互いに電気的に接続されることができる。

１つの画素行において偶数番目の画素を含む第１画素グループのメイン画素電極は第１メインストレージ電極ＭＳ１と部分的にオーバーラップされ、１つの画素行において、奇数番目の画素を含む第２画素グループのメイン画素電極は第２メインストレージ電極ＭＳ２と部分的にオーバーラップされる。また、サブ画素電極ＳＰはサブストレージ電極ＳＳと部分的にオーバーラップされる。これによって、アレイ基板１１０が完成する。

以上、実施形態を参照して説明したが、該当の技術分野の熟練された当業者は特許請求の範囲に記載した本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更することができることを理解することができるであろう。

本発明の一実施形態による表示パネルに具備されたｍ×ｎ画素の等価回路図である。 図１に示した等価回路に対する波形図である。 メインピクセル電圧の大きさによるサブピクセル電圧の電圧比を示したグラフである。 図１に示した表示パネルのレイアウトである。 図４に示した切断線Ｉ−Ｉ’に沿って切断した断面図である。 データ電圧の極性に対する第１共通電圧の極性及びメインとサブストレージ電極と各画素の接続構造を示した図である。 図４に示したアレイ基板の製造過程を示した平面図である。 図４に示したアレイ基板の製造過程を示した平面図である。 図４に示したアレイ基板の製造過程を示した平面図である。

符号の説明

１００ 表示パネル
１１０ アレイ基板
１１１ 第１ベース基板
１２０ 対向基板
１２１ 第２ベース基板
１２２ ブラックマトリクス
１２３ カラーフィルタ層
１２４ 共通電極
１３０ 液晶層
ＧＬｎ，ＧＬｎ−１，ＧＬ ゲートライン
ＤＬｍ，ＤＬ データライン
Ｔｒ 薄膜トランジスタ
ＳＥ ソース電極
ＧＥ ゲート電極
ＤＥ１ 第１ドレイン電極
ＤＥ２ 第２ドレイン電極
Ｃｓｔ１ 第１ストレージキャパシタ
Ｃｓｔ２ 第２ストレージキャパシタ
Ｃｌｃ１ 第１液晶キャパシタ
Ｃｌｃ２ 第２液晶キャパシタ
ＭＰ メイン画素電極
ＭＳ１，ＭＳ２ メインストレージ電極
ＳＰ サブ画素電極
ＳＳ サブストレージ電極
Ｃ１ 第１コンタクトホール
Ｃ２ 第２コンタクトホール
Ｏ１ 第１開口部
Ｏ２ 第２開口部

Claims (21)

1. 複数の画素からなる表示パネルにおいて、
   前記各画素は、
   １Ｈ期間の間、ゲートオン電圧を維持するゲートパルスが入力されるゲートラインと、
   前記ゲートラインと絶縁された状態で交差し、データ電圧が入力されるデータラインと、
   前記ゲートパルス及び前記データ電圧の極性に連動して電圧レベルが変わる第１共通電圧が入力されるメインストレージ電極と、
   一定の電圧レベルを維持する第２共通電圧が入力されるサブストレージ電極と、
   前記ゲートラインと前記データラインに接続され、前記１Ｈ期間の間、前記ゲートパルスに応答して前記データ電圧を出力する薄膜トランジスタと、
   前記薄膜トランジスタの第１ドレイン電極に電気的に接続され、前記１Ｈ期間の間、前記データ電圧が入力され、前記１Ｈ期間が経過した後、前記第１共通電圧によって前記データ電圧より高い電圧をメインピクセル電圧で充電する第１液晶キャパシタと、
   前記薄膜トランジスタの第２ドレイン電極に電気的に接続され、前記データ電圧をサブピクセル電圧で充電する第２液晶キャパシタと
   を含むことを特徴とする表示パネル。
2. 前記第１共通電圧は２つのフレームを１周期にして基準電圧より低い第１電圧と前記基準電圧より高い第２電圧との間でスイングし、
   前記第２共通電圧は前記基準電圧と同一の電圧レベルを有することを特徴とする請求項１に記載の表示パネル。
3. 前記第１共通電圧は前記ゲートパルスが前記ゲートオン電圧からゲートオフ電圧に下がる第１地点から１フレームが経過された第２地点までの範囲内に存在するある一時点で上昇または下降することを特徴とする請求項２に記載の表示パネル。
4. 前記データ電圧の極性が前記第２共通電圧に対して正極性であれば、前記第１共通電圧は前記第１電圧から前記第２電圧に上昇し、
   前記データ電圧の極性が前記第２共通電圧に対して負極性であれば、前記第１共通電圧は前記第２電圧から前記第１電圧に下降することを特徴とする請求項２に記載の表示パネル。
5. 前記メインストレージ電極は前記メイン画素電極とオーバーラップされて前記第１液晶キャパシタと並列接続された第１ストレージキャパシタを形成し、
   前記サブストレージ電極は前記サブ画素電極とオーバーラップされて前記第２液晶キャパシタと並列接続された第２ストレージキャパシタを形成することを特徴とする請求項１に記載の表示パネル。
6. 前記メインピクセル電圧は前記第１共通電圧のシフト時点で昇圧されることを特徴とする請求項５に記載の表示パネル。
7. 前記メインピクセル電圧は、
   
   （ここで、‘Ｖｐ−ｍ’は前記メインピクセル電圧であり、‘Ｖｄ’は前記データ電圧であり、‘Ｃｓｔ１’は前記第１ストレージキャパシタであり、‘Ｃｌｃ１’は前記第１液晶キャパシタであり、‘Ｃｇｓ１’は前記第１ドレイン電極と前記ソース電極との間の寄生キャパシタであり、‘Ｖｓ’は前記シフト時点での前記第１共通電圧の変化量）
   を満足することを特徴とする請求項６に記載の表示パネル。
8. 前記第１共通電圧の変化量は１Ｖ乃至２Ｖの範囲内に存在することを特徴とする請求項７に記載の表示パネル。
9. 複数の画素が具備されたアレイ基板と、
   前記アレイ基板と対向して結合し、共通電極が具備された対向基板と、
   前記アレイ基板と前記対向基板との間に介在された液晶層とを含み、
   前記各画素は、
   １Ｈ期間の間、ゲートオン電圧で維持されるゲートパルスが入力されるゲートラインと、
   前記ゲートラインと絶縁された状態で交差し、データ電圧が入力されるデータラインと、
   前記ゲートラインと前記データラインに接続され、前記ゲートパルスに応答して前記１Ｈ期間の間前記データ電圧を出力する薄膜トランジスタと、
   前記ゲートパルス及び前記データ電圧の極性に連動して電圧レベルが変わる第１共通電圧が入力されるメインストレージ電極と、
   一定の電圧レベルを維持する第２共通電圧が入力されるサブストレージ電極と、
   前記薄膜トランジスタに電気的に接続され、前記１Ｈ期間の間前記データ電圧がメインピクセル電圧として入力され、前記メインストレージ電極とオーバーラップされて前記１Ｈ期間が経過した後、前記第１共通電圧によって前記データ電圧より高い電圧が前記メインピクセル電圧として入力されるメイン画素電極と、
   前記薄膜トランジスタの第２ドレイン電極に電気的に接続され、前記サブストレージ電極とオーバーラップされて前記データ電圧がサブピクセル電圧として入力されるサブ画素電極と
   を含むことを特徴とする表示パネル。
10. 前記第１共通電圧は２つのフレームを１周期にして基準電圧より低い第１電圧と前記基準電圧より高い第２電圧との間でスイングし、
    前記第２共通電圧は前記基準電圧と同一の電圧レベルを有することを特徴とする請求項９に記載の表示パネル。
11. 前記第１共通電圧は前記ゲートパルスが前記ゲートオン電圧からゲートオフ電圧に下がる第１地点から１／２フレームが経過された第２地点までの範囲内に存在するある一時点で前記第１または前記第２電圧レベルにシフトされることを特徴とする請求項１０に記載の表示パネル。
12. 前記データ電圧の極性が前記共通電圧に対して正極性であれば、前記第１共通電圧は前記時点で前記第１電圧から前記第２電圧に上昇し、
    前記データ電圧の極性が前記共通電圧に対して負極性であれば、前記第１共通電圧は前記時点で前記第２電圧から前記第１電圧に下降することを特徴とする請求項１０に記載の表示パネル。
13. 前記メインピクセル電圧は前記第１共通電圧の電圧レベルが変わる時点で昇圧されることを特徴とする請求項１２に記載の表示パネル。
14. 前記薄膜トランジスタは、
    前記ゲートラインから分岐されて前記ゲート信号が入力されるゲート電極と、
    前記データラインから分岐されて前記データ信号が入力されるソース電極と、
    前記ソース電極と所定の間隔に隔てられ、前記メイン画素電極と電気的に接続されて前記データ信号を前記メイン画素電極に印加する第１ドレイン電極と、
    前記ソース電極と所定の間隔に隔てられ、前記サブ画素電極と電気的に接続されて前記データ信号を前記サブ画素電極に印加する第２ドレイン電極とを含むことを特徴とする請求項９に記載の表示パネル。
15. 前記メイン及びサブ画素電極は互いに所定の間隔に隔てられて形成され、
    前記メイン画素電極は前記１Ｈ期間の間前記薄膜トランジスタを通じて前記サブ画素電極と電気的に接続され、前記１Ｈ期間の以降は互いに電気的に絶縁することを特徴とする請求項１４に記載の表示パネル。
16. 前記メイン画素電極と前記サブ画素電極との面積比は１:１から１:２の範囲内に存在することを特徴とする請求項９に記載の表示パネル。
17. 前記複数の画素はマトリックス形状で配置され、
    一画素行は互いに異なる極性を有するデータ電圧が印加される第１及び第２画素グループからなることを特徴とする請求項９に記載の表示パネル。
18. 前記メインストレージ電極は行方向に延長され、互いに所定の間隔に隔てられる第１及び第２メインストレージ電極を含み、
    前記第１メインストレージ電極は前記第１画素グループのメイン画素電極とオーバーラップされ、前記第２メインストレージ電極は前記第２画素グループのメイン画素電極とオーバーラップされることを特徴とする請求項１７に記載の表示パネル。
19. 前記第１画素グループは前記一画素行において偶数番目の画素からなり、前記第２画素グループは前記画素行において奇数番目の画素からなることを特徴とする請求項１８に記載の表示パネル。
20. 前記データ電圧の極性は列方向に２ドット単位で反転され、行方向に１ドット単位で反転されることを特徴とする請求項１７に記載の表示パネル。
21. 前記データ電圧の極性は１フレーム単位で反転されることを特徴とする請求項２０に記載の表示パネル。