JP5951840B2 - 表示装置 - Google Patents

Description

本発明は、液晶表示装置及びその駆動方法に関するものである。

液晶表示装置は、現在、最も広く用いられているフラットパネルディスプレイの一つであって、画素電極と共通電極などの電界生成電極（ｆｉｅｌｄ ｇｅｎｅｒａｔｉｎｇ ｅｌｅｃｔｒｏｄｅ）及び液晶層を含む。液晶表示装置は、電界生成電極に電圧を印加して液晶層に電界を生成し、これによって液晶層の液晶分子の方向、すなわち傾きを決定し、入射光の偏光を制御することによって画像を表示する。

液晶表示装置のうち、電界が印加されない状態で液晶分子の長軸を上下表示板に対して垂直となるように配列した垂直配向方式（ｖｅｒｔｉｃａｌｌｙ ａｌｉｇｎｅｄ ｍｏｄｅ）の液晶表示装置は、コントラスト比が大きく、広い基準視野角の実現が容易であるため注目されている。

一方、垂直配向方式の液晶表示装置は、前面視認性に比べて側面視認性が劣るが、これを解決するために、一つの画素を二つの副画素に分割し、二つの副画素の電圧を異なるようにする方法が提示された。

本発明は上記問題点に鑑みてなされたものであって、本発明の目的は、液晶表示装置の開口率を低くすることなく、側面視認性を改善することができ、トランジスタのストレスを減らしてしきい値電圧が変化することを防ぐことにより、残像などの表示不良を減少させて、表示品質を向上させた液晶表示装置及びその駆動方法を提供することにある。

本発明の一実施形態に係る液晶表示装置は、ゲート線と、前記ゲート線と絶縁されて交差し、データ電圧を供給するデータ線と、前記ゲート線及び前記データ線から分離されて、一定の電圧を伝達する共通電圧線と、前記ゲート線及び前記データ線と接続される第１スイッチング素子と、前記ゲート線及び前記データ線と接続される第２スイッチング素子と、前記第１スイッチング素子と接続される第１液晶キャパシタと、前記第２スイッチング素子と接続される第２液晶キャパシタと、前記第２スイッチング素子と接続される入力端子、フローティングされた制御端子、及び出力端子を含む第３スイッチング素子と、前記第３スイッチング素子及び前記共通電圧線と接続される第３キャパシタとを含むことを特徴とする。

前記第３スイッチング素子の前記出力端子と前記制御端子は第１キャパシタを形成し、前記第３スイッチング素子の前記入力端子と前記制御端子は第２キャパシタを形成してもよい。

前記データ電圧の極性をフレームごとに反転させる制御部をさらに含んでもよい。

前記第１スイッチング素子の制御端子と前記第２スイッチング素子の制御端子は前記ゲート線に接続されており、前記第１スイッチング素子の入力端子と前記第２スイッチング素子の入力端子は前記データ線に接続されており、前記第１スイッチング素子の出力端子は前記第１液晶キャパシタと接続されており、前記第２スイッチング素子の出力端子は前記第２液晶キャパシタ及び前記第３スイッチング素子の前記入力端子と接続されてもよい。

本発明の他の実施形態に係る液晶表示装置は、互いに対向する第１基板及び第２基板と、前記第１基板上に配置されるゲート線、データ電圧を供給するデータ線、及び共通電圧線と、前記ゲート線及び前記データ線と接続される第１スイッチング素子と、前記ゲート線及び前記データ線と接続される第２スイッチング素子と、前記第１スイッチング素子と接続される第１副画素電極と、前記第２スイッチング素子と接続される第２副画素電極と、前記第２スイッチング素子と接続される入力端子、フローティングされた制御端子、及び前記入力端子と対向する出力端子を含む第３スイッチング素子と、前記第３スイッチング素子の前記出力端子と前記共通電圧線の一部を二端子として含む第３キャパシタとを含むことを特徴とする。

前記第３スイッチング素子の前記出力端子と前記制御端子は第１キャパシタを形成し、前記第３スイッチング素子の前記入力端子と前記制御端子は第２キャパシタを形成してもよい。

前記データ電圧の極性をフレームごとに反転させる制御部をさらに含んでもよい。

前記第１スイッチング素子の制御端子と前記第２スイッチング素子の制御端子は前記ゲート線に接続されており、前記第１スイッチング素子の入力端子と前記第２スイッチング素子の入力端子は前記データ線に接続されており、前記第１スイッチング素子の出力端子は前記第１副画素電極と接続されており、前記第２スイッチング素子の出力端子は前記第２副画素電極及び前記第３スイッチング素子の前記入力端子と接続されてもよい。

前記第２基板上に配置され、共通電圧の印加を受ける対向電極をさらに含んでもよい。

本発明の一実施形態に係る液晶表示装置の駆動方法は、ゲート線と、前記ゲート線と絶縁されて交差するデータ線と、前記ゲート線及び前記データ線から分離されて、一定の電圧を伝達する共通電圧線と、前記ゲート線及び前記データ線と接続される第１スイッチング素子と、前記ゲート線及び前記データ線と接続される第２スイッチング素子と、前記第１スイッチング素子と接続される第１液晶キャパシタと、前記第２スイッチング素子と接続される第２液晶キャパシタと、前記第２スイッチング素子と接続される入力端子、フローティングされる制御端子、及び出力端子を含む第３スイッチング素子と、前記第３スイッチング素子及び前記共通電圧線と接続される第３キャパシタとを含む液晶表示装置において、前記データ線にデータ電圧を印加する段階と、前記ゲート線にゲートオン電圧を印加して、前記第１液晶キャパシタ及び前記第２液晶キャパシタを第１電圧で充電させる段階と、前記第３スイッチング素子を通じて前記第２液晶キャパシタの充電電圧を変化させる段階とを含むことを特徴とする。

前記第３スイッチング素子において、前記制御端子の電圧は、前記入力端子の電圧と前記出力端子の電圧との間の値、または前記入力端子の電圧及び前記出力端子の電圧と同一の値を有してもよい。

前記第３スイッチング素子において、前記制御端子、前記入力端子、及び前記出力端子の電圧は、１フレームの５０％以上の時間の間に同一の値を有してもよい。

前記データ電圧の極性をフレームごとに反転する段階をさらに含んでもよい。

本発明の実施形態によれば、液晶表示装置の第１副画素及び第２副画素の輝度を異ならせることにより、液晶表示装置の開口率を低くすることなく、視認性を向上させることができる。また、１フレームの一定時間の間に第２副画素に含まれる第３スイッチング素子が受けるストレスを減少させて、第３スイッチング素子のしきい値電圧の変化を防止し、これによって残像などの表示不良を減少させることができる。

本発明の一実施形態に係る液晶表示装置のブロック図である。 本発明の一実施形態に係る液晶表示装置の一画素に対する等価回路図である。 本発明の一実施形態に係る液晶表示装置の一画素に対する配置図である。 図３の液晶表示装置のＩＶ−ＩＶ線に沿った断面図である。 本発明の他の実施形態に係る液晶表示装置の一画素に対する配置図である。 図２乃至図５に示した液晶表示装置の第３スイッチング素子の三端子（Ｎ１、Ｎ２、Ｎ３）の電圧のフレームによる変化を示した図面である。 図６の‘Ｐ’部分及びゲート信号を共に示した図面である。 図６の‘Ｎ’部分及びゲート信号を共に示した図面である。

以下、添付した図面を参照して、本発明の実施形態について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は種々の異なる形態に実現でき、ここで説明する実施形態に限られない。

図面において、種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書の全体にわたって類似する部分に対しては同一の図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるという場合、これは他の部分の“すぐ上”にある場合だけでなく、その中間に他の部分がある場合も含む。一方、ある部分が他の部分の“すぐ上”にあるという場合には、中間に他の部分がないことを意味する。

まず、図１及び図２を参照して、本発明の一実施形態に係る液晶表示装置について説明する。

図１は、本発明の一実施形態に係る液晶表示装置のブロック図であり、図２は、本発明の一実施形態に係る液晶表示装置の一画素に対する等価回路図である。

図１を参照すると、本発明の一実施形態に係る液晶表示装置は、液晶表示パネルアセンブリ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐａｎｅｌ ａｓｓｅｍｂｌｙ）３００、ゲート駆動部（ｇａｔｅｄｒｉｖｅｒ）４００、及びデータ駆動部（ｄａｔａ ｄｒｉｖｅｒ）５００を含む。

図１及び図２を参照すると、液晶表示パネルアセンブリ３００は、複数の信号線（ＧＬ、ＤＬ、ＳＬ）と、これに接続されて、ほぼ行列状に配列された複数の画素（ｐｉｘｅｌ）（ＰＸ）を含む。

信号線（ＧＬ、ＤＬ、ＳＬ）は、ゲート信号（“走査信号”ともいう）を伝達（ｔｒａｎｓｆｅｒ）する複数のゲート線（ＧＬ）、データ電圧を伝達する複数のデータ線（ＤＬ）、及び共通電圧など一定の電圧を伝達する共通電圧線（ＳＬ）を含む。ゲート線（ＧＬ）及び共通電圧線（ＳＬ）はそれぞれほぼ行方向に延び、互いにほぼ平行に配置してもよく、データ線（ＤＬ）はほぼ列方向に延び、互いにほぼ平行に配置してもよい。

各画素（ＰＸ）は第１副画素（ＰＸａ）及び第２副画素（ＰＸｂ）を含む。第１副画素（ＰＸａ）は第１液晶キャパシタ（Ｃｌｃａ）及び第１スイッチング素子（Ｑａ）を含み、第２副画素（ＰＸｂ）は第２液晶キャパシタ（Ｃｌｃｂ）、第２スイッチング素子（Ｑｂ）、第３スイッチング素子（Ｑｃ）、及び第３キャパシタ（Ｃ３）を含む。

第１、第２及び第３スイッチング素子（Ｑａ、Ｑｂ、Ｑｃ）は、それぞれ例えば薄膜トランジスタなどの三端子素子であってもよい。

第１スイッチング素子（Ｑａ）の制御端子はゲート線（ＧＬ）と接続されており、入力端子はデータ線（ＤＬ）と接続されており、出力端子は第１液晶キャパシタ（Ｃｌｃａ）と接続されている。第２スイッチング素子（Ｑｂ）の制御端子はゲート線（ＧＬ）と接続されており、入力端子はデータ線（ＤＬ）と接続されており、出力端子は第２液晶キャパシタ（Ｃｌｃｂ）と接続されている。

第１液晶キャパシタ（Ｃｌｃａ）及び第２液晶キャパシタ（Ｃｌｃｂ）は、それぞれ二つの電極、例えば、副画素電極と対向電極（図示せず）を有し、誘電体（ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）として二つの電極間の液晶層（図示せず）を有する。

第３スイッチング素子（Ｑｃ）の制御端子（Ｎ１）はフローティング（ｆｌｏａｔｉｎｇ）されており、入力端子（Ｎ３）は第２スイッチング素子（Ｑｂ）及び第２液晶キャパシタ（Ｃｌｃｂ）と接続されており、出力端子（Ｎ２）は第３キャパシタ（Ｃ３）と接続されている。図２に示したように、第３スイッチ素子（Ｑｃ）の制御端子（Ｎ１）と出力端子（Ｎ２）は共に第１キャパシタ（Ｃ１）を形成し、第３スイッチング素子（Ｑｃ）の制御端子（Ｎ１）と入力端子（Ｎ３）は共に第２キャパシタ（Ｃ２）を形成する。

第３キャパシタ（Ｃ３）の二端子は第３スイッチング素子（Ｑｃ）の出力端子と共通電圧線（ＳＬ）にそれぞれ接続されている。第３キャパシタ（Ｃ３）は、第３スイッチング素子（Ｑｃ）の出力端子と共通電圧線（ＳＬ）の一部とが絶縁体を介してオーバーラップして形成されてもよい。

その他に、第１及び第２液晶キャパシタ（Ｃｌｃａ、Ｃｌｃｂ）の補助的な役割を果たすストレージキャパシタ（図示せず）をさらに含んでもよい。

一方、色表示を実現するためには、各画素（ＰＸ）が基本色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）のうちの一つを固有に表示するか（空間分割）、各画素（ＰＸ）が時間により交互に基本色を表示する（時間分割）ようにして、これらの基本色の空間的、時間的な作用により所望の色が認識されるようにする。基本色の例としては赤色、緑色、青色など三原色が挙げられる。空間分割の一例として、各画素（ＰＸ）は基本色のうちの一つを示すカラーフィルタ（図示せず）を備えてもよい。

液晶表示パネルアセンブリ３００は、少なくとも一つの偏光子（図示せず）を具備してもよい。

さらに図１及び図２を参照すると、データ駆動部５００は、液晶表示パネルアセンブリ３００のデータ線（ＤＬ）と接続されて、データ電圧（Ｖｄ）をデータ線（ＤＬ）に印加する。

ゲート駆動部４００は、液晶表示パネルアセンブリ３００のゲート線（ＧＬ）と接続されて、第１及び第２スイッチング素子（Ｑａ、Ｑｂ）をターンオンさせるゲートオン電圧（Ｖｏｎ）とターンオフさせるゲートオフ電圧（Ｖｏｆｆ）との組み合わせからなるゲート信号（Ｖｇ）をゲート線（ＧＬ）に印加する。

以下、図１及び図２に示した液晶表示装置の一例について、図３及び図４を参照して詳細に説明する。

図３は、本発明の一実施形態に係る液晶表示装置の一画素に対する配置図であり、図４は、図３の液晶表示装置のＩＶ−ＩＶ線に沿った断面図である。

本発明の一実施形態に係る液晶表示装置は、互いに対向する下部表示板１００と上部表示板２００、及びこれら二つの表示板１００、２００の間に挿入される液晶層３を含む。

まず、下部表示板１００について説明する。

絶縁基板１１０の上に複数のゲート線１２１、第３ゲート電極１２４ｃ、及び複数の共通電圧線１３１を含む複数のゲート導電体が形成されている。

ゲート線１２１は、主に横方向（ｈｏｒｉｚｏｎｔａｌ ｄｉｒｅｃｔｉｏｎ）に延びて、ゲート信号を伝達する。ゲート線１２１はゲート線１２１から上に突出した第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂを含む。第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂは互いに接続されてもよい。第３ゲート電極１２４ｃは島型（ｉｓｌａｎｄ ｓｈａｐｅ）で、フローティング（ｆｌｏａｔｉｎｇ）されている。

共通電圧線１３１は、主に横方向に延びており、共通電圧Ｖｃｏｍなどの一定の電圧を伝達する。共通電圧線１３１は、共通電圧線１３１から下に突出して拡張された維持電極１３７、及びゲート線１２１に対してほぼ垂直に上に延びた一対の縦部（ｖｅｒｔｉｃａｌ
ｐｏｒｔｉｏｎ）１３４を含む。

ゲート導電体の上にはゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）１４０が形成されている。

ゲート絶縁膜１４０の上には、アモルファスシリコン（ａｍｏｒｐｈｏｕｓ ｓｉｌｉｃｏｎ）または結晶シリコン（ｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）などからなる複数の線状半導体（図示せず）が形成されている。線状半導体は、主に縦方向（ｖｅｒｔｉｃａｌ ｄｉｒｅｃｔｉｏｎ）に延びており、第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂに向かって延びて互いに接続されている第１半導体１５４ａ及び第２半導体１５４ｂと、第２半導体１５４ｂから延びて第３ゲート電極１２４ｃの上に位置する第３半導体１５４ｃを含む。

第１半導体１５４ａの上には、一対のオーミックコンタクト部（ｏｈｍｉｃ ｃｏｎｔａｃｔ）（１６３ａ、１６５ａ）が配置され、第２半導体１５４ｂの上には一対のオーミックコンタクト部（１６３ｂ、１６５ｂ）が配置される。また、第３半導体１５４ｃの上には一対のオーミックコンタクト部（１６３ｃ、１６５ｃ）が配置される。オーミックコンタクト部１６３ａは、線状半導体の上に位置する線状オーミックコンタクト部（図示せず）と接続されてもよく、オーミックコンタクト部（１６５ａ、１６３ｂ）は互いに接続されてもよく、オーミックコンタクト部（１６５ｂ、１６３ｃ）は互いに接続されてもよい。

オーミックコンタクト部（１６３ａ、１６５ａ、１６３ｂ、１６５ｂ、１６３ｃ、１６５ｃ）は、リンなどのｎ型不純物が高濃度にドーピングされているｎ＋水素化アモルファスシリコンなどの物質、またはケイ素化合物（ｓｉｌｉｃｏｎ ｃｏｍｐｏｕｎｄ）などで形成されてもよい。

オーミックコンタクト部（１６３ａ、１６５ａ、１６３ｂ、１６５ｂ、１６３ｃ、１６５ｃ）及びゲート絶縁膜１４０の上には、複数のデータ線１７１、複数の第１ドレイン電極１７５ａ、複数の第２ドレイン電極１７５ｂ、及び複数の第３ドレイン電極１７５ｃを含むデータ導電体が形成されている。

データ線１７１は、データ信号を伝達し、主に縦方向に延びてゲート線１２１及び共通電圧線１３１と交差する。各データ線１７１は、第１ゲート電極１２４ａ及び第２ゲート電極１２４ｂに向かって延びて互いに接続される第１ソース電極（ｓｏｕｒｃｅ ｅｌｅｃｔｒｏｄｅ）１７３ａ及び第２ソース電極１７３ｂを含む。

第１ドレイン電極１７５ａ、第２ドレイン電極１７５ｂ、及び第３ドレイン電極１７５ｃは、棒状の一端部と、面積が相対的に広い他端部とを含む。第１ドレイン電極１７５ａ及び第２ドレイン電極１７５ｂの棒状の端部は、それぞれ第１ソース電極１７３ａ及び第２ソース電極１７３ｂによって一部が囲まれている。第２ドレイン電極１７５ｂの広い一端部はさらに延長されて棒状の第３ソース電極１７３ｃを形成し、第３ソース電極１７３ｃは第３ドレイン電極１７５ｃと対向する。第３ドレイン電極１７５ｃの広い端部１７７ｃは、共通電圧線１３１の維持電極１３７とオーバーラップして第３キャパシタＣ３を形成する。

第１／第２／第３ゲート電極（１２４ａ／１２４ｂ／１２４ｃ）、第１／第２／第３ソース電極（１７３ａ／１７３ｂ／１７３ｃ）、及び第１／第２／第３ドレイン電極（１７５ａ／１７５ｂ／１７５ｃ）は、第１／第２／第３半導体（１５４ａ／１５４ｂ／１５４ｃ）と共に第１／第２／第３薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）（Ｑａ／Ｑｂ／Ｑｃ）を形成し、薄膜トランジスタのチャネル（ｃｈａｎｎｅｌ）領域は、各ソース電極（１７３ａ／１７３ｂ／１７３ｃ）と各ドレイン電極（１７５ａ／１７５ｂ／１７５ｃ）との間の第１／第２／第３半導体（１５４ａ／１５４ｂ／１５４ｃ）にそれぞれ形成される。

第１、第２及び第３半導体（１５４ａ、１５４ｂ、１５４ｃ）を含む線状半導体は、第１、第２、第３ソース電極（１７３ａ、１７３ｂ、１７３ｃ）と、第１、第２、第３ドレイン電極（１７５ａ、１７５ｂ、１７５ｃ）との間のチャンネル領域を除いては、データ導電体及びその下部のオーミックコンタクト部（１６３ａ、１６５ａ、１６３ｂ、１６５ｂ、１６３ｃ、１６５ｃ）と実質的に同一の平面形状を有してもよい。

データ導電体及び露出した第１、第２及び第３半導体（１５４ａ、１５４ｂ、１５４ｃ）部分の上には、窒化ケイ素または酸化ケイ素などの無機絶縁物または有機絶縁物などからなる保護膜（ｐａｓｓｉｖａｔｉｏｎ ｌａｙｅｒ）１８０が形成されている。しかし、保護膜１８０は有機絶縁物及び無機絶縁物からなる二重層構造を有することも可能である。保護膜１８０には、第１ドレイン電極１７５ａの広い端部を露出する第１コンタクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）１８５ａ、及び第２ドレイン電極１７５ｂの広い端部を露出する第２コンタクトホール１８５ｂが形成されている。

保護膜１８０の上には、ＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ ｚｉｎｃ ｏｘｉｄｅ）などの透明な導電物質や、アルミニウム、銀、クロムまたはその合金などの反射性金属からなる複数の画素電極（ｐｉｘｅｌ ｅｌｅｃｔｒｏｄｅ）１９１が形成されている。一つの画素電極１９１は第１副画素電極１９１ａ及び第２副画素電極１９１ｂを含み、画素電極１９１の全体的な形状は四角形としてもよい。第１副画素電極１９１ａは、間隙９１を間に置いて第２副画素電極１９１ｂによって取り囲まれている。

第１副画素電極１９１ａは、ゲート線１２１に対してそれぞれ斜めに対称な方向に延びた下部及び上部を含む。

第２副画素電極１９１ｂは、第１副画素電極１９１ａの二つの斜めに延びた部分を囲み、漏斗型の三角形状（ｆｕｎｎｅｌ−ｓｈａｐｅｄ ｔｒｉａｎｇｕｌａｒ）の切開部９２を含み、第２副画素電極１９１ｂの上部及び下部は、第１副画素電極１９１ａの二つの斜めに延びた上部及び下部の近くに位置し、切開部（９３ａ、９３ｂ）を含む。切開部９２は、対向する間隙９１の斜辺に平行に延びる二つの斜辺、及び二つの斜辺と接続されて横方向に延びる二つの横辺を含み、切開部（９３ａ、９３ｂ）も対向する間隙９１の斜辺に平行な斜辺を含む形状に形成されている。

間隙９１の二つの斜辺、切開部９２の二つの斜辺、及び切開部（９３ａ、９３ｂ）の斜辺は、ゲート線１２１とほぼ４５度または１３５度の角度をなす形状であってもよい。

第２副画素電極１９１ｂの面積は、第１副画素電極１９１ａの面積より大きいものであってもよい。

第１副画素電極１９１ａは第１コンタクトホール１８５ａを通じて第１ドレイン電極１７５ａからデータ電圧の印加を受け、第２副画素電極１９１ｂは第２コンタクトホール１８５ｂを通じて、第２ドレイン電極１７５ｂからデータ電圧の印加を受ける。このとき、第１副画素電極１９１ａ及び第２副画素電極１９１ｂが、第１スイッチング素子Ｑａ及び第２スイッチング素子Ｑｂから印加を受けるデータ電圧は互いに同一である。

画素電極１９１の上には配向膜（図示せず）が形成されてもよい。

次に、上部表示パネル２００について説明する。

絶縁基板２１０の上に遮光部（ｌｉｇｈｔ ｂｌｏｃｋｉｎｇ ｍｅｍｂｅｒ）２２０が形成されている。遮光部２２０は、画素電極１９１の間の光漏れを防止し、画素電極１９１と対向する開口領域を定義する開口部（図示せず）を含む。

基板２１０及び遮光部２２０の上には複数のカラーフィルタ（図示せず）が形成されている。カラーフィルタは、遮光部２２０によって取り囲まれた領域内にその大部分が位置し、画素電極１９１の列に沿って長く延びた形状に形成されてもよい。各カラーフィルタは赤色、緑色、及び青色の三原色など基本色のうちの一つを表示するものであってもよい。

遮光部２２０及びカラーフィルタのうちの少なくとも一つは下部表示パネル１００に位置してもよい。

カラーフィルタ及び遮光部２２０の上には保護膜（ｏｖｅｒｃｏａｔ）２５０が形成されている。しかし、保護膜２５０は省略してもよい。

保護膜２５０の上には、画素電極１９１と対向して、共通電圧Ｖｃｏｍの印加を受ける対向電極２７０が形成されている。対向電極２７０は、複数の画素電極１９１、例えば、全ての画素電極１９１と対向するように形成されてもよい。対向電極２７０は、画素電極１９１の間隙９１の斜辺、切開部９２の斜辺、及び切開部（９３ａ、９３ｂ）と実質的に平行な斜線部を有する形状の複数対の切開部（７１、７２、７３ａ、７３ｂ、７４ａ、７４ｂ）を含む。各切開部（７１、７２、７３ａ、７３ｂ、７４ａ、７４ｂ）は、各斜線部の端部から縦方向または横方向に延びた長手部（ｌｏｎｇｉｔｕｄｉｎａｌ ｐｏｒｔｉｏｎ）をさらに含む。切開部７１は二つの斜線部が互いに交差する所から横方向に延びた横部（ｈｏｒｉｚｏｎｔａｌ ｐｏｒｔｉｏｎ）をさらに含む。

対向電極２７０の上には配向膜（図示せず）を配置してもよい。

下部表示パネル１００及び上部表示パネル２００の上の配向膜は垂直配向膜であってもよい。

下部表示パネル１００と上部表示パネル２００との間に挿入されている液晶層３は、誘電率異方性を有する液晶分子を含む。液晶分子は、電界がない状態でほぼその長軸が二つの表示パネル（１００、２００）の面（ｓｕｒｆａｃｅ）に対して垂直となるように配向されてもよい。

下部表示パネル１００の第１副画素電極１９１ａは、上部表示パネル２００の対向電極２７０及びその間の液晶層３と共に第１液晶キャパシタ（Ｃｌｃａ）を形成し、第２副画素電極１９１ｂは、対向電極２７０及びその間の液晶層３と共に第２液晶キャパシタ（Ｃｌｃｂ）を形成する。

上部表示パネル２００の対向電極２７０とともにデータ電圧が印加される第１及び第２副画素電極（１９１ａ、１９１ｂ）は、液晶層３に電界を生成することによって、二つの電極（１９１、２７０）の間の液晶層３の液晶分子の方向、すなわち傾きを決定する。液晶分子が傾く方向は、まず、電極素子の辺（画素電極１９１の間隙９１及び切開部（９２、９３ａ、９３ｂ）と対向電極２７０の切開部（７１、７２、７３ａ、７３ｂ、７４ａ、７４ｂ）の辺）が表示パネル（１００、２００）の面に対してほぼ垂直である主電界を歪める（ｄｉｓｔｏｒｔ）ことにより生成される電界の水平成分（ｈｏｒｉｚｏｎｔａｌ ｃｏｍｐｏｎｅｎｔ）によって決定される。このような電界の水平成分は、間隙９１及び切開部（９２、９３ａ、９３ｂ、７１、７２、７３ａ、７３ｂ、７４ａ、７４ｂ）の辺にほぼ垂直であるため、液晶分子はこれらの辺にほぼ垂直な方向に傾く。本実施例において、液晶分子の傾く方向はほぼ４方向であり、このように液晶分子が傾く方向を多様な方向にすれば、液晶表示装置の基準視野角を大きくすることができる。

また、第１及び第２副画素電極（１９１ａ、１９１ｂ）の電圧と対向電極２７０の電圧との差は、第１及び第２液晶キャパシタ（Ｃｌｃａ、Ｃｌｃｂ）の充電電圧、即ち、画素電圧として表される。液晶分子は、この画素電圧の大きさによってその配列または傾きが変化し、液晶層３に入射した光の偏光に変化を生じさせることができる。このような偏光の変化は、出射側偏光子（ｅｘｉｔ ｐｏｌａｒｉｚｅｒ）による光の透過率の変化として表れ、これによって液晶表示装置には映像が表示される。

本発明の実施形態においては、第２副画素電極１９１ｂが第２スイッチング素子（Ｑｂ）を通じて印加を受けたデータ電圧が、第３スイッチング素子（Ｑｃ）及び第３キャパシタ（Ｃ３）によって変化して、第２液晶キャパシタ（Ｃｌｃｂ）及び第１液晶キャパシタ（Ｃｌｃａ）の充電電圧が変化し、これにより、液晶分子の傾きが変化するようになる。

このような液晶表示装置の動作について、上述した図１乃至図４と共に図６、図７及び図８を参照して説明する。

図６は、図２乃至図５に示した液晶表示装置の第３スイッチング素子（Ｑｃ）の三端子（Ｎ１、Ｎ２、Ｎ３）の電圧の、１フレーム間の変化を示した図面であり、図７は、図６の‘Ｐ’部分及びゲート信号を拡大して示した図面であり、図８は、図６の‘Ｎ’部分及びゲート信号を拡大して示した図面である。

データ駆動部５００は、外部からデジタル映像信号を受信し、各デジタル映像信号に対応する階調電圧を選択することによって、デジタル映像信号をアナログデータ電圧（Ｖｄ）に変換した後、これを対応するデータ線（ＤＬ、１７１）に印加する。

ゲート駆動部４００は、ゲートオン電圧（Ｖｏｎ）をゲート線（ＧＬ、１２１）に印加して、ゲート線（ＧＬ、１２１）に接続された第１及び第２スイッチング素子（Ｑａ、Ｑｂ）をターンオンさせる。これにより、データ線（ＤＬ、１７１）に印加されたデータ電圧（Ｖｄ）が、ターンオンされた第１及び第２スイッチング素子（Ｑａ、Ｑｂ）を通じて対応する画素（ＰＸ）の第１及び第２副画素電極（１９１ａ、１９１ｂ）に印加される。

このプロセスは１水平周期を一単位として繰り返される。１水平周期（“１Ｈ”とも記す）は、水平同期信号（Ｈｓｙｎｃ）及びデータイネーブル信号（ＤＥ）の一周期と同じ意味である。１フレーム（ｆｒａｍｅ）の映像を表示するために、全てのゲート線（ＧＬ、１２１）に対して順次にゲートオン電圧（Ｖｏｎ）が印加され、全ての画素（ＰＸ）にデータ電圧（Ｖｄ）が印加される。１フレームが終了すると、次のフレームが開始され、各画素（ＰＸ）に印加されるデータ電圧（Ｖｄ）の極性が、直前フレームの極性と反対となるように、データ駆動部５００に印加される反転信号（ＲＶＳ）の状態が制御される（“フレーム反転”という。）。データ駆動部５００の内部または外部には、反転信号（ＲＶＳ）の状態を制御する制御部を形成してもよい。

以下の説明において、対向電極２７０の電圧が基準電圧を基準として同一であるかまたは大きい場合をデータ電圧（Ｖｄ）が正極性であり、対向電極２７０の電圧が基準電圧を基準として同一であるかまたは小さい場合をデータ電圧（Ｖｄ）が負極性であるとする。

図２を参照すると、第３スイッチング素子（Ｑｃ）の出力端子（Ｎ２）と制御端子（Ｎ１）のカップリングによる第１キャパシタ（Ｃ１）の容量をＣ_１といい、入力端子（Ｎ３）と制御端子（Ｎ１）のカップリングによる第２キャパシタ（Ｃ２）の容量をＣ_２といい、第３スイッチング素子（Ｑｃ）自体の容量をＣｔｆｔというとき、第３スイッチング素子（Ｑｃ）の制御端子（Ｎ１）の電圧（Ｖ１）は次の数式１で示される。

数式１において、Ｖ２は出力端子（Ｎ２）の電圧であり、Ｖ３は入力端子（Ｎ３）の電圧である。

数式１によれば、第１キャパシタ（Ｃ１）の容量（Ｃ_１）と第２キャパシタ（Ｃ２）の容量（Ｃ_２）が同一である場合、第３スイッチング素子（Ｑｃ）の制御端子（Ｎ１）の電圧（Ｖ１）は、次の数式２の通りである。

以下において、Ｃ_１とＣ_２が同一である場合を仮定して説明する。

まず、図２、図６及び図７を参照して、データ線（ＤＬ、１７１）に正極性のデータ電圧（Ｖｄ）が印加される場合について説明する。第３スイッチング素子（Ｑｃ）の入力端子（Ｎ３）に正極性のデータ電圧（Ｖｄ）が充電される間、制御端子（Ｎ１）の電圧（Ｖ１）は電圧（Ｖ２）と電圧（Ｖ３）との平均値を有するので高くなる。これにより、正極性のフレーム（ｐｏｓｉｔｉｖｅ ｆｒａｍｅ）（図７において、“Ｐ”と示した）において、第３スイッチング素子（Ｑｃ）の電圧（Ｖｇｓ）に対応する電圧差（Ｖ１−Ｖ２）は、正の値である（Ｖ３−Ｖ２）／２となり、入力端子（Ｎ３）から出力端子（Ｎ２）に電流が流れ、出力端子（Ｎ２）の電圧（Ｖ２）も高くなる。これを整理すると、電圧差（Ｖ１−Ｖ２）は数式３の通りである。

図６及び図７を参照すると、ゲート信号（Ｖｇ）がゲートオフ電圧（Ｖｏｆｆ）になった後には、出力端子（Ｎ２）の電圧（Ｖ２）と入力端子（Ｎ３）の電圧（Ｖ３）、そして制御端子（Ｎ１）の電圧（Ｖ１）が互いに同一になるまで、入力端子（Ｎ３）から出力端子（Ｎ２）に電流は流れ続け、入力端子（Ｎ３）の電圧（Ｖ３）は下降し、出力端子（Ｎ２）の電圧（Ｖ２）は上昇する。これにより、第３スイッチング素子（Ｑｃ）の入力端子（Ｎ３）と接続されている第２副画素電極１９１ｂの電圧は、最初に印加を受けた正極性のデータ電圧（Ｖｄ）より低くなって、第１副画素電極１９１ａの電圧より小さくなり、これは残りのフレーム内に維持される。また、第３スイッチング素子（Ｑｃ）の出力端子（Ｎ２）の電圧（Ｖ２）も、第３キャパシタ（Ｃ３）によって残りのフレーム内に維持される。

これによって図６に示したように、１フレームの大部分の時間の間、第１液晶キャパシタ（Ｃｌｃａ）の充電電圧より第２液晶キャパシタ（Ｃｌｃｂ）の充電電圧が低いので、第１副画素（ＰＸａ）と第２副画素（ＰＸｂ）とで液晶分子の傾いた角度が異なるようになるため、二つの副画素（ＰＸａ、ＰＸｂ）の輝度（ｌｕｍｉｎａｎｃｅ）を変化させることができる。したがって、第１液晶キャパシタ（Ｃｌｃａ）の充電電圧と第２液晶キャパシタ（Ｃｌｃｂ）の充電電圧とを適切に調節すれば、側面から見る映像を正面から見る映像に最大限近いものとすることができ、これによって側面視認性を向上させることができる。

次に、図２、図６及び図８を参照して、データ線（ＤＬ、１７１）に負極性のデータ電圧（Ｖｄ）が印加される場合について説明する。第３スイッチング素子（Ｑｃ）の入力端子（Ｎ３）に負極性のデータ電圧（Ｖｄ）が充電される間、制御端子（Ｎ１）の電圧（Ｖ１）は電圧（Ｖ２）と電圧（Ｖ３）の平均値に達して低くなる。これにより、負極性のフレーム（ｎｅｇａｔｉｖｅ ｆｒａｍｅ）（図８において、“Ｎ”と示した）で第３スイッチング素子（Ｑｃ）の電圧（Ｖｇｓ）に対応する電圧差（Ｖ１−Ｖ３）は、正の値である（Ｖ２−Ｖ３）／２となって、正極性のフレームの場合とは反対に、第３スイッチング素子（Ｑｃ）の出力端子（Ｎ２）から入力端子（Ｎ３）に電流が流れ、出力端子（Ｎ２）の電圧（Ｖ２）は低くなる。これを整理すれば、次の数式４の通りである。

図６及び図８を参照すると、ゲート信号（Ｖｇ）がゲートオフ電圧（Ｖｏｆｆ）になった後には、出力端子（Ｎ２）の電圧（Ｖ２）と入力端子（Ｎ３）の電圧（Ｖ３）、及び制御端子（Ｎ１）の電圧（Ｖ１）が互いに同一になるまで、出力端子（Ｎ２）から入力端子（Ｎ３）に電流は流れ続け、入力端子（Ｎ３）の電圧（Ｖ３）は上昇し、出力端子（Ｎ２）の電圧（Ｖ２）は下降する。これにより、第３スイッチング素子（Ｑｃ）の入力端子（Ｎ３）と接続されている第２副画素電極１９１ｂの電圧も最初に印加を受けた負極性のデータ電圧（Ｖｄ）より高くなって、第１副画素電極１９１ａの電圧より大きくなり、これは残りのフレーム内に維持される。また、第３スイッチング素子（Ｑｃ）の出力端子（Ｎ２）の電圧（Ｖ２）も第３キャパシタ（Ｃ３）によって残りのフレーム内に維持される。負極性のフレームにおいては、第１副画素電極１９１ａと対向電極２７０の電圧差より第２副画素電極１９１ｂと対向電極２７０の電圧差がさらに小さいので、第２液晶キャパシタ（Ｃｌｃｂ）の充電電圧が第１液晶キャパシタ（Ｃｌｃａ）の充電電圧より小さくなる。

これにより、図６に示したように、１フレームの大部分の時間の間に第１液晶キャパシタ（Ｃｌｃａ）の充電電圧より第２液晶キャパシタ（Ｃｌｃｂ）の充電電圧が低いので、第１副画素（ＰＸａ）と第２副画素（ＰＸｂ）で液晶分子の傾いた角度が異なるようになるため、二つの副画素（ＰＸａ、ＰＸｂ）の輝度を変化させることができる。

本実施形態においては、データ電圧（Ｖｄ）の印加後、第３スイッチング素子（Ｑｃ）の三端子（Ｎ１、Ｎ２、Ｎ３）の電圧（Ｖ１、Ｖ２、Ｖ３）が同一になるまでの時間は、数十ｍｓｅｃ、さらに具体的には２ｍｓｅｃ以下とすることができる。このとき、本発明の一実施形態に係る液晶表示装置は、１２０Ｈｚの周波数で駆動させてもよく、この場合、１フレームの５０％以上、さらに具体的には１フレームの７０％以上の時間の間に第３スイッチング素子（Ｑｃ）の三端子（Ｎ１、Ｎ２、Ｎ３）の電圧（Ｖ１、Ｖ２、Ｖ３）が同一の値を有するようにしてもよい。

また、データ電圧（Ｖｄ）の印加後、第３スイッチング素子（Ｑｃ）の三端子（Ｎ１、Ｎ２、Ｎ３）の電圧（Ｖ１、Ｖ２、Ｖ３）が同一になる最終値及び同一になる速度は、第１キャパシタ（Ｃ１）及び第２キャパシタ（Ｃ２）の容量及び容量比によって変化させてもよい。例えば、第２キャパシタ（Ｃ２）の容量が第１キャパシタ（Ｃ１）の容量より大きい場合、三電圧（Ｖ１、Ｖ２、Ｖ３）が同一になる最終値、即ち、制御端子（Ｎ１）の電圧（Ｖ１）の最終値は、上記数式１によって出力端子（Ｎ２）の電圧（Ｖ２）よりも、入力端子（Ｎ３）の電圧（Ｖ３）にさらに近い値であってもよい。

また、第３キャパシタ（Ｃ３）の容量によって液晶表示装置の透過率及び側面わい曲現象（ｔｈｅ ｓｉｄｅ ｄｉｓｔｏｒｔｉｏｎ ｐｈｅｎｏｍｅｎｏｎ）を変化させることができる。例えば、第３キャパシタ（Ｃ３）の容量が大きくなるほど透過率は低下するが、側面わい曲現象は減少させることができる。

また、負極性のフレーム及び正極性フレームにおいて、三端子（Ｎ１、Ｎ２、Ｎ３）の電圧（Ｖ１、Ｖ２、Ｖ３）が同一になる時間を変化させてもよい。

このように、本発明の一実施形態に係る液晶表示装置の第１及び第２副画素（ＰＸａ、ＰＸｂ）の輝度を異なるようにすることにより、開口率の減少なしに、視認性を向上させることができる。また、図６に示したように、１フレームの大部分の時間、例えば、１フレームの５０％以上、さらに具体的には１フレームの７０％以上の時間の間に、第３スイッチング素子（Ｑｃ）の制御端子（Ｎ１）、出力端子（Ｎ２）、及び入力端子（Ｎ３）のうちの少なくとも二端子間の電圧差は実質的に０に維持されるので、第３スイッチング素子（Ｑｃ）が受けるストレス（ｓｔｒｅｓｓ）を大幅に減少させることができる。これにより、第３スイッチング素子（Ｑｃ）のしきい値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の変化を防止して、残像などの表示不良を減少させて表示品質を向上させることができる。

以下、図１及び図２に示した液晶表示装置の他の例について、図５を参照して説明する。上述した実施形態と同一の構成要素に対しては同一の図面符号を付け、同一の説明は省略する。

図５は、本発明の他の実施形態に係る液晶表示装置の一画素に対する配置図である。本実施形態に係る液晶表示装置は、上述した図３及び図４の液晶表示装置とほぼ同一の断面構造を有しているので、対応する図面符号はそのまま用いる。

図５に示した本実施形態に係る液晶表示装置は、互いに対向する下部表示パネル１００と上部表示パネル２００、及びこれら二つの表示パネルの間に挿入されている液晶層３を含む。

まず、上部表示パネル２００について説明すると、絶縁基板２１０の上に対向電極２７０が形成されており、対向電極２７０の上には上部配向膜（図示せず）が形成されている。上部配向膜は垂直配向膜としてもよい。

液晶層３は負の誘電率異方性を有し、液晶層３の液晶分子は、電界がない状態でその長軸が二つの表示パネル（１００、２００）の面に対して垂直となるように配向されている。

次に、下部表示パネル１００について説明すると、絶縁基板１１０の上に複数のゲート線１２１、第３ゲート電極１２４ｃ、及び複数の共通電圧線１３１を含む複数のゲート導電体が形成されている。共通電圧線１３１は、下に拡張された維持電極１３７、及び上に形成されて閉ループ形状を有している環部（ｒｉｎｇ ｐｏｒｔｉｏｎ)１３３を含む。

ゲート導電体の上にはゲート絶縁膜１４０が形成されており、ゲート絶縁膜の上には複数の第１、第２及び第３半導体（１５４ａ、１５４ｂ、１５４ｃ）を含む複数の線状半導体（図示せず）が形成されている。第１、第２及び第３半導体（１５４ａ、１５４ｂ、１５４ｃ）の上にはそれぞれ一対のオーミックコンタクト部が形成されている。

オーミックコンタクト部の上には複数のデータ線１７１、複数の第１ドレイン電極１７５ａ、複数の第２ドレイン電極１７５ｂ、及び複数の第３ドレイン電極１７５ｃを含むデータ導電体が形成されている。データ線１７１は、第１ソース電極１７３ａ及び第２ソース電極１７３ｂを含み、第３ドレイン電極１７５ｃの広い端部１７７ｃは、共通電圧線１３１の維持電極１３７とオーバーラップして第３キャパシタ（Ｃ３）を形成する。

第１／第２／第３ゲート電極（１２４ａ／１２４ｂ／１２４ｃ）、第１／第２／第３ソース電極（１７３ａ／１７３ｂ／１７３ｃ）、及び第１／第２／第３ドレイン電極（１７５ａ／１７５ｂ／１７５ｃ）は、第１／第２／第３半導体（１５４ａ／１５４ｂ／１５４ｃ）と共に第１／第２／第３薄膜トランジスタ（Ｑａ／Ｑｂ／Ｑｃ）を形成する。

データ導電体及び露出した第１、第２、第３半導体（１５４ａ、１５４ｂ、１５４ｃ）部分の上には保護膜１８０が形成されており、保護膜１８０は第１ドレイン電極１７５ａの広い端部を露出する第１コンタクトホール１８５ａ、及び第２ドレイン電極１７５ｂの広い端部を露出する第２コンタクトホール１８５ｂが形成されている。

保護膜１８０の上には第１副画素電極１９１ａ及び第２副画素電極１９１ｂを含む画素電極が形成されている。第１副画素電極１９１ａと第２副画素電極１９１ｂは、ゲート線１２１及び共通電圧線１３１を介して互いに分離され、それぞれ列方向の上部と下部に隣接して配置される。第２副画素電極１９１ｂの高さは、第１副画素電極１９１ａの高さより高くしてもよく、第１副画素電極１９１ａの高さのほぼ１倍〜３倍としてもよい。

第１副画素電極１９１ａ及び第２副画素電極１９１ｂの全体的な形状は四角形であってもよい。

第１副画素電極１９１ａは、横幹部（ｈｏｒｉｚｏｎｔａｌ ｓｔｅｍ ｐｏｒｔｉｏｎ）及び縦幹部（ｖｅｒｔｉｃａｌ ｓｔｅｍ ｐｏｒｔｉｏｎ）を含む十字幹部（ｃｒｏｓｓ ｓｔｅｍ ｐｏｒｔｉｏｎ）、外周（ｐｅｒｉｐｈｅｒｙ）を取り囲む外周部、及び外周部の左側下端から下に突出して第１コンタクトホール１８５ａを通じて第１ドレイン電極１７５ａと接続された突出部を含む。一方、共通電圧線１３１の環部１３３は、第１副画素電極１９１ａの外周を取り囲んでいるので、光漏れを防止することができる。

第２副画素電極１９１ｂも、横幹部及び縦幹部を含む十字幹部、上端横部及び下端横部、そして十字幹部の縦幹部の上端から上に突出して第２コンタクトホール１８５ｂを通じて第２ドレイン電極１７５ｂと接続された突出部を含む。

第１副画素電極１９１ａ及び第２副画素電極１９１ｂのそれぞれは、十字幹部によって４個の副領域に分けられ、各副領域は十字幹部から外側に斜めに延びる複数の微細枝部（ｆｉｎｅ ｂｒａｎｃｈｉｎｇ ｕｎｉｔｓ）を含む。微細枝部がゲート線１２１となす角度は、約４５度または１３５度であってもよい。

第１及び第２副画素電極（１９１ａ、１９１ｂ）の微細枝部の辺が液晶層３の電界を歪め、微細枝部の辺に対して垂直な水平成分を作り、液晶分子の傾斜方向が水平成分によって決定される。したがって、液晶分子はまず微細枝部の辺に垂直な方向に傾こうとする。しかし、隣接する微細枝部の辺における電界の水平成分の方向が互いに反対であり、微細枝部の幅または微細枝部間の間隔が液晶層３のセルギャップに比べて狭いため、互いに反対方向に傾こうとする液晶分子が、微細枝部の長さ方向に平行な方向に傾くようになる。

本発明の実施形態において、第１及び第２副画素電極（１９１ａ、１９１ｂ）は、微細枝部の長さ方向が互いに異なる４個の副領域を含むので、液晶層３の液晶分子が傾く方向も４個の副領域に対応する４方向になる。このように、液晶分子が傾く方向を多様にすることにより、液晶表示装置の基準視野角を大きくすることができる。

また、第１副画素電極１９１ａと対向電極２７０は、その間の液晶層３と共に第１液晶キャパシタ（Ｃｌｃａ）を形成し、第２副画素電極１９１ｂと対向電極２７０は、その間の液晶層３と共に第２液晶キャパシタ（Ｃｌｃｂ）を形成する。液晶層３は、第１液晶キャパシタ（Ｃｌｃａ）及び第２液晶キャパシタ（Ｃｌｃｂ）の誘電体であってもよい。

本実施形態に係る液晶表示装置の動作は、上述した図３及び図４、そして図６乃至図８の実施形態に係る液晶表示装置の動作と同一である。そのため第１及び第２液晶キャパシタ（Ｃｌｃａ、Ｃｌｃｂ）の充電電圧を異ならせることにより、液晶表示装置の側面視認性を向上させることができる。また、第３スイッチング素子（Ｑｃ）のストレスを減らし、しきい値電圧の変化を減らすことができる。従って、液晶表示装置の残像を減らして表示品質を向上させることができる。

上述した図３及び図４に示した実施形態に係る液晶表示装置の種々の特徴及び効果などは、本実施形態に係る液晶表示装置にも適用できる。

以上、本発明の好ましい実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態も本発明の権利範囲に属するものである。

３ 液晶層
９１ 間隙
７１、７２、７３ａ、７３ｂ、７４ａ、７４ｂ、９２、９３ａ、９３ｂ 切開部
１００ 下部表示パネル
１１０、２１０ 絶縁基板
１２１ ゲート線
１２４ａ、１２４ｂ、１２４ｃ ゲート電極
１３１ 共通電圧線
１３３ 共通電圧線の環部
１３４ 共通電圧線の縦部
１３７ 維持電極
１４０ ゲート絶縁膜
１５４ａ、１５４ｂ、１５４ｃ 半導体
１６３ａ、１６３ｂ、１６３ｃ、１６５ａ、１６５ｂ、１６５ｃ オーミックコンタクト部
１７１ データ線
１７３ａ、１７３ｂ、１７３ｃ ソース電極
１７５ａ、１７５ｂ、１７５ｃ、１７７ｃ ドレイン電極
１８０ 保護膜
１８５ａ、１８５ｂ コンタクトホール
１９１ 画素電極
１９１ａ、１９１ｂ 副画素電極
２００ 上部表示パネル
２２０ 遮光部
２５０ 保護膜
２７０ 対向電極
３００ 液晶表示パネルアセンブリ
４００ ゲート駆動部
５００ データ駆動部

Claims (4)

1. 第１副画素及び第２副画素を含む画素を含み、
   前記第１副画素は、
   データ線と接続される第１入力端子、ゲート線に接続される第１制御端子、及び前記第１入力端子と対向する第１出力端子を含む第１スイッチング素子と、
   前記第１出力端子と接続される第１副画素電極とを含み、
   前記第２副画素は、
   前記データ線と接続される第２入力端子、前記ゲート線に接続される第２制御端子、及び前記第２入力端子と対向する第２出力端子を含む第２スイッチング素子と、
   前記第２出力端子と接続される第３入力端子、フローティングされている第３制御端子、及び前記第３入力端子と対向する第３出力端子を含む第３スイッチング素子と、
   前記第２出力端子および前記第３入力端子と接続される第２副画素電極と、
   前記ゲート線及び前記データ線と分離されている共通電圧線と前記第３スイッチング素子の前記第３出力端子との間に接続される第３キャパシタを含む、表示装置。
2. 前記第３出力端子と前記第３制御端子は互いに重畳して第１キャパシタを形成し、
   前記第３入力端子と前記第３制御端子は互いに重畳して第２キャパシタを形成する、請求項１に記載の表示装置。
3. 前記データ線を通じて印加されるデータ電圧の共通電圧に対する極性がフレームごとに反転するように制御する制御部をさらに含む、請求項２に記載の表示装置。
4. 前記データ線にデータ電圧が印加された後、前記第３入力端子、前記第３出力端子及び前記第３制御端子の電圧が実質的に同一になる値は前記第１キャパシタ及び前記第２キャパシタの容量比に依存する、請求項３に記載の表示装置。