CN102790735B

CN102790735B - 振铃抑制电路

Info

Publication number: CN102790735B
Application number: CN201210153025.6A
Authority: CN
Inventors: 森宽之; 小畑洋幸; 北川昌宏; 岸上友久; 小池智礼; 前田登; 铃木洋朗; 铃木洋一朗
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2011-05-16
Filing date: 2012-05-16
Publication date: 2018-02-09
Anticipated expiration: 2032-05-16
Also published as: CN102790735A; US8593202B2; DE102012208124B4; US20120293230A1; DE102012208124A1

Abstract

一种由MOSFET（4，5，7）形成的线间切换元件设置在一对信号线（3P，3N）之间。当差分信号的电平从高变为低时，控制电路将FET（4，5，7）导通一固定时间段，从而通过当差分信号的电平转换时降低信号线（3P，3N）之间的阻抗，并且通过使得差分信号波形的失真的能量被FET（4，5，7）的导通电阻吸收，来抑制振铃。

Description

振铃抑制电路

技术领域

本公开涉及一种振铃（ringing）抑制电路，所述振铃抑制电路连接到通过一对高电势侧信号线和低电势侧信号线传输差分信号的传输线并且抑制随着信号的传输所生成的振铃。

背景技术

在经由传输线传输数字信号的情况下，由于信号电平变化时信号能量的一部分被反射，从而在接收侧产生波形中的失真（例如过冲和下冲），即振铃。例如在如下专利文件中提出各种建议，以抑制波形失真。

[专利文件1]JP 2001-127805A（US 6,326,803B1）

[专利文件2]JP 2010-103944A

例如，在专利文件1中，在传输路径的端子电路中信号的电压电平在高和低之间转换的情况下，在被延迟电路赋予的延迟时间期间端子的阻抗暂时减小。此外，辅助切换电路被并联连接到现有技术中使用的端子切换电路。四个MOSFET串联连接到电源Vcc和接地之间的辅助切换电路，并且通过传输到端子的信号和串联的三个逆变器延迟且逆变的信号来执行其切换控制。然而，利用这种配置，当端子暂时连接到电源Vcc或接地时，多个MOSFET的导通电阻暂时串联或串并联连接在两个部分之间。因此，不能充分减小端子的阻抗。尽管需要增大FET的尺寸以减小导通电阻，然而端子电路的尺寸不可避免会增大。

此外，在专利文件2中，开关连接在传输差分信号的高电势信号线和低电势信号线之间。当波形失真检测单元检测到线之间的电压的相对大小相反时，开关截止并且在线之间引起短路。如果在线之间引起短路并且线之间的阻抗变为零，则接收传输信号的节点附近的信号波形中的失真能够降低。然而，由于波形的失真部分的能量在短路电路的情况下没有被消耗，从而能量在短路电路点处反射并且达到已经传输信号的节点侧。这对其它节点是不利的。

发明内容

因此，本发明的目的在于提供一种仅消耗波形失真的能量以利用简化配置可靠地抑制振铃的振铃抑制电路。

提供一种振铃抑制电路，用于抑制通过传输线传输差分信号中生成的振铃，所述传输线由一对高电势侧信号线和低电势侧信号线形成。所述振铃抑制电路包括电压驱动型线间（inter-line）切换装置，其连接在该对信号线之间；以及控制部，用于当检测到差分信号的电平中发生变化时，将所述线间切换元件同时导通一固定时间段。所述线间切换装置可以为串联连接的一组第一和第二线间切换元件或单个线间切换元件。

附图说明

从下面参考附图给出的说明中，上述和其它目的、特征以及优点将变得更显而易见。在附图中：

图1为根据第一实施例的振铃抑制电路的电路图；

图2为示出如图1所示的振铃抑制电路的操作的时序图；

图3为根据第二实施例的振铃抑制电路的电路图；

图4为根据第三实施例的振铃抑制电路的电路图；

图5为根据第四实施例的振铃抑制电路的电路图；

图6为根据第五实施例的振铃抑制电路的电路图；

图7A到图7C为电路图和图7A的电路的操作的模拟结果的时序图；

图8A到图8C为电路图和图8A的电路的操作的模拟结果的时序图；

图9A到图9C为电路图和图9A的电路的操作的模拟结果的时序图；

图10A和图10B为根据第六实施例的电路图和电路10A的操作的模拟结果的时序图；

图11为根据第七实施例的振铃抑制电路的电路图；

图12为示出图11所示的振铃抑制电路的时序图；

图13为根据第八实施例的振铃抑制电路的电路图；

图14为示出图13所示的振铃抑制电路的时序图；

图15为根据第九实施例的振铃抑制电路的电路图；

图16为根据第十实施例的振铃抑制电路的电路图；

图17A到图17C为电路图和图17A的电路的操作的模拟结果的时序图；

图18为根据第十一实施例的振铃抑制电路的电路图；

图19A和图19B为示出在接地偏移为0V的情况下图17A的电路的操作的模拟结果的时序图；

图20A和图20B为示出在接地偏移为-7.5V的情况下图17A的电路的操作的模拟结果的时序图；

图21A和图21B为示出在接地偏移为+9.5V的情况下图17A的电路的操作的模拟结果的时序图；

图22为根据第十二实施例的振铃抑制电路的电路图；

图23A和图23B为示出在接地偏移为0V的情况下图17A的电路的模拟结果的时序图；

图24A和图24B为示出在接地偏移为-7.5V的情况下图17A的电路的模拟结果的时序图；

图25A和图25B为示出在接地偏移为+9.5V的情况下图17A的电路的模拟结果的时序图；

图26为根据第十三实施例的振铃抑制电路的电路图；

图27为示出图26的电路的操作的模拟结果的时序图；

图28为根据第十四实施例的振铃抑制电路的电路图；

图29为示出图28所示的电路的操作的模拟结果的时序图；

图30为示意性示出通信节点的方框图；

图31为示出根据第十五实施例的振铃抑制电路的电路图；

图32为示出图31所示的电路的操作的时序图；以及

图33为根据第十六实施例的振铃抑制电路的电路图。

具体实施方式

将参考附图中示出的各实施例详细描述振铃抑制电路。

（第一实施例）

参考示出第一实施例的图1，振铃抑制电路1并联连接在传输线3上，传输线3包括发送电路（或接收器电路）2、以及高电势侧信号线3P和低电势侧信号线3N。振铃抑制电路1包括利用公共漏极（非参考侧导电端子）串联连接在传输线3上的P-沟道金属氧化物半导体场效应晶体管（MOSFET）4和N-沟道MOSFET 5（第一和第二线间切换元件）。

此外，电容器6和电阻器7的串联电路连接在传输电路3上，并且电容器6和电阻器7的每一个的公共连接点连接到FET 4的栅极。串联电路配置了延迟电路8。N-沟道MOSFET 9（逆变电路、控制切换元件）的源极（电势参考侧导电端子）连接到信号线3N，漏极经由电阻器10上拉到高电平（电源电平），并且栅极连接到信号线3P。在这里，延迟电路8、FET 9以及电阻10器配置了控制电路（控制部）11。

接下列，将参考图2来描述第一实施例的操作。由于利用了作为板载LAN的CAN（控制器局域网络），从而例如传输线3传输高电平和低电平的二元信号（脉冲信号）作为传输线3的差分信号。例如，在电源电压为5V的情况下，信号线3P（CAN-H）和信号线3N（CAN-L）两者被设定为在非驱动状态下为中间电势的2.5V，差分电压为0V，从而差分信号处于低电平（隐性（recessive））。

此外，如果传输电路2驱动传输线3，例如信号线3P被驱动至等于或大于3.5V，例如信号线3N被驱动至等于或小于1.5V，例如差分电压变为等于或大于2V，并且差分信号变为高电平（显性（dominant））。此外，尽管没有示出，然而信号线3P和信号线3N两者的一端通过具有120Ω的电阻器端接。因此，当差分信号电平从高变为低时，由于传输线3变为非驱动状态并且传输线3的阻抗变高，从而在差分信号波形上生成振铃。

在图2中，（a）示出差分信号电平从高变为低，（b）示出FET（PMOS）4的栅极-源极电压Vgs，以及（c）示出FET 9和FET 5的栅极-源极电压Vg。在差分信号电平为高的情况下，FET9导通，FET 5截止。此外，如图（b）所示，由于FET 4的源极参考的栅极电势（负电势）Vg具有足够的电容6的充电电压，从而FET 4导通。（a）中的差分信号电平变化与高侧信号线3P处的电势VH和低侧信号线3L处的电势VL之间的差分电压VH-VL对应。

如果差分信号电平如（a）所示从高变为低，从而如（c）所示FET 9截止并且FET 5导通。信号线3P和信号线3N接着经由FET 4和FET 5的导通电阻连接，并且阻抗减小。因此，通过导通电阻消耗差分信号电平从高变为低的下降时间段期间生成的的波形失真的能量来抑制振铃，

此外，由于电容器6的电荷经由电阻器7释放，从而FET 4的栅极和源极之间的电压Vgs的绝对值逐渐减小，并且当绝对值变得低于导通/截止阈值时MOSFET 4截止。因此，仅在FET 4和FET 5两者都导通的失真抑制时间段期间，信号线3P和信号线3N经由FET 4和FET 5的导通电阻连接，从而减小了阻抗。

根据上述第一实施例，FET 4和FET 5的串联电路连接在该对信号线3P和3N之间。当控制电路11检测到差分信号已经从高变为低时，FET 4和FET 5同时导通一固定时间段。因此，通过在差分信号电平转换的时期期间大幅度降低信号线3P和3N之间的阻抗并使得差分信号波形的失真的能量被FET 4和FET 5的导通电阻所吸收，能够可靠地抑制振铃的生成。

此外，控制电路11被配置为包括逆变并输出差分信号的电平的FET 9以及在延迟固定时间段之后输出差分信号的电平的延迟电路8。接着FET 9截止并且FET 5导通，延迟电路8被连接在信号线3P和3N之间的电容器6和电阻器7构成的串联电路所配置，并且这两者的公共连接点连接到FET4的栅极。

即，当差分信号处于高电平状态时，电容器6处于充电状态。因此FET4导通，FET 9导通并且FET 5截止。当差分信号的电平变为低时，MOSFET9迅速导通并且FET 4和5两者导通。当从这一点过去固定时间段时，FET4截止并且停止振铃抑制操作。因此，能够通过延迟电路8的时间常数来调节振铃抑制操作有效的时间段。

（第二实施例）

根据图3所示的第二实施例，振铃抑制电路12被配置成使得FET 4和FET 5的导通和截止状态变为与第一实施例相反。

即，在经由电阻器10降低到接地电势的同时，取代FET 9的P-沟道MOSFET 13（逆变电路、控制切换电路）的源极连接到信号线3P，栅极连接到信号线3N，并且漏极连接到FET 4的栅极。此外，FET 5的栅极在经由电容器6连接到信号线3N的同时还经由电阻器7连接到信号线3P。此外，电阻器7和电容器6构成的串联电路配置了延迟电路8a。此外，延迟电路8a和FET 13配置了控制电路（控制部）14。

在第二实施例中，当差分信号为高时，FET 13导通并且FET 4截止。此外，由于FET5的栅极电势为电容器6的充电电压，即等于高电平，则FET 5导通。如果在这种状态下差分信号电平从高变为低，则FET 13截止并且FET 4导通。因此振铃得到抑制，因为信号线3P和信号线3N经由FET4和FET 5的导通电阻连接，并且在差分信号的下降时间段期间所生成的波形失真的能量被导通电阻消耗。

此外，由于电容器6的电荷经由电阻器7释放，从而FET 5的栅极电势逐渐减小。当栅极电势变为小于阈值时，FET 5截止。因此，与第一实施例类似，仅在FET 4和FET 5两者导通的时间段，信号线3P和信号线3N经由FET 4和FET 5的导通电阻连接。

根据上述第二实施例，通过连接到FET 4的FET 13来配置逆变电路。FET 13的源极连接到信号线3P，漏极经由电阻器10被下拉并且连接到FET13的栅极，并且FET 13的栅极连接到信号线3N。因此，由于差分信号电平的逆变信号输出到FET 13的漏极，即输出到FET 4的栅极，从而提供了与第一实施例相同的效果。

（第三实施例）

根据图4所示的第三实施例，通过将二极管16并联连接到第一实施例的振铃抑制电路1中的电阻器7，振铃抑制电路15配置了延迟电路17。此外，FET 9的栅极在经由电容器19连接到信号线3N的同时还经由电阻器18连接到信号线3P。二极管16并联连接到电阻器18。

在这里，FET 9、电阻器10和18、电容器19以及二极管20配置了逆变电路21。这里，连接二极管16使得阳极在信号线3P侧并且连接二极管20使得阳极在信号线3N侧。此外，延迟电路17和逆变电路21配置了控制电路（控制部）22。

在第一实施例中，如果在差分信号电平从高变为低时信号波形下降之后产生过冲，则FET 9导通并且FET 5截止。因此假设振铃抑制效果降低。因此，与FET 9的栅极直接连接到信号线3P的第一实施例相反，在第三实施例中，FET 9的栅极连接到电阻器18和电容器19的公共连接点。

因此，由于在差分信号电平从低变为高的情况下经由电阻器18来执行电容器19的充电，从而栅极电势的增加得到缓和。在差分信号电平从高变为低的情况下，经由旁路了电阻器18的二极管20快速执行电容器19的放电。因此，即使使得振铃随着差分信号的下降被快速抑制并且跟随下降而生成过冲，FET 4和FET 5的导通状态被尽可能的保持以继续振铃抑制操作。

此外，由于延迟电路17的操作，在差分信号电平从低变为高的情况下，在电阻器7的端子电压等于或大于正向电压的时间段期间，经由二极管16快速执行电容器6的充电。当电容器6的充电进行并且端子电压变为小于正向电压时，充电随着充电电流经由电阻7流动而放慢。因此，被授予的延迟时间变为略短于第一实施例中的情况。

根据上述第三实施例，包括连接在信号线3P和信号线3N之间的电阻器18和电容器19构成的串联电路作为逆变电路21，并且FET 9的栅极连接到串联电路的公共连接点。因此，在差分信号波形下降之后生成过冲的情况下，抑制FET 9顺从过冲被导通，并且能够防止FET 5被暂时截止。

此外，由于在信号线3N侧的方向上二极管20并联连接到电阻器18，从而即使在提供了相对于过冲的生成延迟了后续操作的串联电路的情况下，能够在差分信号电平从高变为低时快速执行信号的逆变。此外，被授予的延迟时间可以通过将二极管16并联连接到配置了延迟电路17的电阻器7而得到调节。

（第四实施例）

根据图5所示的第四实施例，与第三实施例类似，振铃电路23具有这样一种配置，其中延迟电路被加入第二实施例的振铃抑制电路12中。即，通过将二极管16以与第四实施例相同的方向连接到电阻器7的两端，配置延迟电路17a。此外，第三实施例的延迟电路21中的电阻器16和电容器19的连接顺序相反以配置延迟电路21a，并且两者的公共连接点连接到FET13的栅极。此外，延迟电路17a和逆变电路21a配置了控制电路（控制部）22a。

根据第四实施例，利用第二实施例的配置也提供了与第三实施例相同的效果。

（第五实施例）

根据图6到图9所示的第五实施例，振铃抑制电路24通过第一实施例的振铃抑制电路1和第二实施例的振铃抑制电路12进行配置。振铃抑制电路1和12并联连接在传输线3上。此外，与振铃抑制电路1和12相同的标记通过将（-）加入前者的标记的并将（+）加入后者的标记来进行区分。在这种情况下，FET 4（-）和FET 5（+）的串联电路等于第一串联电路，并且FET 4（+）和FET 5（+）的串联电路等于第二串联电路。此外，振铃抑制电路1的控制电路11等于第一控制部，并且振铃抑制电路12的控制电路14等于第二控制部。

通过采用这种配置，提供了如下效果。在利用板载局域网（LAN）的传输线3在车辆的每个部分处设置通信节点的配置的情况下，假设连接到每个通信节点的接地的电势不同（接地偏移）。在振铃抑制电路1的情况下，FET 5的栅极被上拉到电源电平。因此，如果当差分信号表示高电平时信号线3N的电势增大，即在传输节点的接地电平高于自身节点的接地电平的状态下，栅极和源极之间的电势差变小。FET 5变得难以保持导通状态。然而，此时，利用振铃抑制电路12，对通过差分电压进行操作的FET 5的操作没有影响。利用栅极被下拉到自身节点的接地电平的FET 4，由于源极电势有效地增加从而FET 4可以正常操作。

此外，在传输节点的地电平低于自身节点的接地电平的情况下，上述关系相反。通过振铃抑制电路1的FET 5的栅极和源极之间的电势差变大，操作没有问题。另一方面，振铃抑制电路11的FET 4的栅极和源极之间的电势差变小，使得操作困难。因此，通过并联连接振铃抑制电路1和12，即使在通信节点之间具有接地偏移的情况下，振铃抑制电路1和12的至少一个可靠地操作并且可靠地提供振铃抑制效果。

振铃抑制电路24的操作的模拟的结果示出于图7A到图7C。用于模拟的CAN的网络模型示出于图7A。三个连接点连接器J/C1、J/C2、J/C3通过5m传输线进行连接，并且六个通信节点经由2m传输线分别均被连接到连接点连接器J/C1和J/C3。此外，传输节点（TRM）和接收节点（RCV）经由4m传输线分别连接到连接点连接器J/C2，并且振铃抑制电路24连接到接收节点侧的传输线。

图7B为在传输节点或接收节点的接地电平没有偏移的情况下的模拟结果。实线表示当连接振铃抑制电路24并且抑制失真的情况。虚线表示当没有连接振铃抑制电路24并且没有抑制失真的情况。图7B为在信号线3P和3N之间的差分信号（VH-VL）从显性变为隐性的情况下的电压波形。图7C为这个时候信号线3P和3N（CAN-H，CAN-L）的各电压波形VH和VL。如图7C所示，可以看到在切换到隐性之后电压波形中的波动更迅速地收敛（converge）（失真被抑制），如实线所示。

图8A到图8C为在传输节点的接地电平比接收节点的接地电平低7.5V的情况下，图7A到图7C的等效图。如图8C所示，信号线3P和3N的电压波形为利用-5V作为中心的差分信号。此外，图9A到图9C为在传输节点的接地电平比接收节点的接地电平高9.5V的情况下，图7A到图7C的等效图。如图9C所示，信号线3P和3N的电压波形为利用12V作为中心的差分信号。结果，可以看到即使在传输节点的接地之间具有电势差时的情况下，振铃抑制电路24操作并且抑制振铃。

根据上述第五实施例，通过在信号线3P和3N之间并联连接振铃抑制电路1和12，配置振铃抑制电路24。因此，即使在每个传输节点之间的接地电势中具有差异的状态下，这两个振铃抑制电路的任一个可靠地操作，并且能够可靠地执行振铃的抑制。

（第六实施例）

根据图10A到图10B所示的第六实施例，通过在信号线3P和3N之间并联连接第三实施例的振铃抑制电路15和第四实施例的振铃抑制电路23，配置振铃抑制电路25。在差分信号波形下降之后生成的过冲的抑制测量应用于振铃抑制电路15和23两者。在没有接地偏移的情况下的模拟结果示出于图11。如果将图7B和图10B进行比较，当前者的过冲的峰值超过3V时，后者的峰值低于3V。此外，在第六实施例中，由于振铃波形的幅度整体下降，波动收敛的时间段更被缩短。因此，在第六实施例中整体振铃抑制效果更大。

根据上述第六实施例，由于在信号线3P和3N之间并联连接振铃抑制电路15和23，从而可以提供比第五实施例更好的振铃抑制效果。

（第七实施例）

根据图11示出的第七实施例，振铃抑制电路101并联连接到传输线3（3P和3N）以及传输电路（或可以是接收器电路）2。振铃抑制电路101包括四个N-沟道MOSFET 104到107，其中源极（电势参考侧导电端子）均被连接到低电势侧信号线3N，并且FET 104和106的栅极（控制端子）连接到高电势侧信号线3P。FET 104、105以及106分别形成第一、第二以及第三切换元件。FET 107为线间切换元件，其也被称作输出切换元件或第0个切换元件。

FET 107的漏极（非参考侧导电端子）连接到高电势侧信号线3P，并且FET 105和106的漏极连接到FET 107的栅极并且经由上拉电阻器108被上拉到高电平（电源电平）。FET104（第三切换元件）的漏极经由上拉电阻器109被上拉到高电平并且经由电阻器110连接到FET 105（第二切换元件）的栅极。此外，FET 105的栅极经由电容器111连接到低电势侧信号线3N。

即，电阻器110和电容器111配置了RC滤波器电路112。此外，FET 104和105、电阻器109以及RC滤波器电路112配置了延迟电路113。延迟电路113、电阻器108以及FET 106（第一切换元件）配置了控制电路（控制部）114。

根据上述第七实施例，由于利用了作为板载LAN的CAN，从而例如传输线3传输高电平和低电平的二进信号作为传输线3的差分信号。例如，在电源电压为5V的情况下，高电势侧信号线3P（CAN-H）和低电势侧信号线3N（CAN-L）两者被设定为2.5V即非驱动状态中的中间电势，差分电压VH-VL为0V，并且差分信号处于低电平（隐性）。

此外，如果传输电路2驱动传输线3，则高电势侧信号线3P例如被驱动至等于或大于3.5V，低电势侧信号线3N例如被驱动至等于或小于1.5V。差分电压变为等于或大于2V，并且差分信号变为高电平（显性）。此外，尽管未示出，然而高电势侧信号线3P和低电势侧信号线3N的每一个的一端被具有120Ω的电阻端接。因此，当差分信号电平从高变为低时，由于传输线3变为非驱动状态并且传输线3的阻抗变大，从而在差分信号波形上生成振铃。

在图12中，（a）示出差分信号电平从高（显性）变为低（隐性）并且（b）到（d）分别示出FET 107、FET 104和106以及FET 105的栅极电势。在差分信号电平为高的情况下，FET104和106如（c）所示导通并且FET 105如（d）所示截止。因此FET 107如（b）所示处于截止状态。

如果在（a）所示的这样一种状态中差分信号电平从高变为低，则FET104和106如（c）所示截止并且FET 107如（b）所示导通。高电势侧信号线3P和低电势侧信号线3N接着经由FET 109的导通电阻连接，并且阻抗减小。因此，通过导通电阻消耗在差分信号电平从高变为低的进入时间段期间生成的波形失真的能量来抑制振铃。

如果FET 104截止，电容器111经由电阻器109和110充电。当电容器111的端子电压增大至超过FET 105的阈值电压时，FET 105如（d）所示导通。FET 107的栅极电压接着变为（b）示出的低电平，并且FET 107截止。即，FET 107在FET 104到106都截止的时间段（失真抑制时间段）期间导通，并且经由其导通电阻连接高电势侧信号线3P和低电势侧信号线3N。

在这里，随着差分信号从高电平变为低电平作为触发器导通FET 107的振铃抑制电路101的操作可通过如下逻辑看到操作。即，FET 106是将被授予到栅极的差分信号电平逆变并输出到漏极的逆变电路，并且FET 105将差分信号的下降变化经由FET 104和RC滤波器电路112输出到漏极，在固定时期延迟了变化。此外，在FET 104和106两者的漏极电平示出高的时间段期间，FET 107通过其变为高电平的自身栅极导通，即由于两者的漏极电平的逻辑积条件。因此，其相当于逆变电路的输出信号和延迟电路113的输出信号的逻辑积信号被输出到FET 107的栅极的配置。

根据上述第七实施例，FET 107连接在该对信号线3P和3N之间。当检测到经由传输线3传输的差分信号的电平从高变为低时，控制电路114导通FET 107一固定时间段。即，通过在差分信号的电平转换的时间段期间导通FET 107来大幅度降低信号线3P和3N之间的阻抗并且使得差分信号波形的失真的能量被吸收，能够可靠地抑制振铃的生成。

此外，控制电路114被配置成包括逆变并输出差分信号电平的逆变电路（FET106）、以及延迟差分信号的电平一固定时间段并输出差分信号的电平的延迟电路113。此外，FET 107通过从逆变电路输出的信号和从延迟电路113输出的信号的逻辑积信号来导通。此外，延迟电路113被配置成包括FET 104和105以及RC滤波器电路112。FET 105的漏极连接到FET107的栅极。RC滤波器112的漏极和FET 104连接到信号线3N。

因此，通过利用差分信号的电平中的变化作为触发器改变经由FET 104配置了RC滤波器112的电容器111的充电状态，并且通过根据充电状态中的变化来改变FET 105的切换状态（即根据RC滤波器电路112的时间常数），一固定时间段的延迟可被授予。因此，由于在通过滤波器电路112被授予延迟时间的固定时间段期间FET 106的输出和延迟电路113的输出信号具有相同逻辑，从而能够通过其逻辑积电路导通FET 107来抑制振铃。

（第八实施例）

根据图13示出的第八实施例，振铃抑制电路115与第七实施例的振铃抑制电路的不同配置在于FET 104和RC滤波器电路112的连接顺序可被切换。即，电阻器110的一端（为RC滤波器电路112的输入端子）连接到高电势侧信号线3P，并且电阻器110的另一端（为RC滤波器电路112的输出端子）连接到FET 104的栅极。此外，FET 104的漏极连接到FET 105的栅极。这里，FET 104和RC滤波器电路112配置了延迟电路116，并且FET 106和电阻器108被加入延迟电路116以配置控制电路（控制部）117。

在图14中，其与图12相应，（a）示出差分信号电平从高变为低。在这种情况下，仅FET 106如（e）所示初始截止。由于FET 105如（d）所示在这一时间保持截止状态，从而FET107如（b）所示导通。此外，在差分信号电平为高的状态下被充电的RC滤波器电路的电容器111被放电的同时，延迟时间被授予。当FET 104的栅极如（c）所示变为低电平，FET 104截止。由于FET 105接着如（d）所示被导通，则FET 107的栅极电压如（b）所示变为低电平，并且FET 107截止。结果为与第七实施例相同的操作。

此外，第八实施例的振铃抑制电路115操作如下。在第七实施例的振铃抑制电路101的情况下，利用振铃抑制电路101的接地电平G1作为参考，经由电阻器109在RC滤波器电路12的输入端子上被授予的电源电压设定为5V或类似。另一方面，经由传输线3传输的差分信号的高和低电平根据驱动传输线3的传输节点的接地电平G2来确定。此外，在利用板载LAN的传输线3将通信节点布置在车辆的每个部分处的配置的情况下，假设连接到每个通信节点的接地的电势不同（接地偏移）。

例如，如果两个接地电平G1和G2的大小关系为G1>G2，则在差分信号为显性的情况下低电势侧信号线3N的低电平变得低于假设电平（例如，在假设上述1.5V为低电平的情况下），并且电源和低电平之间的电势差变大。由于RC滤波器电路112的电容器111充电期间的时间量变短，从而由于RC滤波器电路112授予的延迟时间变短并且FET 107导通的时间段变短，所以不能充分提供振铃的抑制效果。

另一方面，利用第八实施例的振铃抑制电路115，由于RC滤波器电路112直接连接在高电势侧信号线3P和低电势侧信号线3N之间，从而在差分信号为显性的情况下差分电压保持恒定，而与接地电平G1和G2的大小关系无关。因此，由于RC滤波器电路112授予的延迟时间恒定，从而FET107导通的时间段也恒定，并且能够可靠地提供振铃的抑制效果。

根据上述第八实施例，配置了延迟电路116的RC滤波器电路112连接在高电势侧信号线3P和FET 105之间。利用这种配置，配置了RC滤波器电路112的电容器111的充电状态随着作为触发器的差分信号的电平从高变化到到低而改变。此外，通过根据充电状态中的变化改变FET 105和106的切换状态，能够授予固定时间段的延迟。因此，即使在通信节点之间或通信节点和振铃抑制电路115之间具有接地电势差，通过差分信号的电势差来确定电容器111的充电和放电时间，并且FET 107被导通的时间恒定。接地电势差的影响被移除，并且能够可靠地执行振铃的抑制。

（第九实施例）

根据图15所示的第九实施例，振铃抑制电路118与第八实施例的振铃抑制电路115的不同之处在于以下几点。电阻器119和电容器120构成的串联电路连接在高电势侧信号线3P和低电势侧信号线3N之间，并且两者的公共连接点连接到FET 106的栅极。此外，二极管121关于电阻器119并联连接，使得阳极在栅极侧。这种部分配置了延迟电路122。此外，延迟电路122被加入第八实施例的控制电路117以配置控制电路（控制部）123。

在第八实施例的振铃抑制电路115中，如果在差分信号电平从高变为低信号波形已经下降之后产生过冲，则FET 106导通并且FET 107截止。假设振铃抑制效果降低。因此，代替将FET 106的栅极直接连接到高电势侧信号线3P，FET 106的栅极连接到延迟电路122。

即，由于延迟电路122的操作，在由于利用在差分信号下降之后生成的过冲电平从低变为高的情况下，经由电阻器119执行对电容器120的充电并且FET 107不容易被截止。另一方面，在差分信号从高变为低的情况下，电容器120的电荷经由二极管121被迅速释放，并且对于FET 107的导通没有效果。

根据上述第九实施例，通过将连接在信号线3P和3N之间的电阻器110和电容器120的串联电路和二极管121并联连接到电阻器119，来配置延迟电路122，并且电阻器119和电容器120的公共连接点连接到FET 106的栅极。因此，在差分信号波形已经下降之后生成过冲的情况下，抑制FET 106服从过冲被导通，并且能够抑制FET 107被暂时截止。此外，在差分信号通过并联连接到电阻器119的二极管121从高变为低的情况下，电容器120的电荷能够经由二极管121迅速释放。在差分信号波形下降的情况下，FET106能够迅速截止。

（第十实施例）

根据图16示出的第十实施例，振铃抑制电路124形成两个振铃抑制电路101N和101P。作为振铃抑制电路101N（第一抑制电路），第七实施例的振铃抑制电路191连接到传输线3。振铃抑制电路101P（第二抑制电路）并联连接到振铃抑制电路101N并且被配置成通过使用P-沟道MOSFET104P到107P与振铃抑制电路101N对称。

通过将“P”加入与振铃抑制电路101N相应的构成元件的标记，在下文中将描述振铃抑制电路101P。振铃抑制电路101P包括四个P-沟道MOSFET 104P到107P，其中源极均连接到高电势侧信号线3P，并且FET104P和106P的栅极（控制端子）连接到低电势侧信号线3N。

FET 107P的漏极连接到低电势侧信号线3N，并且FET 104P和106P的漏极连接到FET 107的栅极并且经由下拉电阻器108P被下拉到低电平（接地电平）。FET 104P的漏极经由下拉电阻器109P被下拉到低电平，并且经由电阻器110P连接到FET 105P的栅极。此外，栅极经由电容器111P连接到高电势侧信号线3P。即，电阻器110P和电容111P配置了RC滤波器电路112P。

振铃抑制电路101P的操作与振铃抑制电路101N相同。即，在差分信号电平为高的情况下，由于FET 104P和106P导通，从而FET 105P截止并且FET 107P处于截止状态。此外，由于当差分信号从高变为低时FET 104P和106P截止，从而FET 107P导通。通过经由FET107P的导通电阻来连接高电势侧信号线3P和低电势侧信号线3N，阻抗降低，并且波形失真的能量被导通电阻消耗，从而振铃得到抑制。

如果FET 104P截止，则电容器111P经由电阻器109P和110P的路径充电。如果电容器111P的端子电压升高到高于FET 105P的阈值电压，则FET 105P导通。接着栅极电压变为低电平并且FET 107P截止。

此外，通过将振铃抑制电路101N和101P并联连接到传输线3，从而提供了如下优点。在仅振铃抑制电路101N被连接的情况下，如第八实施例所述，在接地电平G1和G2之间具有电势差。如果G1<G2，利用振铃抑制电路101N，FET 104N到107N的源极和栅极之间的电压变得更小。因此，难以可靠地导通FET 104N到107N。然而，如果相对于振铃抑制电路101P考虑这种状态，由于FET 104P到107P的栅极和源极之间的电压变得更大，则FET 104P到107P能够可靠地导通。此外，如果接地电平G1和G2之间的大小关系为G1>G2，则上述关系相反，使得振铃抑制电路101N和101P的操作困难。

因此，通过并联连接振铃抑制电路101N和101P，即使在通信节点之间具有接地偏移的情况下，振铃抑制电路151N和151P的至少之一可靠地操作。

通过使用图17A示出的网络模型来实施模拟。三个连接点连接器J/C1、J/C2、J/C3通过5m传输线连接，并且六个通信节点经由2m传输线分别均连接到连接点连接器J/C1和J/C3。此外，传输节点和接收节点经由4m传输线分别连接到连接点连接器J/C2，并且振铃抑制电路124连接到接收节点侧的传输线。

图17B和图17C示出在传输节点或接收节点的接地电平没有偏移的情况下振铃抑制电路124的操作的模拟结果。在图17B示出的结果中，实线表示连接振铃抑制电路124并且失真被抑制的情况。虚线表示当未连接振铃抑制电路124并且失真没有被抑制的情况。图17B示出在差分信号从显性变为隐性的情况下的电压波形，图17C示出这个时候信号线CAN-H和CAN-L的各电压波形。如图17B所示，可看到当振铃被抑制时切换到隐性之后电压波形中的波动更迅速地收敛。

根据上述第十实施例，通过FET 104N到107N配置每个切换元件的振铃抑制电路101N和通过FET 104P到107P配置每个切换元件的振铃抑制电路101P并联连接在信号线3P和3N之间。即使在通信节点之间的接地电势具有差异的状态下，振铃抑制电路101N和101P的至少一个可靠地操作，并且能够可靠地执行振铃的抑制。在如下实施例中将描述关于这种操作的模拟。

（第十一实施例）

在图18所示的第十一实施例中，振铃抑制电路125由振铃抑制电路115N（第一抑制电路）和振铃抑制电路115P（第二抑制电路）形成。振铃抑制电路115N与第八实施例的振铃抑制电路115相同（图13）。振铃抑制电路115N连接到与振铃抑制电路115P并联的传输线3。使用P-沟道MOSFET 104P到107P将振铃抑制电路115P配置成对称。

图19A和图19B示出在没有接地偏移的情况下图18的振铃抑制电路125的模拟结果。图20A和图20B示出在接地偏移为-7.5V的情况下图18的振铃抑制电路125的模拟结果。图21A和图21B示出在接地偏移为+9.5V的情况下图18的振铃抑制电路125的模拟结果。因此，隐性状态下的中间电势在图20B中为-5V，并且中间电势在图21B中为12V。此外，如图19A到图21A所示，可看到振铃波形中的波动可以通过连接振铃抑制电路125得到抑制，不论接地偏移是否存在。

（第十二实施例）

在图22所示的第十二实施例中，振铃抑制电路126由振铃抑制电路118N（第一抑制电路）和振铃抑制电路118P（第二抑制电路）形成。振铃抑制电路118N与第九实施例的振铃抑制电路118相同，并连接到与使用P-沟道MOSFET 104P到107P被配置为对称的振铃抑制电路118P并联的传输线3。然而，二极管121没有被连接，并且替代地二极管127连接到电阻器110的两端。二极管127N的阳极连接到高电势侧信号线3P，并且二极管127P的阳极连接到FET 104P的栅极。

此外，图23A和图23B示出在没有接地偏移的情况下振铃抑制电路126的模拟结果。图24A和图24B示出在接地偏移为-7.5V的情况下的模拟结果。图25A和图25B示出在接地偏移为+9.5V的情况下的模拟结果。因此，隐性状态下的中间电势在图24B中为-5V，并且中间电势在图25B中为12V。此外，如图23A到图25A所示，可看到振铃波形中的波动能够通过连接振铃抑制电路126得到抑制，不论接地偏移是否存在。

（第十三实施例）

在图26所示的第十三实施例中，振铃抑制电路128由两个振铃抑制电路118Na和118Pa形成，与第十二实施例的振铃抑制电路118N和118P类似（图22）。在每个振铃抑制电路中，二极管121并联连接到电阻器119。此外，二极管129和电阻器130的串联电路并联连接到电阻器108。连接二极管129N使得其阳极在高电势信号线3P侧。连接二极管129P使得其阴极在低电势信号线3N侧。电阻器130N的阻抗被设定为小于上拉电阻器108N的阻抗。电阻器130P的阻抗被设定为小于下拉电阻器108P的阻抗。

第十三实施例操作如图27所示，其示出振铃抑制电路118Pa的电路操作的模拟结果。在图27中，坐标的轴上的电压0V表示传输线3的通信电压（差分电压）为0V。为了便于说明，通过转换参考电压来示出FET 107P的栅极电压。实线表示在二极管129P和电阻器130P的串联电路如图26所设置的情况下的电压变化。虚线表示在未设置这种串联电路的情况下的电压变化。

通过将二极管129P和电阻器130P的串联电路并联连接到下拉电阻器108P，当FET107P的栅极电压Vgs从高电平变为低电平时，允许放电电流从栅极流到地的路径的电阻降低的更多。因此，栅极电压Vgs比在没有提供串联电路的情况下更迅速地下降，因此FET107P（最后一级或输出FET）更快截止。

二极管129P和电阻器130P的串联电路并联连接到FET 107N的上拉电阻器108N。当FET 107N的栅极电压Vgs从低电平变为高电平时，允许充电电流从电源Vcc流到栅极的路径的电阻降低的更多。栅极电压Vgs比在没有提供串联电路的情况下更迅速地升高，因此FET107N更快导通。

根据上述第十三实施例，能够更快地导通FET 107N和107P以更有效地抑制振铃。

（第十四实施例）

在图28到图30示出的第十四实施例中，连接到传输线3的每个通信节点31如图30所示由收发器IC 32和控制器IC（控制器电路）33形成。收发器IC 32由传输器电路和接收器电路形成。控制器IC 33控制通信作为切断元件控制部和控制器部。控制器IC 33包括微型计算机和相关电路，并通过在空闲模式下采用待机模式而具有降低功耗的功能，其中在所述空闲模式中不需要通信。当控制器IC 33将其模式变为待机模式时，高电平（有源）的待机信号输出到收发器IC 32。

如图28所示，振铃抑制电路135与第九实施例的振铃抑制电路118（图15）类似。然而，振铃抑制电路135的不同之处在于P-沟道MOSFET 134被连接作为FET 105的漏极和FET106的漏极之间的切断元件。待机信号被应用于FET 134的栅极（控制端子）。

第十六实施例操作如下。

当控制器IC 33操作以在正常操作模式下执行通信时，待机信号为低电平（无源）并且FET 134处于导通状态。因此，振铃抑制电路135以与第九实施例相同的方式操作。当控制器IC 33将其模式变为待机模式或状态时，待机信号变为有源（电源Vcc电平）并且FET134截止。

即使差分电压没有通过传输线3被传输并且为0V（低电平），FET 105由于其栅极被上拉而保持其导通状态。结果，电流从电源经由电阻器108和FET 105流到信号线3N。然而，通过截止FET 134，如上文所述流动的电流被切断以降低功耗。

第十四实施例的模拟结果如图29所示，其中相对于设置了FET 134（图28）和没有设置FET 134（图15）的两种情况示出差分信号波形。通过增加FET 134，连接到FET 107的栅极的电流路径的阻抗增加了FET 134的导通电阻的量。然而，波形在这两种情况之间没有不同。因此应理解的是FET134没有不利地影响振铃抑制操作。

如上所述，控制器IC 33控制连接在FET 107的栅极和FET 105的漏极之间的FET134的导通和截止。控制器IC 33将把通信节点31变为待机状态的待机信号施加到FET 134的栅极，从而FET 134在通信节点31被变为待机状态的模式的时间段截止。通信不太可能在通信节点31的这一模式改变时期执行。为此，通过由待机信号截止FET 134，从电源通过FET105到低电势信号线3N的电流流动路径被切断。因此，降低了不需要的功耗。

（第十五实施例）

在图31和图32示出的第十五实施例中，振铃抑制电路135a具有如第十实施例中所示的FET 134。即，FET 134设置在FET 105的漏极和FET 106的漏极之间。接收器电路2包括用于检查是否通过传输线3传输差分信号的电路配置。例如，接收器电路2被配置成通过差分放大器电路检测传输线3的差分电压，并且通过比较器将差分放大器电路的输出信号与预定阈值电压比较以检查显性电平的信号是否被接收到。

比较器的输出信号从接收器电路2输入到控制器IC（控制器电路）33A。具体而言，当传输线3的差分电压超过或高于阈值电压例如1.0V时，高电平信号输入到控制器IC 33A。控制器IC 33A将栅极信号施加到FET 134的栅极。当输入信号处于低电平和高电平时，栅极信号分别被设定为高电平和低电平。振铃抑制电路135a如图32所示操作，与图12类似。如图32的（a）和（e）所示，当没有通过传输线3传输差分信号时FET 134截止。因此，抑制了电流从电源经由电阻器108和FET 105流入信号线3N。

根据第十五实施例，接收器电路2检测传输线3的差分电压的电平，并且当差分电压的电平低于预定阈值电平时，控制器IC 33A截止FET 134。因此，当传输线3的差分信号变低时，即当不需要功率时，功耗降低。

（第十六实施例）

在图33示出的第十六实施例中，通过将第十四实施例（图28）中的振铃抑制电路134应用于第十一实施例（图18）的振铃抑制电路115P，来提供振铃抑制电路138P。具体而言，N-沟道MOSFET 137连接作为FET 105P的漏极和FET107的栅极以及FET 106P的漏极之间的切断元件。栅极控制信号以与第十四实施例或第十五实施例类似的方式施加于FET 137的栅极。然而，信号电平相反。

根据第十六实施例，由FET形成的振铃抑制电路138P降低了不必要的功耗。

第十三实施例到第十六实施例可以应用于其它实施例。例如，第十五实施例和第十六实施例可以组合。

根据上述实施例的振铃抑制电路可以以各种方式进行修改。例如，尽管振铃抑制电路连接到传输线的至少一个节点，然而振铃抑制电路可以连接到每个传输节点附近。第一和第二线间切换元件可以由相同导电类型元件配置。配置逆变电路的二极管可以根据需要进行连接。切换元件不限于MOSFET，而可以是任意电压驱动型元件。振铃抑制电路可以被配置成抑制在差分信号电平从低变为高的情况下生成的振铃。对通过一对信号线传输差分信号的通信协议的应用也是可能的，而不限于CAN。延迟电路不限于RC滤波器电路，而可以是延迟线等。

Claims

1.一种振铃抑制电路，用于抑制在通过传输线(3)传输差分信号中生成的振铃，所述传输线(3)由一对高电势侧信号线(3P)和低电势侧信号线(3N)形成，所述振铃抑制电路包括：

电压驱动型第一和第二线间切换元件(4，5)，其串联连接在该对信号线之间；以及

控制部(11，14，22，22a)，用于当检测到所述差分信号的电平发生变化时，将所述第一和第二线间切换元件同时导通一固定时间段，

其中所述控制部连接到所述传输线以及所述第一和第二线间切换元件的控制端子，并且响应于检测到所述差分信号的电平变化，所述控制部通过使所述第一和第二线间切换元件导通来降低所述高电势侧信号线和所述低电势侧信号线之间的阻抗，

其中所述切换元件(4，5)是MOSFET，其具有导通电阻，

当所述切换元件导通时，所述信号线(3P，3N)经由所述切换元件的导通电阻来连接以降低所述阻抗，

其中所述控制部(11，14，22，22a)包括：

逆变电路(9，13，21，21a)，用于逆变所述差分信号的电平；以及

延迟电路(8，8a，17)，用于持续所述固定时间段来延迟所述差分信号的所述变化，

所述第一和第二线间切换元件中的一个通过所述逆变电路接通，并且所述第一和第二线间切换元件中的另一个通过所述延迟电路关断，

其中：所述逆变电路(9，13，21，21a)包括电压驱动型控制切换元件(9，13)，其具有连接到该对信号线之一的电势参考侧导电端子、如果所述差分信号具有高电平则以导电状态进行连接的控制端子、以及连接到所述第一和第二线间切换元件之一的所述控制端子的非参考侧导电端子。

2.根据权利要求1所述的振铃抑制电路，其中：

所述延迟电路(8，8a，17)包括连接到该对信号线的电阻器(7)和电容器(6)的串联电路，所述串联电路在所述电阻器和所述电容器的公共连接点处连接到所述第一和第二线间切换元件的另一个的所述控制端子。

3.根据权利要求2所述的振铃抑制电路，其中：

所述控制切换元件(9，13)为N-沟道MOSFET(9)，其具有连接到所述低电势侧信号线的源极、经由电阻器(10)被上拉并且连接到所述第一和第二线间切换元件的所述之一的所述控制端子的漏极、以及连接到所述高电势侧信号线的栅极。

4.根据权利要求2所述的振铃抑制电路，其中：

所述控制切换元件(9，13)为N-沟道MOSFET(9)，其具有连接到所述低电势侧信号线的源极、以及经由电阻器(10)被上拉并且连接到所述第一和第二线间切换元件的所述之一的所述控制端子的漏极；

所述逆变电路(9，13，21，21a)包括连接在所述高电势侧信号线和所述低电势侧信号线之间的电阻器(18)和电容器(19)的串联电路(21，21a)，所述串联电路在所述电阻器和所述电容器之间的公共连接点处连接到所述N-沟道MOSFET的栅极。

5.根据权利要求4所述的振铃抑制电路，其中：

所述逆变电路(9，13，21，21a)还包括二极管(20)，所述二极管(20)并联连接到所述电阻器并且在所述低电势侧信号线的一侧上具有阳极。

6.根据权利要求2所述的振铃抑制电路，其中：

所述控制切换元件(9，13)为P-沟道MOSFET(13)，其具有连接到所述高电势侧信号线的源极、经由电阻器(10)被下拉并且连接到所述第一和第二线间切换元件中的所述另一个的所述控制端子的漏极、以及连接到所述低电势侧信号线的栅极。

7.根据权利要求2所述的振铃抑制电路，其中：

所述控制切换元件(9，13)为P-沟道MOSFET(13)，其具有连接到所述高电势侧信号线的源极，以及经由电阻器(10)被下拉并且连接到所述第一和第二线间切换元件中的所述另一个的所述控制端子的漏极；

所述逆变电路(9，13，21，21a)包括连接在所述高电势侧信号线和所述低电势侧信号线之间的电阻器(18)和电容器(19)的串联电路(21a)，所述串联电路在所述电阻器和所述电容器的公共连接点处连接到所述P-沟道MOSFET的栅极。

8.根据权利要求7所述的振铃抑制电路，其中：

所述逆变电路(9，13，21，21a)包括二极管(20)，所述二极管(20)并联连接到所述电阻器并且在所述低电势侧信号线的一侧上具有阳极。

9.根据权利要求2到8中任一权利要求所述的振铃抑制电路，其中：

所述第一和第二线间切换元件(4，5)由不同导电类型切换元件形成；

所述第一和第二线间切换元件(4，5)设置在所述第一和第二线间切换元件构成的两组串联电路的每一组中，并且在该对信号线之间彼此并联连接，所述两组形成第一串联电路和第二串联电路；

所述控制部(11，14，22，22a)设置在所述第一串联电路和所述第二串联电路的每一个中，作为用于分别控制所述第一串联电路和所述第二串联电路的第一控制部和第二控制部；

所述控制切换元件(9，13)设置在所述第一控制部和所述第二控制部的每一个中作为第一控制切换元件和第二控制切换元件，所述第一控制切换元件和所述第二控制切换元件由不同导电类型元件形成并且所述控制端子和所述电势参考侧导电端子与彼此相对的该对信号线具有相应连接关系；

所述第一和第二控制切换元件的所述非参考侧导电端子经由所述电阻器分别上拉或下拉，并且连接到所述第一串联电路和所述第二串联电路的相同导电类型线间切换元件的所述控制端子；

设置在所述第一控制部和所述第二控制部的每一个的所述延迟电路中的所述电阻器(7)连接到与所述第一控制切换元件和所述第二控制切换元件的参考电势侧导电端子公共的所述信号线；以及

所述第一和第二线间切换元件(4，5)分别包括P-沟道MOSFET(4)和N-沟道MOSFET(5)，所述P-沟道MOSFET和所述N-沟道MOSFET具有彼此公共连接的漏极以及分别连接到所述高电势侧信号线和所述低电势侧信号线的源极。

10.一种振铃抑制电路，用于抑制在通过传输线(3)传输差分信号中生成的振铃，所述传输线(3)由一对高电势侧信号线(3P)和低电势侧信号线(3N)形成，所述振铃抑制电路包括：

单个电压驱动型线间切换元件(107)，连接在该对信号线之间；以及

控制部(114，117，123)，用于当检测到所述差分信号的电平中发生变化时，将所述线间切换元件导通一固定时间段，

其中所述控制部连接到所述传输线以及所述线间切换元件的控制端子，并且响应于检测到所述差分信号的电平变化，所述控制部通过使所述单个电压驱动型线间切换元件导通来降低所述高电势侧信号线和所述低电势侧信号线之间的阻抗，

其中所述切换元件(107)是MOSFET，其具有导通电阻，

其中所述控制部(114，117，123)包括：

逆变电路(106)，用于逆变并且输出所述差分信号的所述电平；以及

延迟电路(113，116，122)，在延迟所述固定时间段之后输出所述差分信号的所述电平，

所述逆变电路(106)和所述延迟电路(113，116，122)被配置成生成从所述逆变电路输出的信号和从所述延迟电路输出的信号的逻辑积信号，并且将所述逻辑积信号输出到所述线间切换元件的控制端子，

其中：所述逆变电路(106)包括电压驱动型第一切换元件(106)，其具有连接到该对信号线之一的控制端子、连接到该对信号线的另一个的电势参考侧导电端子、以及连接到所述线间切换元件的非参考侧导电端子。

11.根据权利要求10所述的振铃抑制电路，其中：

所述延迟电路(113，116，122)包括并联连接到所述第一切换元件的电压驱动型第二切换元件(105)、RC滤波器电路(112)以及电压驱动型第三切换元件(104)，所述第三切换元件(104)具有连接到所述第二切换元件的电势参考侧导电端子的电势参考侧导电端子、连接到所述第二切换元件的控制端子的非参考侧导电端子；并且

所述RC滤波器电路(112)连接在该对信号线之一和所述第三切换元件的所述控制端子之间。

12.根据权利要求10所述的振铃抑制电路，其中：

所述延迟电路(113，116，122)包括并联连接到所述第一切换元件的电压驱动型第二切换元件(105)、RC滤波器电路(112)以及电压驱动型第三切换元件(104)，所述第三切换元件(104)具有连接到所述第二切换元件的电势参考侧导电端子的电势参考侧导电端子以及连接到该对信号线之一的控制端子；并且

所述RC滤波器电路(112)连接在所述第三切换元件的非参考侧导电端子和所述第二切换元件的所述控制端子之间。

13.根据权利要求11或12所述的振铃抑制电路，其中：

第一振铃抑制电路(101N，115N，118N，118Na)和第二振铃抑制电路(101P，115P，118P，118Pa)并联设置在该对信号线之间，所述第一振铃抑制电路和所述第二振铃抑制电路的每一个包括单个所述线间切换元件和所述控制部；

所述第一振铃抑制电路(101N，115N，118N，118Na)被配置成使得其中的每个所述切换元件利用所述低电势侧信号线的电势作为参考电势来执行切换操作；以及

所述第二振铃抑制电路(101P，115P，118P，118Pa)被配置成使得其中的每个所述切换元件利用所述高电势侧信号线的电势作为参考电势来执行切换操作。

14.根据权利要求11或12所述的振铃抑制电路，其中：

所述线间切换元件(107)为输出N-沟道MOSFET，其具有经由上拉电阻器(108)被上拉的栅极、连接到所述高电势侧信号线的漏极、以及连接到所述低电势侧信号线的源极；

所述第一切换元件(106)为第一N-沟道MOSFET，其具有连接到所述高电势侧信号线的栅极、连接到所述输出N-沟道MOSFET的栅极的漏极、以及连接到所述低电势侧信号线的源极；

所述第二切换元件(105)为并联连接到所述第一N-沟道MOSFET的第二N-沟道MOSFET；以及

所述第三切换元件(104)为第三N-沟道MOSFET，其具有经由上拉电阻器(109)被上拉的漏极以及连接到所述低电势侧信号线的源极。

15.根据权利要求14所述的振铃抑制电路，还包括：

二极管(129N)和电阻器(130N)构成的串联电路，其连接到将所述线间切换元件的所述栅极上拉的所述上拉电阻器，所述二极管具有连接到电源侧的阳极并且所述电阻器的阻抗小于所述上拉电阻的阻抗。

16.根据权利要求14所述的振铃抑制电路，还包括：

切断元件(134)，连接在所述输出N-沟道MOSFET的所述栅极和所述第二N-沟道MOSFET的所述漏极之间；以及

切断元件控制器电路(33)，用于控制所述切断元件的开关状态，

其中所述切断元件控制器电路(33)输出待机信号到所述切断元件的控制端子，从而将连接到所述传输线的通信节点的操作模式改变为待机状态，并且当所述操作模式变为所述待机模式时关闭所述切断元件。

17.根据权利要求14所述的振铃抑制电路，

切断元件(134，137)，连接在所述输出N-沟道MOSFET的所述栅极和所述第二N-沟道MOSFET的所述漏极之间；以及

切断元件控制器电路(33A)，用于控制所述切断元件的开关状态，

其中所述切断元件控制器电路(33A)检测所述传输线的差分电压电平，并且当所述差分电压电平低于预定阈值电平时关闭所述切断元件。

18.根据权利要求14所述的振铃抑制电路，还包括：

电阻器(119)和电容器(120)构成的串联电路，连接在该对信号线之间；

其中所述第一N-沟道MOSFET的所述栅极连接到所述电阻器和所述电容器之间的公共连接点。

19.根据权利要求18所述的振铃抑制电路，还包括：

二极管(121)，在所述串联电路的公共连接侧上连接到与其阳极并联的所述电阻器。

20.根据权利要求11或12所述的振铃抑制电路，其中：

所述线间切换元件(107)为输出P-沟道MOSFET(107P)，其具有通过下拉电阻器(108P)被下拉的栅极、连接到所述低电势侧信号线的漏极、以及连接到所述高电势侧信号线的源极；

所述第一切换元件(106)为第一P-沟道MOSFET(106P)，其具有连接到所述低电势侧信号线的栅极、连接到所述输出P-沟道MOSFET的栅极的漏极、以及连接到所述高电势侧信号线的源极；

所述第二切换元件(105)为并联连接到所述第一P-沟道MOSFET的第二P-沟道MOSFET(105P)；以及

所述第三切换元件(104)为第三P-沟道MOSFET(104P)，其具有经由下拉电阻器(109P)被下拉的漏极以及连接到所述高电势侧信号线的源极。

21.根据权利要求20所述的振铃抑制电路，还包括：

由二极管(129P)和电阻器(130P)形成的串联电路，所述二极管(129P)在接地侧具有阴极，所述电阻器(130P)的阻抗小于所述线间切换元件的所述下拉电阻的阻抗，所述串联电路并联连接到所述线间切换元件的所述下拉电阻器。

22.根据权利要求20所述的振铃抑制电路，还包括：

切断元件(137)，连接在所述输出P-沟道MOSFET的所述栅极和所述第二P-沟道MOSFET的所述漏极之间；以及

其中所述切断元件控制器电路(33)输出待机信号到所述切断元件的控制端子，从而将连接到所述传输线的通信节点的操作模式变为待机状态，并且当所述操作模式变为所述待机模式时关闭所述切断元件。

23.根据权利要求20所述的振铃抑制电路，还包括：

其中所述切断元件控制器电路(33A)检测所述传输线的差分电压电平，并当所述差分电压电平低于预定阈值电平时关闭所述切断元件。

24.根据权利要求20所述的振铃抑制电路，还包括：

由电容器(120P)和电阻器(119P)形成并且连接在该对信号线之间的串联电路，

其中所述串联电路中的所述电容器和所述电阻器之间的公共连接点连接到所述第一P-沟道MOSFET的栅极。

25.根据权利要求24所述的振铃抑制电路，还包括：

二极管(121P)，并联连接到所述串联电路的所述电阻器并且在所述串联电路的所述公共连接点的一侧上具有阳极。