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CN101421926A - 电子电路 - Google Patents

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CN101421926A
CN101421926A CNA2007800132973A CN200780013297A CN101421926A CN 101421926 A CN101421926 A CN 101421926A CN A2007800132973 A CNA2007800132973 A CN A2007800132973A CN 200780013297 A CN200780013297 A CN 200780013297A CN 101421926 A CN101421926 A CN 101421926A
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CN
China
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transistor
voltage
node
coupling
grid
Prior art date
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Application number
CNA2007800132973A
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Inventor
达尔马雷·M·内达尔吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
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Abstract

提供了一种电子电路，包括：用于将第一电压域的电路耦合至电子电路的输入(VIN)；以及耦合在电源电压(VDD)和电压(VSS)之间的第一、第二、第三和第四晶体管。第三晶体管(M1)耦合在所述电压(VSS)和第一节点(tn)之间。第二晶体管(M2)耦合在第二节点(tp)和输出(VOUT)之间。第三晶体管(M3)耦合在第一节点(tn)和输出(VOUT)之间。第四晶体管(M4)耦合在电源电压(VDD)和第二节点(tp)之间。第一参考电压发生单元(RC)接收第一节点(tn)处的电压以及所述电压(VSS)作为输入，并且其输出耦合至第二晶体管(M2)的栅极。第二参考电压发生单元(RD)接收电源电压(VDD)以及第二节点(tp)处的电压作为输入，并且其输入耦合至第三晶体管(M3)的栅极。第一和第二参考电压发生单元(RD、RC)根据第一、第二、第三或第四晶体管(M1－M4)的逻辑状态中的至少一个产生参考电压。

Description

电子电路
技术领域
本发明涉及一种电子电路和一种电子设备。
背景技术
在传统CMOS电路中NMOS和PMOS晶体管的栅极-源极、栅极-漏极或漏极-源极电压通常等于电源电压。然而，在诸如65nm技术等先进工艺中，输入/输出IO设备能够在接收最高2.75V，即，额定为2.5V的栅极-源极、栅极-漏极或漏极-源极极间电压的同时，依旧保持可靠并避免热载流子退化或氧化层击穿。另一方面，许多信令标准如USB标准工作于3.3V。因此，需要能够处理3.3V信令并依旧使用2.5V设备的电路技术。
图1示出了传统的CMOS反相器的电路图。该反相器包括耦合在电源电压VDD和VSS之间的PMOS晶体管M1和NMOS晶体管M2。稳态输出VOUT和稳态输入VIN电压将对应于逻辑高电平或逻辑低电平状态。在这两种情况下，根据反相器的实际逻辑状态，晶体管M1、M2的栅极-源极、栅极-漏极或漏极-源极电压等于VDD或0V。然而，如上所述，如果反相器工作于3.3V而同时又是使用2.5V设备制造的，那么由于热载流子减少或氧化物击穿，两个晶体管M1、M2都将承受一定的应力，而这种应力可能影响到长期使用的可靠性。
图2示出了根据现有技术的反相器的电路图。具体而言，图2涉及US 6,377,075。该电路包括：两个PMOS晶体管M2、M4；以及两个NMOS晶体管M1、M3。4个晶体管M1-M4以串联的方式耦合在电源电压VDD和VSS之间。级联晶体管M1-M4，可以减少特定设备所承受的较高的电压应力(voltage stress)。晶体管的栅极同固定的中间电压ngate和pgate耦合。根据图2的电路，需要提供附加的电源电压pgate和ngate或可替代地提供参考发生器。然而，附加电源电压或参考发生器的提供将引入增加了的静态电流消耗。
发明内容
因此，本发明的目的在于，提供一种基于CMOS电路的电子电路，该电子电路可以提高电路承受由提高了的输入电压对电路造成的应力的能力。
该目的是通过根据权利要求1所述的电子电路和根据权利要求8的电子设备予以实现的。
因此，提出了一种电子电路，该电子电路包括：用于将第一电压域的电路耦合至电子电路的输入；以及耦合在电源电压和某一电压之间的第一、第二、第三和第四晶体管。第三晶体管耦合在所述某一电压和第一节点之间。第二晶体管耦合在第二节点和输出之间。第三晶体管耦合在第一节点和输出之间。第四晶体管耦合在电源电压和第二节点之间。第一参考电压发生单元接收第一节点处的电压并将该电压作为输入，并且其输出耦合至第二晶体管的栅极。第二参考电压发生单元接收电源电压和第二节点的电压作为输入，并且其输出耦合至第三晶体管的栅极。第一和第二参考电压发生单元根据第一、第二、第三或第四晶体管的逻辑状态中的至少一个产生参考电压。
由于参考电压是根据某些晶体管的逻辑状态产生的，因此电压发生是动态地执行的，并且避免了由静态或恒定参考电压发生器所引起的静态电流。
根据本发明的一方案，第一参考电压发生单元是作为耦合在第一节点和第二晶体管的栅极之间第九晶体管予以实现的，第二参考电压发生单元是作为耦合在第二节点和第三晶体管的栅极之间的第七晶体管予以实现的。第七晶体管的栅极耦合至电源电压，第九晶体管的栅极耦合至所述某一电压。就对于成本、芯片面积以及静态电流的需求而言，将参考电压发生单元作为晶体管予以实现是十分有利的。
根据本发明的另一方案，第一和第三晶体管属于第一导电类型，而第二和第四晶体管属于第二导电类型。
根据本发明的一方案，该电路包括：耦合在输入和第一晶体管的栅极之间的第五晶体管、以及耦合在输入和第四晶体管的栅极之间的第六晶体管。第三参考电压发生单元接收电源电压和第三节点处的电压作为输入，并且其输出耦合至第五晶体管的栅极。第四参考电压发生单元接收所述某一电压以及第四节点处的电压作为输入信号，并且且输出耦合至第六晶体管的栅极。第三和第四参考电压发生单元分别根据第四晶体管的栅极和第一晶体管的栅极处的逻辑状态，产生参考电压。
根据本发明的一方案，第三参考电压发生单元是作为耦合在第四和第五晶体管的栅极之间的第八晶体管予以实现的，第四参考电压发生单元是作为耦合在第四节点和第六晶体管的栅极之间的第十晶体管予以实现的。第八晶体管的栅极耦合至电源电压，其中第十晶体管的栅极耦合至所述某一电压。
根据本发明的另一方案，第十一晶体管耦合在第四节点和第三晶体管的栅极之间，第十二晶体管耦合在第一和第二晶体管的栅极之间，第十三晶体管耦合在第一节点和第六晶体管的栅极之间，第十四晶体管耦合在第二节点和第五晶体管的栅极之间。第十一和第十四晶体管的栅极耦合至电源电压。第十二和第十三晶体管的栅极耦合在一起并耦合至所述某一电压VSS。配备了第十一、第十二、第十三和第十四晶体管，以通过提供具有截止晶体管形式的高电阻器的方式，避免第七、第八、第九和第十晶体管中的亚门限电流。
本发明还涉及一种电子设备，该电子设备包括：用于将第一电压域的电路耦合至电子电路的输入；以及耦合在电源电压和某一电压之间的第一、第二、第三和第四晶体管。第三晶体管耦合在所述某一电压和第一节点之间。第二晶体管耦合在第二节点和输出之间。第三晶体管耦合在第一节点和输出之间。第四晶体管耦合在电源电压和第二节点之间。第一参考电压发生单元接收第一节点处电压并将该电压作为输入，并且其输出耦合至第二晶体管的栅极。第二参考电压发生单元接收电源电压和第二节点的电压作为输入，并且其输出耦合至第三晶体管的栅极。第一和第二参考电压发生单元根据第一、第二、第三或第四晶体管的逻辑状态中的至少一个产生参考电压。
本发明涉及避免恒定参考电压，而引入根据电路的实际逻辑状态动态产生的参考电压的思想。因此，可以省去可能会消耗额外静态电流的附加电轨(supply trail)或偏压发生电路。
附图说明
以下将参考附图对本发明的实施例和优点予以详细说明。
图1示出了根据现有技术的CMOS反相器的电路图，
图2示出了根据现有技术的基于CMOS电路的另一反相器的电路图，
图3示出了根据第一实施例的反相器的电路图，
图4示出了根据第二实施例的反相器的电路图，
图5示出了根据第三实施例的反相器的电路图，
图6示出了反相器的传递函数图，
图7示出了反相器的传递函数图，
图8示出了反相器的输入、输出和中间信号的信号图，
图9示出了输入、输出和中间信号的瞬时函数的另一信号图，以及
图10示出了根据第四实施例的电平移位器电路的电路图。
具体实施方式
图3示出了根据第一实施例的反相器的电路图。该反相器包括：4个晶体管，即NMOS晶体管M1、M3和PMOS晶体管M2、M4的级联结构。这4个晶体管M1-M4耦合在电源电压VDD和VSS之间。第一晶体管M1的栅极耦合至节点tgn，第四晶体管M4的栅极耦合至节点tgp。第一晶体管M1耦合在节点tn和VSS之间。第三晶体管M3耦合在输出VOUT和节点tn之间。第三晶体管M3的栅极耦合至节点D。第二晶体管M2耦合在输出VOUT和节点tp之间。第二晶体管M2的栅极耦合至节点C。第四晶体管M4耦合在节点tp和电源电压VDD之间。第五晶体管M5耦合在节点tgn和输入VIN之间，且其栅极耦合至节点A。第六晶体管M6耦合在tgp和输入VIN之间。其栅极耦合至节点B。
该反相器还包括4个参考电压发生单元RA-RD。第一参考电压发生单元RA接收电源电压VDD和节点tgp作为输入，并且其输出对应于节点A，即，其输出同第五晶体管M5的栅极耦合。第二参考电压发生单元RB接收VSS和节点tgn的电压作为输入，并且其输出被用于节点B，即，其输出同第六晶体管M6的栅极耦合。第三参考电压发生单元RC接收电压VSS和节点tn处的电压，并且其输出同第二晶体管M2的栅极，即，节点C耦合。第四参考电压发生单元RN接收电源电压VDD和节点tp处的电压作为输入，并且其输出同第三晶体管M3的栅极耦合，即耦合至节点D。换言之，第三晶体管M3的栅极电压是由节点tp处的电压和电源电压VDD得到的。第二晶体管M2的栅极电压由节点tn处的电压和VSS得到的。因此，可以在无任何静态电流的情况下动态地产生参考电压。因此，不需要附加的静态参考电压发生单元，从而降低了所需的静态功耗。
图4示出了根据第二实施例的反相器的电路图。根据第二实施例的电路图基本上与根据第一实施例的电路图相对应。唯一的区别在于，使用晶体管M7-M10实现参考电压发生单元RA-RD，其中，第七和第八晶体管M7和M8是NMOS晶体管，而第九和第十晶体管M9和M10是PMOS晶体管。
应该注意的是，为简单起见，并未明确的描述设备的衬底连接。所有的PMOS衬底均连接至VDD，并且所有的NMOS衬底均连接至VSS。第七晶体管M7的栅极耦合至VDD，其源极耦合至节点tp，并且其漏极同第三晶体管M3的栅极耦合。第八晶体管M8的栅极耦合至电源电压VDD，其源极耦合至节点tgp，并且其漏极同第五晶体管M5的栅极耦合。第九晶体管M9的栅极耦合至VSS，并且其漏极耦合至节点tn，同时其源极同第二晶体管M2的栅极耦合。第十晶体管M10的栅极连接至VSS，并且其源极连接至tgn，同时其漏极同第六晶体管M6的栅极相连。
当输入信号VIN为高电平时，即VDD时，输入信号通过晶体管M6传输至节点tgp，且第四晶体管M4截止。由于第八晶体管M8的栅极连接至VDD，因此节点A的电压将升高至与VDD减Vt相对应的电压，使得第五晶体管M5导通。节点tgn的电压将升高至与((VCC-Vt)-Vt＝VDD-2Vt)相对应的电压。因此，第一晶体管M1导通，并且通过第十晶体管M10，节点B的电压升高为节点tgn处的电压VDD-2Vt。
第一晶体管M1使节点tn的电压保持为VSS。因此，将导通第三晶体管M3，并将输出电压VOUT保持在VSS，从而呈现出低输出级。节点C将通过第九晶体管M9放电至比VSS高Vt的程度。一旦节点C处的电压所达到的值比VSS高Vt，第九晶体管就将截止。相应地，节点tp将放电至比节点C高Vt的程度(2Vt)，一旦节点tp被放电至2Vt，第二晶体管M2就会截止，并且节点tp将保持为电压2Vt。第七晶体管M7导通，并将节点D连接至节点tp。
以下将示出根据图4的、确保晶体管上的任何应力都将处于容限范围内的电流。对于3V3信令的情况，可以将最高电源电压看作包括10％容差的3.6V。NMOS和PMOS设备的门限电压通常等于0.45V和-0.45V。基于这些电压，以下的表1中示出了不同节点处的电压：
表1：
 
节点 电压
VDD 电源 3.6V
VSS 地 0.0V
VIN 输入＝VDD 3.6V
tgp tgp＝VIN 3.6V
A tgp—Vt＝3.6—0.45 3.15V
tgn A—Vt＝3.15—0.45 2.7V
B B＝tgn 2.7V
tn tn＝VSS 0.0V
VOUT VOUT＝VSS 0.0V
C tn+Vt＝0+0.45 0.45V
tp C+Vt＝0.45+0.45 0.9V
D D＝tp 0.9V
因此，以下表2中示出了最坏情况下所有晶体管的端子间的最大电压：
表2：
 
晶体管 端子 电压
M1 栅极-源极、栅极-漏极(tgn-VSS) 2.7V
M2 漏极-源极(tp-VOUT) 0.9V
M3 栅极-源极、栅极漏极(D-tn) 0.9V
M4 栅极-漏极、源极-漏极(tgp-tp、VDD-tp) 2.7V
M5 漏极-源极(VIN-tgn) 0.9V
M6 栅极-源极、栅极-漏极(VIN-B) 0.9V
M7 栅极-源极、栅极-漏极(VDD-D) 2.7V
M8 栅极-源极、栅极-漏极(VDD-A) 0.45V
M9 栅极-源极、栅极-漏极(C-VSS) 0.45V
M10 栅极-源极、栅极-漏极(B-VSS) 2.7V
应当注意的是，所有上述电压都在晶体管的2.75V的容限范围内。用于减小外加电压的所有门限电压均反向偏置(体效应)。因此，门限电压Vt有所增加，并使外加电压减小。另外，应当注意的是，在该稳定的逻辑状态中不存在静态电流。应当注意的是，表1和表2中的上述数字仅选择用于对本发明的基本原理予以说明。这些实际值不应被认为是对于本发明的原理的限制。
如果输入电压VIN转换至低电平(0V)，则通过第五晶体管M5将该状态传递至节点tgn。相应地，第一晶体管M1截止。由于第十晶体管M10的栅极连接至VSS，因此节点B处的电压将放电至比VSS高Vt的门限电压，从而导通第六晶体管M6。节点tgp处的电压将放电至比节点B处的电压高Vt的门限电压，从而导通第四晶体管M4。节点A处的电压将通过第八晶体管M8放电至节点tgp处的电压。第四晶体管M4将节点tp处的电压上拉至电源电压。这将使第二晶体管M2导通，并将输出电压-VOUT上拉至电源电压VDD，从而传递高电平输出状态。相应地，节点D处的电压经第七晶体管M7被拉至与VDD减去门限电压Vt相对应的电压。这将使第三晶体管导通，并将节点tn处的电压拉至(VDD—Vt)—Vt＝VDD—2Vt。一旦节点tn处的电压达到与电源电压VDD减门限电压VT相对应的电压，第三晶体管M3就将截止。节点C处的电压经由第九晶体管M9连接至节点tn。
相应地，以下表3中示出了输入为低电平的情况下不同节点处的电压：
表3：
 
节点 电压
Vdd 电源 3.6V
VSS 地 0.0V
VIN 输入＝0 0.0V
tgn tgn＝VIN 0.0V
B tgn+Vt＝0.0+0.45 0.45V
Tgp B+Vt＝0.45+0.45 0.9V
A A＝tgp 0.9V
tp tp＝Vdd 3.6V
VOUT VOUT＝Vdd 3.6V
D tp—Vt＝3.6—0.45 3.15V
tn D—Vt＝3.15—0.45 2.7V
C C＝tn 2.7V
因此，以下表4中示出了在最坏情况下所有晶体管或设备的端子间的最大电压：
表4：
 
晶体管 端子 电压
M1 栅极-漏极、漏极-源极(tn-VSS) 2.7V
M2 栅极-源极(tp-C) 0.9V
M3 漏极-源极(VOUT-tn) 0.9V
M4 栅极-源极(vdd-tgp) 2.7V
M5 栅极-源极(A-VIN) 0.9V
M6 漏极-源极(tgp-VIN) 0.9V
M7 栅极-源极、栅极-漏极(VDD-D) 0.45V
M8 栅极-源极、栅极-漏极(VDD-A) 2.7V
M9 栅极-源极、栅极-漏极(C-VSS) 2.7V
 
M10 栅极-源极、栅极-漏极(B-VSS) 0.45V
应当注意的是，所有电压均在晶体管或设备的2.75V的容限范围内。用于减小外加电压的所有门限电压均反向偏置(体效应)。因此，门限Vt有所增加，并使外加电压减小。还应当注意的是，该稳定状态下不存在静态电流。应当注意的是，表3和表4中的上述数字仅选择用于对本发明的基本原理予以说明。这些实际值不应被认为是对于本发明的原理的限制。
图5示出了根据第三实施例的反相器的电路图。根据第三实施例的电路图基本上与根据第二实施例的电路图相对应。根据第三实施例的电路图与根据第二实施例的电路图的区别在于，前者提供了附加的晶体管M11-M14，以避免可能在浮置栅极上积累起来的电荷。第十一和第十四晶体管M11和M14是PMOS晶体管，第十二和第十三晶体管M12、M13是NMOS晶体管。
因此，根据第三实施例的电路图构成了对于根据第二实施例的电路图的改进。根据第二实施例，当输出电压VOUT为高电平时，一旦节点D处的电压达到电源电压VDD减门限电压Vt，第七晶体管M7就将截止。然而，第七晶体管M7中的任意亚门限电流将使节点D处的电压升高至高于与电源电压VDD减门限电压Vt相对应的电压。通过将处于截止状态下的第十一晶体管M11耦合在节点D和节点tgp之间的方式可以避免节点D处电压的升高，从而提供较高的阻抗。当节点D处的电压为高电平，与电源电压减门限电压Vt相对应时，节点tgp处的电压为低电平，并为第十一晶体管M11提供足够的漏极源极电压。第十一晶体管M11始终截止，因此能够充当相对于节点D处的电压的高电阻器。此外，第十一晶体管M11中的泄漏将对第七晶体管M7中的任意泄漏电流进行补偿。配备第十二晶体管M12(NMOS)以避免晶体管M9上的任意亚门限电流。配备第十四晶体管M14(PMOS)以避免晶体管M8上的任意亚门限电流。相应地，第十二晶体管M12连接至节点C，第十三晶体管M13连接至节点B，第十四晶体管M14连接至节点A，因而这三个晶体管均充当高电阻器。
第十一晶体管M11的栅极耦合至电源电压VDD，其源极连接至节点tgp，其漏极连接至第三晶体管M3的栅极。第十二晶体管M12的栅极耦合至VSS，其源极耦合至节点tgn，其漏极耦合至节点C，即第二晶体管M2的栅极。第十三晶体管M13的栅极耦合至VSS，同时其漏极耦合至节点tn，且其源极耦合至节点B，即第六晶体管M6的栅极。第十四晶体管M14的栅极耦合至电源电压VDD，其源极耦合至节点tp，且其漏极耦合至节点A，即第五晶体管M5的栅极。
图6示出了反相器的传递函数图。具体而言，实线描绘了输入电压VIN，而虚线描绘了输出电压VOUT。
图7示出了反相器的传递函数图以及中间信号。相应地，描绘了输入信号VN(in)、输出信号VN(out)、栅极tgn处的信号VN(tgn)、节点tgp处的信号VN(tgn)、节点tn处的信号VN(tn)、以及节点tp处的信号VN(tp)。
图8示出了输入信号、输出信号以及中间信号的瞬态结果图。在顶部的图中，示出了反相器的输入和输出信号VIN、VOUT。在中间的图中，示出了节点tgn和tgp处的信号。在底部的图中，示出了节点tn和tp处的信号。
图9示出了针对不同工艺拐点(process corner)的输入、输出和中间信号的另一瞬态结果图。在顶部的图中，示出了反相器的输入和输出信号。在中间的图中，示出了节点tgn和tgp处的信号。在底部的图中，示出了节点tn和tp处的信号。
图10示出了根据第四实施例的电平移位器电路的电路图。该电平移动器包括两个输出VOUTBAR和VOUT。第一和第三晶体管M1、M3耦合在输出VOUT和VSS之间。第二和第四晶体管M2、M4耦合在VOUT和第二电源电压VDD2之间。第五和第十六晶体管M5、M16耦合在输出VOUTBAR和VSS之间。第六和第十五晶体管耦合在VOUTBAR和第二电源电压VDD2之间。第五晶体管M5耦合在输出VOUTBAR和节点tgn之间。第十六晶体管M16耦合在节点tgn和VSS之间。第八晶体管M8耦合在第五晶体管M5的栅极与第十五和第六晶体管M15、M6之间的节点之间。第十晶体管M10耦合在第六晶体管M6的栅极与第五和第十六晶体管M16之间的节点之间。第十四晶体管M14耦合在第五和第十五晶体管M5、M15的栅极之间。第十一晶体管M11耦合在第四和第三晶体管M4、M3的栅极之间。第十四和第十一晶体管M14和M11的栅极耦合在一起并耦合至VDD2。第十三晶体管M13耦合在第六和第十六晶体管M6、M16的栅极之间。第十二晶体管M12耦合在第一和第二晶体管M1、M2的栅极之间。第十三和第十二晶体管M13和M12的栅极耦合在一起并耦合至VSS。
第七晶体管M7耦合在第三晶体管M3的栅极与第四和第二晶体管M4、M2间的节点tp之间。第九晶体管M9耦合在第二晶体管M2的栅极与第三和第一晶体管M3、M1间的节点tp之间。第四晶体管M4的栅极同第十五和第六晶体管M15、M6间的节点耦合。第十五晶体管M15的栅极耦合至节点tp。晶体管M8和M7的栅极同晶体管M14和M11的栅极耦合。晶体管M10和M9的栅极同晶体管M12和M13的栅极耦合。晶体管M16的栅极耦合至输入VIN，后者同反相器INV1的输入耦合。反相器INV1耦合至电源电压VDD1和VSS。因此，基于本发明的原理提出了一种电平移位器，从而使得CMOS设备可以同增加了的信令电压一起使用。
因此，根据第一、第二、第三或第四实施例的电路支持使用具有较高电源电压的低电压工艺晶体管或设备，同时还避免了静电电流消耗。上述电路可以实现于移动电话或需要低功耗电路的任何其它设备。
总而言之，利用根据第一、第二、第三或第四实施例描述的电路，可以将提供2.5V工艺晶体管的65nm工艺技术晶体管输入和输出的3.3V信令相结合，其中，2.5V工艺晶体管仅仅可以容忍2.75V的最大电压，而输入/输出电压可以上升至3.6V。上述原理同样适用于晶体管电源电压减小了的未来工艺。由于将继续提出对于同高电压设备接口的需要，因而上述电路对于即将出现的工艺是十分有益的。
应当注意的是，上述实施例是为了说明而不是限制本发明的，并且，本领域技术人员将能够在不背离所附权利要求范围的前提下设计出许多可选实施例。在权利要求中，位于圆括号间的参考标记不应被解释为对权利要求的限制。词语“包括”不排除存在权利要求所列元件或步骤以外的其它元件或步骤，元件前的词语“一”或“一个”不排除存在多个这样的元件。在列举了若干器件的设备权利要求中，这些器件中的若干器件可以用同一硬件予以实现。在互不相同的从属权利要求中陈述特定措施这一事实，并不表示不能有利地将这些措施结合使用。
此外，在权利要求中的任何参考标记不应被视为对权利要求范围的限制。

Claims (8)

1、一种电子电路，包括：
输入(VIN)，用于将第一电压域的电路耦合至电子电路，
第一、第二、第三和第四晶体管，耦合在电源电压(VDD)和电压(VSS)之间，
其中，第三晶体管(M1)耦合在所述电压(VSS)和第一节点(tn)之间，
其中，第二晶体管(M2)耦合在第二节点(tp)和输出(VOUT)之间，
其中，第三晶体管(M3)耦合在第一节点(tn)和输出(VOUT)之间，
其中，第四晶体管(M4)耦合在电源电压(VDD)和第二节点(tp)之间，
第一参考电压发生单元(RC)，接收第一节点(tn)处的电压以及所述电压(VSS)作为输入，其中，所述第一参考电压发生单元的输出耦合至第二晶体管(M2)的栅极，以及
第二参考电压发生单元(RD)，接收电源电压(VDD)以及第二节点(tp)处的电压作为输入，其中，所述第二参考电压发生单元的输出耦合至第三晶体管(M3)的栅极，
其中，第一和第二参考电压发生单元(RD、RC)根据第一、第二、第三或第四晶体管(M1-M4)的逻辑状态中的至少一个产生参考电压。
2、根据权利要求1所述的电子电路，其中，第一参考电压发生单元(RC)是作为耦合在第一节点(tn)和第二晶体管(M2)的栅极之间的第九晶体管(M9)予以实现的，并且第二参考电压发生单元(RD)是作为耦合在第二节点(tp)和第三晶体管(M3)的栅极之间的第七晶体管(M7)予以实现的，第七晶体管(M7)的栅极耦合至电源电压(VDD)，第九晶体管(M9)的栅极耦合至所述电压(VSS)。
3、根据权利要求1所述的电子电路，其中，第一和第三晶体管(M1、M3)属于第一导电类型，第二和第四晶体管(M2、M4)属于第二导电类型。
4、根据权利要求1或2所述的电子电路，还包括：
第五晶体管(M5)，耦合在输入(VIN)和第一晶体管(M1)的栅极之间，
第六晶体管，耦合在输入(VIN)和第四晶体管(M4)的栅极之间，
第三参考电压发生单元(RA)，接收电源电压(VDD)以及第三节点(tgp)处的电压作为输入，其中，所述第三参考电压发生单元的输出耦合至第五晶体管(M5)的栅极，以及
第四参考电压发生单元(RB)，接收所述电压(VSS)以及第四节点(tgn)处的电压作为输入信号，其中，所述第四参考电压发生单元的输出耦合至第六晶体管(M6)的栅极，
其中，第三和第四参考电压发生单元(RA、RD)分别根据第四晶体管(M4)的栅极和第一晶体管(M1)的栅极处的逻辑状态产生参考电压。
5、根据权利要求4所述的电子电路，其中，第三参考电压发生电路(RA)是作为耦合在第四和第五晶体管(M4、M5)的栅极之间的第八晶体管(M8)予以实现的，并且第四参考电压发生单元(RB)是作为耦合在第四节点(tgn)和第六晶体管(M6)的栅极之间的第十晶体管(M10)予以实现的，第八晶体管(M8)的栅极耦合至电源电压(VDD)，第十晶体管(M10)的栅极耦合至所述电压(VSS)。
6、根据权利要求5所述的电子电路，还包括：
第十一晶体管，耦合在第四节点(tgp)和第三晶体管(M3)的栅极之间，
第十二晶体管，耦合在第一晶体管和第二晶体管(M2)的栅极之间，
第十三晶体管(M13)，耦合在第一节点(tn)和第六晶体管(M6)的栅极之间，以及
第十四晶体管(M14)，耦合在第二节点(tp)和第五晶体管(M5)的栅极之间，
其中，第十一和第十四晶体管(M11、M14)的栅极耦合至电源电压(VDD)，
第十二和第十三晶体管(M12、M13)的栅极耦合在一起并耦合至所述电压(VSS)。
7、一种电子设备，包括：
输入(VIN)，用于将第一电压域的电路耦合至电子设备，
第一、第二、第三和第四晶体管，耦合在电源电压(VDD)和电压(VSS)之间，
其中，第三晶体管(M1)耦合在所述电压(VSS)和第一节点(tn)之间，
其中，第二晶体管(M2)耦合在第二节点(tp)和输出(VOUT)之间，
其中，第三晶体管(M3)耦合在第一节点(tn)和输出(VOUT)之间，
其中，第四晶体管(M4)耦合在电源电压(VDD)和第二节点(tp)之间，
第一参考电压发生单元(RC)，接收第一节点(tn)处的电压以及所述电压(VSS)作为输入，其中，所述第一参考电压发生单元的输出耦合至第二晶体管(M2)的栅极，以及
第二参考电压发生单元(RD)，接收电源电压(VDD)以及第二节点(tp)处的电压作为输入，其中，所述第二参考电压发生单元的输入耦合至第三晶体管(M3)的栅极，
其中，第一和第二参考电压发生单元(RD、RC)根据第一、第二、第三或第四晶体管(M1-M4)的逻辑状态中的至少一个产生参考电压。
8、一种电平移位器电路，包括：输入(VIN)和两个输出(VOUT、VOUTBAR)以及根据权利要求1至6中任意一项所述的电子电路。
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