KR102242582B1

KR102242582B1 - 수신 회로 및 그것의 신호 수신 방법

Info

Publication number: KR102242582B1
Application number: KR1020140136836A
Authority: KR
Inventors: 김언국
Original assignee: 삼성전자주식회사
Priority date: 2014-10-10
Filing date: 2014-10-10
Publication date: 2021-04-22
Anticipated expiration: 2034-10-10
Also published as: TW201628347A; US9496874B2; TWI647914B; CN105515596B; CN105515596A; US20160105183A1; KR20160043207A

Abstract

본 발명의 실시 예에 따른 패드를 통해서 제공되는 입력 신호를 수신하는 수신 회로는, 제 1 기준 전압 또는 상기 제 1 기준 전압보다 높은 입력 신호를 제 1 노드로 전달하는 제 1 제한 회로, 제 2 기준 전압 또는 상기 제 2 기준 전압보다 낮은 상기 입력 신호를 제 2 노드로 전달하는 제 2 제한 회로, 상기 제 1 노드의 전압에 따라 출력 노드를 풀업하는 제 1 PMOS 트랜지스터, 상기 제 2 노드의 전압에 따라 상기 출력 노드를 풀다운하는 제 1 NMOS 트랜지스터, 상기 출력 노드와 상기 제 1 PMOS 트랜지스터 사이에 연결되는 제 2 PMOS 트랜지스터, 상기 출력 노드와 상기 제 1 NMOS 트랜지스터 사이에 연결되는 제 2 NMOS 트랜지스터, 그리고 전원 전압과 상기 제 1 PMOS 트랜지스터의 일단 또는 상기 제 1 NMOS 트랜지스터의 일단과 접지 사이에 연결되는 적어도 하나의 보상 저항을 포함한다.

Description

수신 회로 및 그것의 신호 수신 방법{RECEIVER CIRCUIT AND SIGNAL RECEIVING METHOD THEREOF}

본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 신호를 수신하기 위한 수신 회로 및 그것의 신호 수신 방법에 관한 것이다.

최근의 모바일 트랜드에 따라 반도체 집적 회로는 고집적, 고성능 및 저전력화를 추구하고 있다. 반도체 집적 회로의 저전력화는 다양한 방식으로 구현될 수 있지만, 집적 회로의 구동 전압을 낮추는 방법이 대표적이다. 예를 들면, 최근 시스템 온 칩(SoC)의 로직 회로의 전원 전압은 약 1.0V 이하로 낮아지고 있는 추세이다. 하지만, 칩들간의 통신에 있어서 다양한 표준이나 인터페이스를 만족시키기 위해서 1.0V 이상의 신호 크기를 사용하는 시그널링 방식이 여전히 사용되고 있다. 결국, 칩들간의 다양한 데이터 송수신을 위해서는 다양한 레벨의 입력 신호에 대해서 높은 마진을 제공할 수 있는 데이터 또는 신호 수신 회로가 구비되어야 한다.

하나의 칩에서 다양한 레벨의 신호들을 수신하기 위해서는 높은 전압의 신호에 대해서도 견딜 수 있는 CMOS 공정이 필요하다. 하지만, 고전압의 신호를 수신하기 위해서 형성되는 CMOS 공정에는 많은 비용이 소요된다. 따라서, 높은 전압의 신호를 수신하여 로직 레벨로 변환할 수 있고, 상대적으로 저전압의 신호에 대해서도 동일한 로직 레벨로 변환할 수 있는 입력 회로에 대한 요구가 절실한 실정이다.

본 발명의 목적은 저전압 공정으로 형성되면서도 고전압 입력 규격을 만족시킬 수 있는 수신 회로 및 그것의 신호 수신 방법을 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 패드를 통해서 제공되는 입력 신호를 수신하는 수신 회로는, 제 1 기준 전압 또는 상기 제 1 기준 전압보다 높은 입력 신호를 제 1 노드로 전달하는 제 1 제한 회로, 제 2 기준 전압 또는 상기 제 2 기준 전압보다 낮은 상기 입력 신호를 제 2 노드로 전달하는 제 2 제한 회로, 상기 제 1 노드의 전압에 따라 출력 노드를 풀업하는 제 1 PMOS 트랜지스터, 상기 제 2 노드의 전압에 따라 상기 출력 노드를 풀다운하는 제 1 NMOS 트랜지스터, 상기 출력 노드와 상기 제 1 PMOS 트랜지스터 사이에 연결되는 제 2 PMOS 트랜지스터, 상기 출력 노드와 상기 제 1 NMOS 트랜지스터 사이에 연결되는 제 2 NMOS 트랜지스터, 그리고 전원 전압과 상기 제 1 PMOS 트랜지스터의 일단 또는 상기 제 1 NMOS 트랜지스터의 일단과 접지 사이에 연결되는 적어도 하나의 보상 저항을 포함한다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 수신 회로는, 제 1 기준 전압 이상의 입력 신호를 제 1 노드로 전달하는 제 1 제한 회로, 제 2 기준 전압 이하의 상기 입력 신호를 제 2 노드로 전달하는 제 2 제한 회로, 상기 제 1 노드의 전압에 따라 출력 노드를 풀업하는 제 1 PMOS 트랜지스터, 상기 제 2 노드의 전압에 따라 상기 출력 노드를 풀다운하는 제 1 NMOS 트랜지스터, 상기 제 1 노드에 게이트단이 연결되고, 전원 전압과 상기 제 1 PMOS 트랜지스터의 소스단 사이를 연결하는 제 2 PMOS 트랜지스터, 상기 출력 신호를 피드백하여 상기 제 1 PMOS 트랜지스터의 소스단 전압을 설정하기 위한 제 1 히스테리시스 설정부, 상기 제 2 노드에 게이트단이 연결되고, 상기 제 1 NMOS 트랜지스터의 소스단과 접지 사이를 연결하는 제 2 NMOS 트랜지스터, 그리고 상기 출력 신호를 피드백하여 상기 제 1 NMOS 트랜지스터의 소스단 전압을 설정하기 위한 제 2 히스테리시스 설정부를 포함한다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 저전압 공정으로 형성된 수신 회로에서 고전압으로 제공되는 입력 신호를 수신하는 방법은, 상기 입력 신호를 제 1 기준 전압 이상의 레벨로 제한된 제 1 입력 신호와, 제 2 기준 전압 이하의 레벨로 제한된 제 2 입력 신호로 분리하는 단계, 상기 제 1 입력 신호에 따라 출력 노드를 고전압으로 풀업하기 위한 제 1 PMOS 트랜지스터를 구동하는 단계, 그리고 상기 제 2 입력 신호에 따라 출력 노드를 접지 전압으로 풀다운 하기 위한 제 1 PMOS 트랜지스터를 구동하는 단계를 포함하되, 상기 출력단과 상기 제 1 PMOS 트랜지스터 사이에는 상기 제 1 기준 전압에 의해서 제어되는 제 2 PMOS 트랜지스터가 연결되고, 상기 출력단과 상기 제 1 NMOS 트랜지스터 사이에는 상기 제 2 기준 전압에 의해서 제어되는 제 2 PMOS 트랜지스터가 연결된다.

이상과 같은 본 발명의 실시 예에 따르면, 저전압 공정을 사용하여 형성 가능하며 다양한 저전압 및 고전압 입력 규격을 충족시킬 수 있는 수신 회로 및 그것을 포함하는 반도체 장치를 제공할 수 있다.

도 1은 본 발명의 실시 예에 따른 시스템 온 칩(SoC)의 입출력 구조를 간략히 보여주는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 입력 회로(100a)의 구조를 보여주는 블록도이다.
도 3은 도 2의 리시버(110)의 일 실시 예를 보여주는 회로도이다.
도 4는 도 3의 리시버(110a)의 동작을 보여주는 파형도이다.
도 5는 본 발명의 리시버(110)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 5의 리시버(110b)의 동작을 보여주는 파형도이다.
도 7은 본 발명의 다른 실시 예에 따른 입력 회로(100b)를 보여주는 블록도이다.
도 8은 도 7의 리시버(110')의 일 실시 예를 보여주는 회로도이다.
도 9는 도 8의 리시버(110'a)의 동작을 간략히 보여주는 파형도이다.
도 10은 도 7의 리시버(110')의 다른 실시 예에 따른 구조를 보여주는 회로도이다.
도 11은 도 10의 리시버(110'b)의 동작을 보여주는 파형도이다.
도 12는 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 시스템 온 칩(SoC)이 본 발명의 특징 및 기능을 설명하기 위한 단위의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 그리고 '고전압'의 의미는 시스템 온 칩(SoC)을 구동하는 다양한 레벨의 전원 전압들 중에서 상대적으로 높은 전압을, '저전압'의 의미는 시스템 온 칩(SoC)에 제공되고 일반적인 논리 회로의 구동 전압으로 제공되는 전압 레벨을 의미한다. 하지만, 이러한 '고전압'과 '저전압'의 기준은 저전력화를 지향하는 이 기술 분야에서 기술의 발전에 따라 가변적임은 잘 이해될 것이다.

본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명의 실시 예에 따른 시스템 온 칩(SoC)의 입출력 구조를 간략히 보여주는 블록도이다. 도 1을 참조하면, 버스(10)와 신호를 교환하는 시스템 온 칩(20)은 입력 회로(100), 내부 회로(200), 그리고 출력 회로(300)를 포함할 수 있다.

버스(10)는 시스템 온 칩(20)을 장착한 장치(예를 들면, 모바일 장치)의 데이터나 제어 신호를 칩들과 교환하기 위한 도전 라인과 제어 회로들을 포함할 수 있다. 버스(10)와 시스템 온 칩(20)이 교환하는 데이터는 제어 신호일 수도 있고, 데이터 신호일 수도 있다.

버스(10)에서 시스템 온 칩(20)으로 전송되는 입력 신호(IS)는 입력 패드(Pad_I)를 통해서 시스템 온 칩(20)에 제공되고, 입력 회로(100)에 의해서 내부 회로(200)에 제공된다. 입력 회로(100)는 동작 전압(Operation voltage)으로 다양한 규격의 전원 전압을 사용할 수 있다. 즉, 입력 회로(100)는 고전압(VDDH, 예를 들면, 3.3V) 또는 저전압(VDD, 예를 들면 1.8V)을 사용할 수 있다. 본 발명의 입력 회로(100)는 저전압 공정을 통해서 형성되는 트랜지스터들을 포함한다. 그러면서도, 고전압(VDDH)을 동작 전압으로 사용하여 입력 신호(IS)를 수신할 수 있다. 더불어, 본 발명의 입력 회로(100)는 입력 신호(IS)의 레벨이 저전압(VDD)에 대응하는 경우이거나, 버스(10)의 신호 방식이 저전압(VDD)에 기반하는 경우, 전원 전압으로 저전압(VDD)을 사용할 수도 있다.

내부 회로(200)는 시스템 온 칩(20)의 내부 연산을 통해서 데이터를 생성하거나, 외부로부터 제공되는 데이터를 처리하는 회로이다. 즉, 내부 회로(200)는 입력 회로(100)에 의해서 전달되는 입력 신호(IS)에 응답하여 다양한 연산을 수행할 수 있다. 내부 회로(200)는 다양한 연산의 결과로 출력되는 데이터를 외부로 전달하기 위해서 출력 회로(300)에 전달한다. 내부 회로(200)의 동작 특성과 본 발명과의 관련성은 적으므로 내부 회로(200)에 대한 구체적인 설명은 생략하기로 한다.

출력 회로(300)는 내부 회로(200)에서 제공되는 출력 데이터를 버스(10)로 전달하기 위한 출력 신호(OS)로 변환한다. 내부 회로(200)에서 출력되는 데이터 신호의 전압 레벨은 상대적으로 낮을 수 있다. 만일, 버스(10)의 신호 방식에서 정의된 신호 레벨과 내부 회로(200)의 출력 데이터의 신호 레벨이 다른 경우, 출력 회로(300)에서 이러한 신호 레벨의 차이를 보완할 것이다. 즉, 버스(10)의 신호 방식이 고전압(VDDH) 레벨에 근거하는 경우, 출력 회로(300)는 출력 데이터의 신호 레벨을 고전압(VDDH) 레벨로 변환할 것이다.

이상에서는 본 발명의 입력 회로(100)를 포함하는 시스템 온 칩(20)의 구성에 대해서 간략히 설명하였다. 본 발명의 입력 회로(100)는 저전압 공정을 통해서 형성되지만, 고전압의 동작 전압을 사용하여 입력 신호(IS)를 수신한다. 그리고 수신된 입력 신호의 레벨을 내부 회로(200)에서 처리할 수 있는 신호 레벨로 변환할 수 있다.

최근의 시스템 온 칩(SoC)에서 로직 회로(Logic Circuit)의 전원 전압은 지속적으로 낮아지는 추세(거의 1.0V 이하)이다. 하지만, 시스템 온 칩(SoC)은 여러 외부 칩들과의 인터페이싱을 위해 1.2V에서 3.3V까지 다양한 전압 레벨의 입출력 신호를 모두 지원해야 한다. 따라서, 각 입출력 규격이나 전원 전압 규격에 해당하는 소자들을 CMOS 제조 공정을 통해서 제공하는 것이 필요하다. 즉, 고전압의 입출력 신호를 지원하기 위한 고전압 트랜지스터(High Voltage Transistor)와 저전압 입출력 신호를 지원하기 위한 저전압 트랜지스터(Low voltage Transistor)들을 구현하기 위한 공정 개발 및 제조 비용이 크게 증가할 것이다.

본 발명의 입력 회로(100)는 저전압 공정(Low Voltage Process)의 트랜지스터를 사용하여 고전압과 저전압의 모든 규격(예를 들면, 1.8V 저전압과 3.3V 고전압)의 신호를 수신할 수 있는 구조를 제공한다. 입력 회로(100)는 입력 패드(Pad_I)의 신호를 수신하는 리시버(Receiver)의 동작 전압으로 고전압을 사용하여 다양한 입력 규격을 만족시키고, 넓은 잡음 마진을 확보할 수 있다.

도 2는 본 발명의 일 실시 예에 따른 입력 회로(100a)의 구조를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 입력 회로(100a)는 리시버(110), 레벨 시프터(120), 그리고 버퍼(130)를 포함할 수 있다.

리시버(110)는 패드(Pad)를 통해서 전달되는 입력 신호(105)를 칩에서 처리하기 위한 전기 신호로 수신한다. 리시버(110)는 고전압(VDDH)을 전원 전압으로 사용하여 입력 신호(105)를 수신할 수 있다. 리시버(110)는 패드(Pad)를 통해서 시스템 온 칩(20)의 외부에서 제공되는 입력 신호(105)를 고전압(VDDH)에 의해서 구동되는 CMOS 회로 또는 슈미트 트리거(Schmitt Trigger) 회로로 제공될 수 있다. 리시버(110)는 저전압 공정을 사용하여 제공될 수 있으며, 그럼에도 고전압(VDDH)을 전원으로 제공받을 수 있다.

리시버(110)는 고전압 규격(예를 들면, 3.3V)의 입력 신호(105)에 대해, 신호의 레벨을 강압하지 않고 처리할 수 있다. 일반적으로 저전압 전원을 사용하는 리시버(예를 들면, 톨러런트 입력 회로)와는 달리, 리시버(110)는 입력 신호(105)의 레벨 조정없이 논리 값을 판단할 수 있다. 따라서, 리시버(110)는 고전압 규격에 따른 입력 신호(105)에 대해서 높은 데이터 신뢰성을 제공할 수 있다.

레벨 시프터(120)는 리시버(110)의 출력 신호의 레벨을 내부 회로(200, 도 1 참조) 또는 버퍼(130)에서 처리할 수 있는 크기로 변환한다. 레벨 시프터(120)는 고전압(VDDH)과 접지 전압(GND) 사이를 스윙하는 리시버(110)의 출력 신호를 저전압(VDD)과 접지(GND) 사이를 스윙하는 신호 레벨로 변환할 수 있다. 고전압(VDDH)을 전원 전압으로 사용하는 리시버(110)의 출력 신호를 처리하기 위해서, 레벨 시프터(120)는 고전압(VDDH)과 저전압(VDD) 모두를 전원으로 제공받을 수 있다. 즉, 레벨 시프터(120)는 고전압(VDDH) 도메인의 신호를 저전압(VDD) 도메인의 신호로 변경하여 버퍼(130)로 제공한다.

버퍼(130)는 레벨 시프터(120)에 의해서 레벨 변환된 입력 신호(105)를 일시 저장한다. 그리고 버퍼(130)에 저장된 입력 신호(105)는 내부 회로(200)로 제공될 것이다. 버퍼(130)는 내부 회로(200)에서 처리되는 신호의 레벨과 동일하게 구동될 수 있다. 즉, 저전압(VDD)을 제공받아 레벨 시프터(120)의 출력 신호를 수신하고 출력할 수 있다.

이상에서 설명된 입력 회로(100a)는 고전압(VDDH)을 전원 전압으로 사용하는 리시버(110)를 포함한다. 따라서, 고전압(VDDH)의 신호 방식을 사용하는 시스템에 본 발명의 시스템 온 칩(SoC)이 장착되는 경우에도 입력 신호에 대한 신뢰성 훼손없이 신호를 수신할 수 있다. 더불어, 리시버(110)가 고전압(VDDH)으로 구동되더라도 리시버(110)를 구성하는 소자들은 저전압 공정에 의해서 제공될 수 있어 제조 비용을 절감이 가능하다.

도 3은 도 2의 리시버(120)의 일 실시 예를 보여주는 회로도이다. 도 3을 참조하면, 리시버(110a)는 제한 회로들(111a, 112a), 인버터를 구성하는 트랜지스터들(PM1, NM1), 보호 트랜지스터들(PM2, NM2), 그리고 보상 저항들(R1, R2)을 포함한다.

제한 회로들(111a, 112a)은 입력 신호(Vin)에 응답하여 인버터를 구성하는 트랜지스터들(PM1, NM1)의 게이트 전압을 제공하기 위한 트랜지스터들이다. 제 1 제한 회로(111a)는 입력 신호(Vin)의 레벨이 제 1 기준 전압(VREFP)보다 높아질 때에만 트랜지스터(PM1)의 게이트인 제 1 노드(N1)에 입력 신호(Vin)를 전달한다. 즉, 제 1 제한 회로(111a)는 제 1 기준 전압(VREFP) 이상으로 제 1 노드(N1)의 전압을 제한한다. 만일, 입력 신호(Vin)의 레벨이 제 1 기준 전압(VREFP)보다 낮은 경우라면, 제 1 제한 회로(111a)는 입력 신호(Vin)에 관계없이 제 1 기준 전압(VREFP) 레벨로 제 1 노드(N1)를 설정할 것이다.

제 2 제한 회로(112a)는 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 낮을 때에만 트랜지스터(NM1)의 게이트인 제 2 노드(N2)에 입력 신호(Vin)을 전달한다. 즉, 제 2 제한 회로(112a)는 제 2 기준 전압(VREFN) 미만으로 제 2 노드(N2)의 전압을 제한한다. 만일, 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 높은 경우라면, 제 2 제한 회로(112a)는 입력 신호(Vin)에 관계없이 제 2 기준 전압(VREFN)으로 제 2 노드(N2)를 유지시킬 것이다. 입력 신호(Vin)의 레벨 변동에 따른 제한 회로들(111a, 112a)의 동작은 후술하는 도 4의 파형도를 통해서 상세히 설명될 것이다.

트랜지스터들(PM1, NM1)은 인버터를 구성하기 위하여 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)를 포함한다. PMOS 트랜지스터(PM1)는 제 1 노드(N1)에 형성되는 게이트 전압에 응답하여 전원 전압(VDDH)을 스위칭한다. 제 1 제한 회로(111a)에 의해서 설정되는 제 1 노드(N1)의 전압이 제 3 노드(N3) 전압보다 문턱 전압(Vtp)만큼 낮은 시점에 도달하면, PMOS 트랜지스터(PM1)는 턴오프될 것이다. 그리고 NMOS 트랜지스터(NM1)는 제 2 노드(N2)에 형성되는 게이트 전압에 응답하여 출력단(N5)의 전압을 풀다운하기 위한 스위칭 동작을 수행한다. 제 2 제한 회로(112a)에 의해서 설정되는 제 2 노드(N2)의 전압이 문턱 전압(Vtn)보다 높아지면, NMOS 트랜지스터(NM1)는 턴온될 것이다. NMOS 트랜지스터(NM1)의 턴오프 조건은 턴온 조건과 반대로 이해할 수 있다.

보호 트랜지스터들(PM2, NM2)은 고전압(VDDH)으로 제공되는 전원 전압에 대해 인버팅 기능을 수행하는 트랜지스터들(PM1, NM1)을 보호하기 위한 수단이다. 제 1 보호 트랜지스터(PM2)는 게이트 전압으로 제 1 기준 전압(VREFP)을 제공받는다. 제 1 기준 전압(VREFP)은 PMOS 트랜지스터들을 턴온시킬 수 있는 레벨로 제공될 것이다. 제 1 보호 트랜지스터(PM2)는 출력단(N5)과 고전압(VDDH) 사이에 형성되는 전압을 분배하여 PMOS 트랜지스터(PM1)에 분배되는 전압의 레벨을 낮춘다. 따라서, 전원으로 제공되는 고전압(VDDH)이 PMOS 트랜지스터(PM1)에 걸리는 상황을 차단하여 PMOS 트랜지스터(PM1)를 보호할 수 있다. 제 2 보호 트랜지스터(NM2)는 출력단(N5)과 접지(GND) 사이에 형성되는 전압을 분배하여 제 1 NMOS 트랜지스터(NM1)에 분배되는 전압의 레벨을 낮춘다. 출력단(N5)에 형성되는 전압의 레벨이 고전압(VDDH)으로 제공되더라도, 제 2 보호 트랜지스터(NM2)에 의해서 고전압(VDDH)이 제 1 NMOS 트랜지스터(NM1)에 모두 걸리는 상황을 차단할 수 있다. 따라서, 제 1 NMOS 트랜지스터(NM1)를 고전압(VDDH)으로부터 보호할 수 있다.

보상 저항들(R1, R2)은 공정(Process), 전압(Voltage), 온도(Temperature)에 따른 리시버(110a)의 특성 변동을 줄이기 위한 구성이다. 보상 저항들(R1, R2)은 인버터의 풀업부(113a)와 풀다운부(114a) 각각에 걸리는 고전압(VDDH)을 분배할 수 있다. 보상 저항들(R1, R2)은 바람직하게는 동일한 저항치를 갖는 저항으로 제공될 수 있으나, 필요에 따라서는 서로 다른 저항치를 가질 수 있음은 잘 이해될 것이다. 입력 신호(Vin)의 일부 상승 구간에서는 제 1 노드(N1)는 제 1 기준 전압(VREFP)으로 고정되고, 제 2 노드(N2)만이 변화하게 된다. 이 경우 풀업부(113a)와 풀다운부(114a)에 흐르는 전류는 공정(Process), 전압(Voltage), 또는 온도(Temperature)에 따라 바람직한 범위를 벗어날 수 있다. 이러한 결과, 리시버(110a)의 로직 임계치(Logic Threshold)는 환경에 따라 변할 수 있다. 보상 저항들(R1, R2)에 의해서 풀업부(113a)와 풀다운부(114a)에 흐르는 전류의 값이 감소될 수 있고, 전류의 변동치도 감소시킬 수 있다. 따라서, 보상 저항들(R1, R2)을 통해서 리시버(110a)의 로직 임계치(Logic Threshold)의 변동폭을 줄일 수 있을 것으로 기대된다.

이상에서는 본 발명의 CMOS 인버터를 기본으로 하는 리시버(110a)의 구조가 간략히 설명되었다. 보호 트랜지스터들(PM2, NM2), 제한 회로(121a, 122a), 그리고 보상 저항들(R1, R2)을 통해서 본 발명의 리시버(110a)는 저전압 공정을 통해서 형성된 소자들만으로도 고전압(VDDH) 조건에서 동작할 수 있다. 따라서, 본 발명의 입력 회로는 상대적으로 높은 전압의 인터페이스 규격의 시스템에도 용이하게 장착 또는 적용될 수 있다.

도 4는 도 3의 리시버(110a)의 동작을 보여주는 파형도이다. 도 4를 참조하면, 리시버(110a)는 고전압(VDDH) 레벨의 스윙폭을 갖는 입력 신호(Vin)에 대해서 높은 신뢰성의 출력 신호(Vout)를 제공할 수 있다. 여기서, 전원 전압으로 제공되는 고전압(VDDH)은 3.3V, 제 1 기준 전압(VREFP)은 1.5V, 제 2 기준 전압(VREFN)은 1.8V로 가정하기로 한다. 제 1 기준 전압(VREFP)은 전원 전압에 제 2 기준 전압(VREFN)을 차감한 크기로 제공될 수 있다.

T1 시점의 이전에는, 입력 신호(Vin)의 레벨은 0V이다. 따라서, 제 1 제한 회로(111a)에 의해서 제 1 노드(N1)의 전압은 1.5V로 설정될 것이다. 왜냐하면, 0V의 입력 신호(Vin)에 의해서 제 1 제한 회로(111a)의 PMOS 트랜지스터(PM3)는 턴온되고, PMOS 트랜지스터(PM4)는 턴오프될 것이기 때문이다. PMOS 트랜지스터(PM4)의 게이트 전압인 제 1 기준 전압(VREFP)이 입력 신호(Vin)에 대응하는 소스 전압보다 높기 때문이다. 따라서, 제 1 노드(N1)의 전압은 턴온된 PMOS 트랜지스터(PM3)의 소스에 제공되는 제 1 기준 전압(VREFP)으로 설정될 것이다. 이러한 상태에서, 제 1 노드(N1)의 전압을 게이트 전압으로, 고전압(VDDH)을 소스 전압으로 제공받는 PMOS 트랜지스터(PM1)는 턴온된다. 그리고 제 1 기준 전압(VREFP)을 게이트 전압으로, 제 3 노드(N3)의 전압을 소스 전압으로 제공받는 제 1 보호 트랜지스터(PM2)는 턴온된다.

더불어, T1 시점의 이전에 제 2 제한 회로(112a)에 의해서 제 2 노드(N2)의 전압은 0V로 설정될 것이다. 0V의 입력 신호(Vin)에 의해서 제 2 제한 회로(112a)의 NMOS 트랜지스터(NM3)는 턴오프되고, NMOS 트랜지스터(NM4)는 턴온될 것이기 때문이다. NMOS 트랜지스터(NM4)의 게이트 전압인 제 2 기준 전압(VREFN)이 입력 신호(Vin)가 제공되는 소스 전압보다 높다. 따라서, 이 시점에서 제 2 노드(N2)의 전압은 입력 신호(Vin)에 해당하는 0V으로 설정될 것이다. 그리고 제 2 노드(N2)의 전압을 게이트 전압으로, 접지 전압을 소스 전압으로 제공받는 NMOS 트랜지스터(NM1)는 턴오프된다. 제 4 노드(N4)는 제 2 보호 트랜지스터(NM2)의 게이트 전압인 제 2 기준 전압(VREFN)으로 셋업될 것이다.

상술한 상태에서, T1 시점의 이전에는 출력단은 고전압(VDDH=3.3V)으로 풀업되고 접지와는 차단될 것이다. 따라서, 출력 신호(Vout)는 고전압(VDDH=3.3V) 레벨로 출력될 것이다.

T1 시점에서부터 T2 시점까지, 패드(Pad)를 통해서 제공되는 입력 신호(Vin)의 레벨이 증가하게 될 것이다. 이때에도 제 1 제한 회로(111a)는 여전히 제 1 노드(N1)를 제 1 기준 전압(VREFP)인 1.5V 레벨로 유지할 것이다. PMOS 트랜지스터(PM4)의 소스 전압인 입력 신호(Vin)의 레벨이 게이트 전압(VREFP)보다 낮기 때문에 턴오프 상태를 유지한다. 그리고 PMOS 트랜지스터(PM3)의 게이트 전압으로 제공되는 입력 신호(Vin)는 PMOS 트랜지스터(PM3)의 소스 전압인 기준 전압(VREFP)보다 낮기 때문에, PMOS 트랜지스터(PM3)는 턴온 상태를 유지할 것이다. 따라서, 제 1 노드(N1)의 전압은 제 1 기준 전압(VREFP)인 1.5V를 유지할 것이다. 더불어, 패드(Pad)를 통해서 입력된 입력 신호(Vin)가 제 2 제한 회로(112a)에 의해서 제 2 노드(N2)에 전달된다. 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 낮기 때문에, NMOS 트랜지스터(NM3)는 턴오프 상태를 유지하고, NMOS 트랜지스터(NM4)는 턴온 상태를 유지하게 될 것이다. 따라서, 입력 신호(Vin)가 제 2 노드(N2)에 전달된다.

그리고 제 3 노드(N3), 제 4 노드(N4), 출력 신호(Vout)는 일부 시점(T1')부터 변화하기 시작한다. 즉, 제 2 노드(N2)에 전달되는 입력 신호(Vin)의 레벨이 제 1 NMOS 트랜지스터(NM1)의 문턱 전압(Vtn) 이상에 도달하는 시점(T1')부터 NMOS 트랜지스터(NM1)는 서서히 턴온된다. 그러면, 이미 제 4 노드(N4)의 전압으로 셧오프된 보호 트랜지스터(NM2)의 소스 전압이 더 강하하게 된다. 더불어, 제 4 노드(N4)의 전압 강하에 따라 출력 신호(Vout)의 레벨도 강하하기 시작할 것이다.

T2 시점에서, 입력 신호(Vin)의 레벨은 제 1 제한 회로(111a)를 구성하는 PMOS 트랜지스터들(PM3, PM4)의 게이트-소스 전압보다 높은 레벨(예를 들면, VREFP+Vtp)에 도달할 것이다. 그러면, PMOS 트랜지스터(PM3)는 턴오프, PMOS 트랜지스터(PM4)는 턴온된다. 따라서, T2 시점부터는 입력 신호(Vin)가 제 1 노드(N1)에 전달된다. 즉, 입력 신호(Vin)의 레벨이 제 1 기준 전압(VREFP)과 문턱 전압의 합(VREFP+Vtp)보다 높은 구간에서, 제 1 노드(N1)의 전압은 입력 신호(Vin)와 동일하게 설정될 것이다.

반면, T2 시점에서 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)에 도달하면, 제 2 제한 회로(112a)를 구성하는 NMOS 트랜지스터들(NM3, NM4)은 제 2 기준 전압(VREFN)을 제 2 노드(N2)에 전달할 것이다. 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)에 도달하면, NMOS 트랜지스터(NM3)는 턴온, NMOS 트랜지스터(NM4)는 턴오프된다. 따라서, 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 높은 구간에서 제 2 노드(N2)의 전압은 제 2 기준 전압(VREFN) 레벨로 고정될 것이다.

그리고 T1' 시점에서부터 강하하기 시작한 제 3 노드(N3), 제 4 노드(N4), 그리고 출력 신호(Vout) 각각의 전압들은 T2 시점 이후에도 지속적으로 감소한다. 제 1 노드(N1)에 형성된 전압의 레벨에 따라 PMOS 트랜지스터(PM1)가 턴오프되기 시작하기 때문에 제 3 노드(N3)는 제 1 기준 전압(VREFP)과 문턱 전압(Vtp)의 합까지 강하하게 될 것이다. 제 4 노드(N4)의 전압도 이 시점에서 접지 레벨(0V)로 강하하게 된다. 더불어, 출력 신호(Vout)도 제 4 노드(N4)의 전압에 따라 접지 레벨로 도시한 파형과 같은 형태로 강하하게 될 것이다.

T3 시점에서, 입력 신호(Vin)는 고전압(VDDH=3.3V) 레벨에 도달한다. 그러나 본 발명의 제한 회로들(111a, 112a)과 풀업부(113a), 및 풀다운부(114a)의 동작에 따라 출력 신호(Vout)는 입력 신호(Vin)의 레벨이 제 1 기준 전압(VREFP)보다 높아지는 시점에서부터 접지 레벨(0V)로 출력될 것이다. 이러한 리시버(110a)의 동작에 따라 본 발명의 입력 회로(100)는 높은 데이터 신뢰성을 제공할 수 있다.

T4 시점에서부터는 입력 신호(Vin)의 레벨이 강하하는 형태를 보여준다. 입력 신호(Vin)의 강하시에 제한 회로들(111a, 112a), 풀업부(113a), 및 풀다운부(114a)의 동작에 따른 각 노드들의 전압은 입력 신호(Vin)의 상승 구간에서의 동작의 역과정으로 이해될 수 있다. 따라서, T4 시점부터는 앞서 설명된 T1 내지 T3 시점에서의 동작의 역순으로 리시버(110a)의 동작이 진행되므로, 자세한 설명은 생략하기로 한다.

이상에서는 저전압 공정을 통해서 형성된 리시버(110a)의 동작이 설명되었다. 저전압 트랜지스터들로 형성되었지만, 본 발명의 보호 트랜지스터들(PM2, NM2), 보정 저항(R1, R2)에 의해서 고전압에 대해서도 높은 신뢰성을 갖는 리시버(110a)의 동작이 가능하다.

도 5는 본 발명의 리시버(110)의 다른 실시 예를 보여주는 회로도이다. 도 5를 참조하면, 리시버(110b)는 고전압(VDDH)을 전원 전압으로 사용하는 슈미트 트리거 타입(Schmitt Trigger Type)으로 구성된다. 입력 신호(Vin)에 대해서 히스테리시스 특성을 갖는 출력 신호(Vout)를 제공하기 위한 본 발명의 리시버(110b)는 제한 회로들(111b, 112b), 풀업부(113b), 풀다운부(114b), 히스테리시스 설정부(115b, 116b), 그리고 보상 저항들(R1, R2)을 포함할 수 있다.

제한 회로들(111b, 112b)은 입력 신호(Vin)에 응답하여 인버터를 구성하는 트랜지스터들(PM1, NM1)의 게이트 전압을 제공한다. 제 1 제한 회로(111b)는 입력 신호(Vin)의 레벨이 제 1 기준 전압(VREFP)보다 높아질 때에만 PMOS 트랜지스터(PM1)의 게이트인 제 1 노드(N1)에 입력 신호(Vin)을 전달한다. 즉, 제 1 제한 회로(111b)는 제 1 기준 전압(VREFP) 이상으로 제 1 노드(N1)의 전압을 제한한다. 만일, 입력 신호(Vin)의 레벨이 제 1 기준 전압(VREFP)보다 낮은 경우라면, 제 1 제한 회로(111b)는 입력 신호(Vin)에 관계없이 제 1 기준 전압(VREFP) 레벨로 제 1 노드(N1)를 설정할 것이다.

제 2 제한 회로(112b)는 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 낮을 때에만 NMOS 트랜지스터(NM1)의 게이트인 제 2 노드(N2)에 입력 신호(Vin)을 전달한다. 즉, 제 2 제한 회로(112b)는 제 2 기준 전압(VREFN) 미만으로 제 2 노드(N2)의 전압을 제한한다. 만일, 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 높은 경우라면, 제 2 제한 회로(112b)는 입력 신호(Vin)에 관계없이 제 2 기준 전압(VREFN) 레벨로 제 2 노드(N2)를 유지시킬 것이다. 입력 신호(Vin)의 레벨 변동에 따른 제한 회로들(111b, 112b)의 동작은 후술하는 파형도를 통해서 상세히 설명될 것이다.

트랜지스터들(PM1, NM1)은 인버터를 구성하기 위하여 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)를 포함한다. PMOS 트랜지스터(PM1)는 제 1 노드(N1)에 형성되는 게이트 전압에 응답하여 전원 전압(VDDH)을 스위칭한다. 제 1 제한 회로(111b)에 의해서 설정되는 제 1 노드(N1)의 전압이 문턱 전압(Vtp)보다 높아지면, PMOS 트랜지스터(PM1)는 턴오프될 것이다. 그리고 NMOS 트랜지스터(NM1)는 제 2 노드(N2)에 형성되는 게이트 전압에 응답하여 출력단(N5)의 전압을 풀다운하기 위한 스위칭 동작을 수행한다. 제 2 제한 회로(112b)에 의해서 설정되는 제 2 노드(N2)의 전압이 문턱 전압(Vtn)보다 높아지면, NMOS 트랜지스터(NM1)는 턴온될 것이다. NMOS 트랜지스터(NM1)의 턴오프 조건은 턴온 조건과 반대이다.

보호 트랜지스터들(PM2, NM2)은 고전압(VDDH)으로 제공되는 전원 전압에 대해 인버팅 기능을 수행하는 트랜지스터들(PM1, NM1)을 보호하기 위한 수단이다. 제 1 보호 트랜지스터(PM2)는 게이트 전압으로 제 1 기준 전압(VREFP)을 제공받는다. 제 1 기준 전압(VREFP)은 PMOS 트랜지스터들을 턴온시킬 수 있는 레벨로 제공될 것이다. 제 1 보호 트랜지스터(PM2)는 출력단(Vout)과 고전압(VDDH) 사이에 형성되는 전압을 분배하여 PMOS 트랜지스터(PM1)에 분배되는 전압의 레벨을 낮춘다. 따라서, 전원으로 제공되는 고전압(VDDH)이 PMOS 트랜지스터(PM1)에 걸리는 상황을 차단하여 PMOS 트랜지스터(PM1)를 보호할 수 있다. 제 2 보호 트랜지스터(NM2)는 출력단(Vout)과 접지(GND) 사이에 형성되는 전압을 분배하여 NMOS 트랜지스터(NM1)에 분배되는 전압의 레벨을 낮춘다. 출력단(N5)에 형성되는 전압의 레벨이 고전압(VDDH)으로 제공되더라도, 제 2 보호 트랜지스터(NM2)에 의해서 고전압(VDDH)이 NMOS 트랜지스터(NM1)에 모두 걸리는 상황을 차단할 수 있다. 따라서, NMOS 트랜지스터(NM1)를 고전압(VDDH)으로부터 보호할 수 있다.

히스테리시스 설정부(115b, 116b)는 입력 신호(Vin)에 대한 출력 신호(Vout)의 히스테리시스 효과를 제공하기 위한 회로이다. 즉, 히스테리시스 설정부(115b, 116b)는 출력 신호(Vout)가 천이되기 위한 입력 신호(Vin)의 레벨 기준을 상승 에지(Rising Edge) 및 하강 에지(Falling Edge)에서 다르게 제공하기 위한 구성이다. 예를 들면, 히스테리시스 설정부(115b, 116b)는 입력 신호(Vin)의 상승 에지에서 레벨이 제 1 문턱 전압(VIH) 이상에서 출력 신호(Vout)를 천이(Transition)시킨다. 더불어, 히스테리시스 설정부(115b, 116b)는 입력 신호(Vin)의 하강 에지에서는 제 2 문턱 전압(VIL) 미만에서 출력 신호(Vout)를 천이(Transition)시킨다.

히스테리시스 설정부(115b, 116b)의 트랜지스터들(PM5, NM5)은 제 5 노드(N5)와 제 6 노드(N6)에 설정되는 전압에 따라 턴오프 또는 턴온 레벨이 결정된다. 즉, 트랜지스터(PM5)는 제 1 노드(N1)의 전압이 제 5 노드(N5) 전압보다 PMOS 문턱 전압(Vtp)만큼 낮아야 턴오프된다. 반면, 트랜지스터(NM5)는 제 2 노드(N2)에 형성되는 전압의 레벨이 제 6 노드(N6)의 전압보다 문턱 전압(Vtn) 이상으로 높아질 때 턴온된다. 이러한 특성에 따라 제 1 노드(N1)와 제 2 노드(N2)의 전압을 결정하는 입력 신호(Vin)에 대해 히스테리시스 특성을 갖는 출력 신호(Vout)를 제공할 수 있다.

입력 신호(Vin)의 상승 에지(Rising Edge)에서는 제 2 기준 전압(VREFN)을 제공받는 히스테리시스 설정부(116b)에 의해서 출력 전압의 천이가 제어된다. 먼저, 입력 신호(Vin)의 레벨이 0V인 경우, 제 6 노드(N6)는 제 2 기준 전압(VREFN)으로 설정된다. 이때, 출력 신호(Vout)의 레벨은 NMOS 트랜지스터(NM6)의 게이트 전압(VREFN)보다 높은 고전압(VDDH)이다. 따라서, NMOS 트랜지스터(NM6)는 턴오프된다. 반면, NMOS 트랜지스터들(NM7, NM8)은 턴온된다. 결국, 제 6 노드(N6)의 전압은 제 2 기준 전압(VREFN)으로 설정될 것이다. 하지만, 입력 신호(Vin)의 레벨이 증가하면 NMOS 트랜지스터(NM5)가 서서히 턴온되면서 제 6 노드(N6)의 전압은 감소하게 될 것이다. 하지만, 제 2 노드(N2)의 전압이 제 6 노드(N6)의 전압보다 문턱 전압(Vtn)만큼 높아지면, NMOS 트랜지스터(NM1)가 턴온되고, 이때부터 출력 신호(Vout)의 레벨은 낮아지기 시작할 것이다.

입력 신호(Vin)의 하강 에지(Falling Edge)에서는 제 1 기준 전압(VREFP)을 제공받는 히스테리시스 설정부(115b)에 의해서 출력 전압의 천이가 제어된다. 먼저, 입력 신호(Vin)의 레벨이 고전압(VDDH=V3.3V)인 경우, PMOS 트랜지스터들(PM5, PM1)은 턴오프 상태이기 때문에, 제 5 노드(N5)는 제 1 기준 전압(VREFP)으로 설정된다. 이때, 출력 신호(Vout)의 레벨은 접지 상태에 대응하는 0V이다. 따라서, PMOS 트랜지스터(PM6)는 턴오프, PMOS 트랜지스터들(PM7, PM8)은 턴온된다. 결국, 제 6 노드(N6)의 전압은 제 1 기준 전압(VREFP)으로 설정될 것이다. 하지만, 입력 신호(Vin)의 레벨이 (VDDH-Vtp) 이하의 레벨로 감소하면, PMOS 트랜지스터(PM5)가 턴온되기 시작하고, 제 5 노드(N5) 및 출력 신호(Vout)의 레벨도 상승하기 시작할 것이다.

입력 신호(Vin)의 하강 에지에서 히스테리시스 설정부(116b)의 동작은 상승 에지에서의 동작과 역의 관계를 갖는다. 따라서, 이러한 동작은 후술하는 타이밍도에서 더욱 상세하게 설명될 것이다.

이상에서는 본 발명의 슈미트 트리거 형태의 리시버(110b)에 대한 회로 구조가 간략히 설명되었다. 제한 회로(111b, 112b), 풀업부(113b), 풀다운부(114b), 히스테리시스 설정부(115b, 116b), 그리고 보상 저항들(R1, R2)을 구성하는 소자들은 통상의 저전압 공정을 통해서 형성될 수 있다. 하지만, 본 발명의 리시버(110b)는 저전압 공정을 통해서 형성된 소자들만으로도 고전압(VDDH)의 전원에 의해서 구동될 수 있다. 더불어, 높은 신뢰성을 갖는 슈미트 트리거 회로를 구성할 수 있어 잡음에 대한 높은 필터링 특성을 제공할 수 있다.

도 6은 도 5의 리시버(110b)의 동작을 보여주는 파형도이다. 도 6을 참조하면, 리시버(110b)는 고전압(VDDH) 레벨의 스윙폭을 갖는 입력 신호(Vin)에 대해서 높은 잡음 특성을 갖는 출력 신호(Vout)를 제공할 수 있다. 전원 전압으로 제공되는 고전압(VDDH)은 3.3V, 제 1 기준 전압(VREFP)은 1.5V, 제 2 기준 전압(VREFN)은 1.8V로 가정하기로 한다.

T1 시점의 이전에는, 입력 신호(Vin)의 레벨은 0V를 유지하는 것으로 가정한다. 따라서, 제 1 제한 회로(111b)에 의해서 제 1 노드(N1)의 전압은 제 1 기준 전압(VREFP)과 같은 레벨인 1.5V로 설정될 것이다. 0V의 입력 신호(Vin)를 게이트 전압으로 제공받는 PMOS 트랜지스터(PM3)는 턴온되고, 제 1 기준 전압(VREFP)을 게이트 전압으로 제공받는 PMOS 트랜지스터(PM4)는 턴오프될 것이기 때문이다.

T1 시점의 이전에 제 1 노드(N1)에 설정되는 전압을 게이트 전압으로, 고전압(VDDH)을 소스 전압으로 제공받는 PMOS 트랜지스터(PM5)는 턴온된다. 더불어, 제 1 노드(N1)에 설정되는 전압을 게이트 전압으로 제공받는 PMOS 트랜지스터(PM1)도 턴온되며, 제 1 기준 전압(VREFP)을 게이트 전압으로, 제 3 노드(N3)의 전압을 소스 전압으로 제공받는 제 1 보호 트랜지스터(PM2)도 턴온된다.

더불어, T1 시점의 이전에 제 2 제한 회로(112b)에 의해서 제 2 노드(N2)의 전압은 0V로 설정될 것이다. 0V의 입력 신호(Vin)에 의해서 제 2 제한 회로(112b)의 NMOS 트랜지스터(NM3)는 턴오프되고, NMOS 트랜지스터(NM4)는 턴온된다. T1 시점의 이전에 제 2 노드(N2)의 전압은 입력 신호(Vin)에 해당하는 0V으로 설정될 것이다. 더불어, 제 2 노드(N2)에 형성되는 전압을 게이트 전압으로, 접지 전압을 소스 전압으로 제공받는 NMOS 트랜지스터(NM1)와 히스테리시스 설정부(116b)의 NMOS 트랜지스터(NM5)도 턴오프된다. 제 4 노드(N4)는 제 2 보호 트랜지스터(NM2)의 게이트 전압인 제 2 기준 전압(VREFN)으로 셋업될 것이다. 출력 신호가 고전압(VDDH)으로 설정되더라도 제 2 보호 트랜지스터(NM2)의 게이트 전압(VREFN)이 고정되어 있기 때문에, 게이트-소스 전압(Vgs)의 전위차에 해당하는 레벨로 제 4 노드(N4)의 전압이 설정될 것이다. 상술한 상태에서, 출력 신호(Vout)는 고전압(VDDH=3.3V)과 연결되고 접지와는 차단될 것이다. 따라서, 출력 신호(Vout)는 리시버(110b)의 전원으로 제공되는 고전압(VDDH=3.3V)으로 출력될 것이다.

T1 시점에서부터 T2 시점까지, 패드(Pad)를 통해서 제공되는 입력 신호(Vin)의 레벨이 증가하게 될 것이다. 이때에도 제 1 제한 회로(111b)는 여전히 제 1 노드(N1)를 제 1 기준 전압(VREFP)인 1.5V 레벨로 유지할 것이다. PMOS 트랜지스터(PM4)의 소스 전압인 입력 신호(Vin)의 레벨이 게이트 전압(VREFP)보다 낮기 때문에 턴오프 상태를 유지한다. 그리고 PMOS 트랜지스터(PM3)의 게이트 전압으로 제공되는 입력 신호(Vin)는 PMOS 트랜지스터(PM3)의 소스 전압인 제 1 기준 전압(VREFP)보다 낮기 때문에, PMOS 트랜지스터(PM3)는 턴온 상태를 유지할 것이다. 따라서, 제 1 노드(N1)의 전압은 제 1 기준 전압(VREFP)인 1.5V를 유지할 것이다.

T1시점에서부터 T2 시점에서, 패드(Pad)를 통해서 입력된 입력 신호(Vin)가 제 2 제한 회로(112b)에 의해서 제 2 노드(N2)에 전달된다. 이 시점에서는 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 낮기 때문에, NMOS 트랜지스터(NM3)는 턴오프 상태를 유지하고, NMOS 트랜지스터(NM4)는 턴온 상태를 유지하게 될 것이다. 따라서, 입력 신호(Vin)가 제 2 노드(N2)에 전달된다. 여기서, 제 2 노드(N2)의 전압이 증가함에 따라 NMOS 트랜지스터들(NM1, NM5)이 서서히 턴온되기 시작한다. 이러한 현상은 시점(T1')에서 발생하기 시작할 것이다. 하지만, 제 2 노드(N2)에 설정되는 전압의 레벨이 제 6 노드(N6)의 전압보다 문턱 전압(Vtn)만큼 높아지기 이전에는 완전히 NMOS 트랜지스터(NM1)는 턴온되지 않을 것이다. 더불어, 이때, 출력단에 형성되는 출력 전압(Vout)도 낮아지기 시작하고, 연쇄적으로 제 7 노드(N7)의 전압도 낮아지기 시작할 것이다. 특히, 제 6 노드(N6)의 전압은 일정 구간(T1'~T2) 동안 제 2 기준 전압(VREFN)이 트랜지스터들(NM8, NM5)과 보상 저항(R2)에 분배되는 전압 레벨로 유지될 수 있다. 이 구간에서 제 6 노드(N6)의 전압은 일정값을 유지할 수 있다.

T2 시점 내지 T3 시점에서, 본 발명의 히스테리시스 설정부(115b, 116b)에 의한 출력 전압(Vout)의 천이가 발생한다. T2 시점에서 입력 신호(Vin)는 VDDH/2에 해당하는 레벨에 도달했지만, 제 2 노드(N2)의 전압이 제 6 노드(N6)의 전압보다 문턱 전압(Vtn) 이상으로 높아지는 시점은 T2' 시점이다. 따라서, 입력 신호(Vin)가 VDDH/2 레벨보다 높은 하이 기준치(VIH)에 도달하면, NMOS 트랜지스터(NM1)가 턴온되고, 출력 신호(Vout)가 접지 레벨로 천이될 것이다.

T3 시점에, 입력 신호(Vin)는 고전압(VDDH) 레벨에 도달하고, T4 시점부터는 입력 신호의 하강 에지가 시작된다. 하지만, 출력 신호(Vout)의 레벨은 하강 에지가 진행되더라도 입력 신호(Vin)의 레벨이 기준 전압(VIL) 이상이라면, 여전히 로우 레벨을 유지하게 될 것이다.

T4 시점에서, 입력 신호(Vin)는 고전압(VDDH) 레벨에서 하강하기 시작한다. 이때, 제 1 노드(N1)의 레벨도 고전압(VDDH)으로부터 하강하기 시작할 것이다. 하지만, 제 1 노드(N1)의 레벨이 VDDH-Vtp 이하로 감소하지 않은 상태에서는 PMOS 트랜지스터(PM1)는 턴오프 상태를 유지할 것이다. 따라서, 출력 신호(Vout)의 레벨은 0V를 유지한다. 하지만, 제 1 노드(N1)의 전압이 감소함에 따라 제 5 노드(N5)는 서서히 충전되고, 전압은 상승하게 될 것이다. T4' 시점에서는 여전히 로우 레벨을 유지하지만, 출력 신호(Vout)의 레벨도 증가하기 시작한다.

T5 시점에서도 입력 신호(Vin)의 레벨은 VDDH-Vtp 이하로 감소하지 않은 상태이기 때문에, 출력 신호(Vout)는 증가하고 있지만, 로우 레벨을 유지한다. 하지만, T5' 시점에서, 입력 신호(Vin) 및 제 1 노드(N1)의 전압은 VDDH-Vtp(=VIL)까지 강하되고, PMOS 트랜지스터(PM1)는 턴온된다. 이때, 출력 신호(Vout)는 하이 레벨로 상승하고 고전압(VDDH)에 도달하게 될 것이다. 여기서, 출력 신호(Vout)가 하이 레벨로 천이되기 위한 입력 신호(Vin)의 레벨인 기준 전압(VIL)과 로우 레벨로 천이되기 위한 기준 전압(VIH)는 서로 다른 값에 대응한다. 따라서, 히스테리시스 특성이 제공될 수 있다.

T6 시점에, 입력 신호(Vin)가 0V로 설정된다. 그러나 출력 신호(Vout)는 입력 신호(Vin)가 기준 전압(VIL)까지 하강한 시점(T5')부터 이미 하이 레벨로 천이완료된 상태이다. 따라서, 서로 다른 기준 전압들(VIL, VIH)에 따라 본 발명의 리시버(110b)는 입력 신호(Vin)에 대한 명확한 히스테리시스 특성을 제공할 수 있다.

도 7은 본 발명의 다른 실시 예에 따른 입력 회로(100b)를 보여주는 블록도이다. 도 7을 참조하면, 본 발명의 입력 회로(100b)는 리시버(110'), 레벨 시프터(120'), 그리고 버퍼(130')를 포함할 수 있다. 입력 회로(110b)는 저전압(VDD)의 전원 조건에서도 높은 신뢰성으로 신호를 수신할 수 있다.

리시버(110')는 패드(Pad)를 통해서 전달되는 입력 신호(105)를 칩에서 처리하기 위한 전기 신호로 수신한다. 리시버(110')는 저전압(VDD)을 전원 전압으로 사용하여 입력 신호(105)를 수신할 수 있다. 리시버(110')는 패드(Pad)를 통해서 시스템 온 칩(20)의 외부에서 제공되는 입력 신호(105)를 저전압(VDD)에 의해서 구동되는 CMOS 회로 또는 슈미트 트리거(Schmitt Trigger) 회로로 제공될 수 있다.

레벨 시프터(120')는 리시버(110')의 출력 신호의 레벨을 내부 회로(200, 도 1 참조) 또는 버퍼(130)에서 래치 및 처리할 수 있는 레벨로 변환한다. 리시버(110')에서 출력되는 신호는 저전압(VDD)이기 때문에 레벨 시프터(120')는 별도의 고전압 레벨(VDDH)을 사용할 필요가 없다. 레벨 시프터(120')는 저전압(VDD) 레벨로 입력되는 신호를 저전압(VDD) 도메인의 신호로 변경하여 버퍼(130)로 제공한다.

이상에서 설명된 입력 회로(100b)는 저전압(VDD)을 전원 전압으로 사용하는 리시버(110') 및 레벨 시프터(120')를 포함한다. 여기서, 리시버(110')와 레벨 시프터(120')는 앞서 도 2에서 설명된 리시버(110) 및 레벨 시프터(120)와 동일한 회로를 사용할 수 있다. 다만, 도 2의 리시버(110)와 레벨 시프터(120)에 고전압(VDDH)이 아닌 저전압(VDD)의 전원이 제공될 것이다. 본 발명의 입력 회로(100b)는 고전압(VDDH)이나, 저전압(VDD), 또는 다양한 레벨의 전원 전압에 대해서도 모두 높은 신뢰성 및 잡음 특성을 제공할 수 있다.

도 8은 도 7의 리시버(110')의 일 실시 예를 보여주는 회로도이다. 도 8을 참조하면, 리시버(110a)는 제한 회로들(111a, 112a), 풀업부(113'a), 풀다운부(114'a), 그리고 보상 저항들(R1, R2)을 포함한다. 여기서, 제 1 기준 전압(VREFP)은 0V, 제 2 기준 전압(VREFN)은 1.8V인 것으로 가정한다.

제한 회로들(111'a, 112'a)은 입력 신호(Vin)에 응답하여 인버터를 구성하는 트랜지스터들(PM1, NM1)의 게이트 전압을 제공하기 위한 소자들이다. 제 1 제한 회로(111'a)는 입력 신호(Vin)의 레벨이 제 1 기준 전압(VREFP)보다 높아질 때에만 트랜지스터(PM1)의 게이트인 제 1 노드(N1)에 입력 신호(Vin)를 전달한다. 즉, 제 1 제한 회로(111'a)는 제 1 기준 전압(VREFP) 이상으로 제 1 노드(N1)의 전압을 제한한다. 하지만, 입력 신호(Vin)의 레벨은 항상 0V 이상이므로, 입력 신호(Vin)의 레벨이 제 1 노드(N1)에 동일하게 제공될 것이다.

제 2 제한 회로(112'a)는 입력 신호(Vin)의 레벨이 제 2 기준 전압(VREFN)보다 낮을 때에만 트랜지스터(NM1)의 게이트인 제 2 노드(N2)에 입력 신호(Vin)을 전달한다. 즉, 제 2 제한 회로(112'a)는 제 2 기준 전압(VREFN) 미만으로 제 2 노드(N2)의 전압을 제한한다. 하지만, 입력 신호(Vin)의 레벨의 최대치가 1.8V 이므로, 제 2 노드에도 입력 신호(Vin)의 레벨이 변동없이 전달될 것이다. 즉, 제한 회로들(111'a, 112'a)은 입력 신호(Vin)와 전원 전압의 레벨이 저전압(VDD)일 경우에는 입력 신호(Vin)에 대한 어떠한 제한도 제공하지 않도록 설정될 수 있을 것이다.

풀업부(113'a) 및 풀다운부(114'a)는 입력 신호(Vin)의 레벨에 따라 출력 신호(Vout)을 풀업 또는 풀다운하는 트랜지스터들이다. 여기서, 보호 트랜지스터(PM2) 및 보호 트랜지스터(NM2)는 항상 턴온 상태로 존재한다. 따라서, 제 3 노드(N3), 제 4 노드(N4), 그리고 출력 신호(Vout)의 전압은 동일한 값으로 간주할 수 있다.

PMOS 트랜지스터(PM1)는 제 1 노드(N1)에 전달되는 입력 신호(Vin)의 레벨이 문턱 전압(Vtp) 이상으로 상승하면 턴오프된다. 반면, NMOS 트랜지스터(NM1)는 제 2 노드(N2)에 전달되는 입력 신호(Vin)의 레벨이 문턱 전압(Vtn) 이상으로 상승하면 턴온된다. 즉, 문턱 전압들(Vtn)의 레벨이 약간 차이가 날 수도 있지만, 거의 동시에 트랜지스터들(PM1, NM1)은 상보적으로 턴오프되거나 턴온된다.

도 9는 도 8의 리시버(110'a)의 동작을 간략히 보여주는 파형도이다. 도 9를 참조하면, 리시버(110'a)는 저전압(VDD) 레벨의 스윙폭을 갖는 입력 신호(Vin)에 대해서 높은 신뢰성의 출력 신호(Vout)를 제공할 수 있다. 여기서, 입력 신호(Vin)의 레벨이 변하기 시작하는 T1 시점 이전에는 입력 신호(Vin)의 레벨이 0V라 가정하기로 한다. 그리고 전원 전압(VDD)은 1.8V, 제 1 기준 전압(VREFP)은 0V, 제 2 기준 전압(VREFN)은 1.8V라 가정하기로 한다.

T1 시점의 이전에는, 입력 신호(Vin)의 레벨은 0V이다. 따라서, 제 1 제한 회로(111'a)에 의해서 제 1 노드(N1)의 전압은 0V로 설정될 것이다. 왜냐하면, 0V의 입력 신호(Vin)에 의해서 제 1 제한 회로(111'a)의 PMOS 트랜지스터(PM3)와 PMOS 트랜지스터(PM4)는 모두 턴온될 것이기 때문이다. 따라서, 제 1 노드(N1)의 전압을 게이트 전압으로, 고전압(VDDH)을 소스 전압으로 제공받는 PMOS 트랜지스터(PM1)는 턴온 상태를 유지한다. 더불어, 제 1 기준 전압(VREFP=0V)을 게이트 전압으로, 제 3 노드(N3)의 전압을 소스 전압으로 제공받는 제 1 보호 트랜지스터(PM2)도 턴온된다. 더불어, T1 시점의 이전에는 제 2 노드(N2)의 전압은 입력 신호(Vin)에 해당하는 0V으로 제공될 것이다. 그리고 제 2 노드(N2)의 전압을 게이트 전압으로, 접지 전압을 소스 전압으로 제공받는 NMOS 트랜지스터(NM1)는 턴오프된다. 더불어, 제 4 노드(N4)는 제 2 보호 트랜지스터(NM2)의 게이트 전압인 제 2 기준 전압(VREFN)으로 셋업될 것이다. 출력단에 형성되는 출력 신호(Vout)는 전원 전압(VDD)에 대응하는 레벨로 설정될 것이다.

T1 시점에서부터 패드(Pad)를 통해서 제공되는 입력 신호(Vin)의 레벨이 증가하게 될 것이다. 입력 신호(Vin)의 레벨 증가에 따라 제 1 노드(N1) 및 제 2 노드(N2)의 전압이 증가하게 된다. 그리고 제 3 노드(N3), 제 4 노드(N4), 그리고 출력단의 출력 신호(Vout)는 1.8V를 유지한다.

T2 시점에서, 입력 신호(Vin)의 레벨은 거의 동일한 레벨로 제 1 노드(N1) 및 제 2 노드(N2)에 전달된다. 제 1 노드(N1) 및 제 2 노드(N2)에 전달된 입력 신호(Vin)의 레벨이 NMOS 트랜지스터(NM1)의 문턱 전압(Vtn) 또는 전원 전압(VDD)과 PMOS 트랜지스터(PM1)의 문턱 전압(Vtp)의 차이보다 높아지면, PMOS 트랜지스터(PM1)는 턴오프, NMOS 트랜지스터(NM1)는 턴온된다. 이때, 출력단은 풀다운된다. 그러면 출력 신호(Vout), 제 3 노드(N3), 제 4 노드(N4)의 레벨은 접지 레벨(또는, 0V)로 강하한다. 출력 신호(Vout)가 천이하는 시점은 입력 신호(Vin)의 최대 레벨(VDD)의 1/2에 해당하는 레벨에 도달하는 시점 부근이다.

T3 시점에서, 입력 신호(Vin)는 최대 레벨인 1.8V에 도달하는 시점이다. 그리고 입력 신호(Vin)의 레벨이 VDD/2 이하로 강하되는 T5 시점까지는 출력 신호(Vout)의 레벨은 접지 레벨인 0V를 유지할 것이다. T5 시점에서, 입력 신호(Vin)의 레벨이 VDD/2 이하로 강하할 것이다. 이때, PMOS 트랜지스터(PM1)는 턴온되고, NMOS 트랜지스터(NM1)는 턴오프된다. 그러면, 출력단의 풀업 작용에 의해서 출력 신호(Vout), 제 3 노드(N3), 제 4 노드(N4)의 레벨은 전원 전압과 동일한 레벨(또는, VDD로 천이한다.

이상에서는 고전압(VDDH)을 사용할 수 있는 리시버(110'a)에 저전압(VDD)을 전원 전압으로 제공하고, 기준 전압(VREFP, VREFN)의 조정을 통해서 저전압 입력 신호(Vin)에 대해서도 높은 수신 능력을 제공할 수 있음이 설명되었다. 따라서, 본 발명의 리시버(100)는 다양한 레벨의 전원 전압에 대해서 높은 신뢰성을 갖는 인터페이스를 제공한다.

도 10은 도 7의 리시버(110')의 다른 실시 예에 따른 구조를 보여주는 회로도이다. 도 10을 참조하면, 리시버(110'b)는 저전압(VDD)을 전원 전압으로 사용하는 슈미트 트리거 타입(Schmitt Trigger Type)으로 구성된다. 입력 신호(Vin)에 대해서 히스테리시스 특성을 갖는 출력 신호(Vout)를 제공하기 위한 본 발명의 리시버(110'b)는 제한 회로들(111'b, 112'b), 풀업부(113'b), 풀다운부(114'b), 히스테리시스 설정부(115'b, 112'b), 그리고 보상 저항들(R1, R2)을 포함할 수 있다. 제 4 실시 예에 따른 리시버(110'b)는 제 2 실시 예의 리시버(110b)에 전원 전압(VDDH) 및 기준 전압들(VREFP, VREFN)을 조정하여 구동하는 실시 예이다. 따라서, 본 발명의 리시버(110b, 110'b)에 따르면 고전압(VDDH)과 저전압(VDD)의 전원을 사용하는 다양한 상황에서 높은 신호 수신 능력을 구비하는 슈미트 트리거 리시버를 구현할 수 있다.

제한 회로들(111'b, 112'b)은 입력 신호(Vin)에 응답하여 인버터를 구성하는 트랜지스터들(PM1, NM1)의 게이트 전압을 제공한다. 하지만, 저전압의 전원 전압 조건에서 제 1 기준 전압(VREFP)이 0V, 제 2 기준 전압(VREFN)이 1.8V로 설정되면, 제한 회로들(111'b, 112'b)은 입력 신호(Vin)를 제 1 노드(N1) 및 제 2 노드(N2)에 바이패스(Bypass) 시킨다.

PMOS 트랜지스터(PM1)는 제 1 노드(N1)에 형성되는 게이트 전압에 응답하여 전원 전압(VDD)을 스위칭한다. 제 1 노드(N1)의 전압이 MOS 트랜지스터(PM1)의 소스 전압보다 문턱 전압(Vtp) 이상으로 높아지면, PMOS 트랜지스터(PM1)는 턴오프될 것이다. 그리고 NMOS 트랜지스터(NM1)는 제 2 노드(N2)에 형성되는 게이트 전압에 응답하여 출력단(N5)의 전압을 풀다운하기 위한 스위칭 동작을 수행한다. 제 2 노드(N2)의 전압이 문턱 전압(Vtn)보다 높아지면, NMOS 트랜지스터(NM1)는 턴온될 것이다.

보호 트랜지스터들(PM2, NM2)은 저전압의 전원 전압(VDD)에 대해 보호 기능을 수행할 수 있다. 하지만, 보호 트랜지스터들(PM2, NM2)은 리시버(110'b)가 고전압(VDDH)으로 구동되는 환경에서 인버팅 기능을 수행하는 CMOS 트랜지스터들(PM1, NM1)을 보호하기 위한 수단이다. 저전압 조건에서 보호 트랜지스터들(PM2, NM2)은 항상 턴온 조건을 유지할 것이다.

히스테리시스 설정부(115'b, 116'b)는 입력 신호(Vin)의 출력 신호(Vout) 간에 히스테리시스 효과를 제공하기 위한 회로이다. 즉, 히스테리시스 설정부(115'b, 116'b)는 출력 신호(Vout)가 천이되는 입력 신호(Vin)의 레벨이 상승 에지(Rising Edge)에서와 하강 에지(Falling Edge)에서 각각 다른 값으로 설정하기 위한 회로이다. 예를 들면, 히스테리시스 설정부(115'b, 116'b)는 입력 신호(Vin)의 상승 에지에서 레벨이 제 1 문턱 전압(VIH) 이상에서 출력 신호(Vout)를 천이(Transition)시킨다. 더불어, 히스테리시스 설정부(115'b, 116'b)는 입력 신호(Vin)의 하강 에지에서는 기준 전압(VIL) 미만에서 출력 신호(Vout)를 천이(Transition)시킨다.

히스테리시스 설정부(115'b, 116'b)의 트랜지스터들(PM5, NM5)은 제 5 노드(N5)와 제 6 노드(N6)에 설정되는 전압에 따라 턴오프 또는 턴온 레벨이 결정된다. 즉, PMOS 트랜지스터(PM5)는 제 1 노드(N1)의 전압이 제 5 노드(N5) 전압보다 문턱 전압(Vtp)만큼 낮아야 턴오프된다. 반면, NMOS 트랜지스터(NM5)는 제 2 노드(N2)에 형성되는 전압의 레벨이 제 6 노드(N6)의 전압보다 문턱 전압(Vtn) 이상으로 높아질 때 턴온된다. 이러한 특성에 따라 제 1 노드(N1)와 제 2 노드(N2)의 전압을 결정하는 입력 신호(Vin)에 대해 히스테리시스 특성을 갖는 출력 신호(Vout)를 생성할 수 있다.

입력 신호(Vin)의 상승 에지(Rising Edge)에서는 제 2 기준 전압(VREFN)을 제공받는 히스테리시스 설정부(116'b)에 의해서 출력 신호(Vout)의 천이가 제어된다. 입력 신호(Vin)의 레벨이 0V인 경우, PMOS 트랜지스터들(PM1, PM2, PM5)의 턴온 조건에 따라 제 5 노드(N5)는 전원 전압(VDD=1.8V)으로 설정된다. 더불어, 제 6 노드(N6)는 제 2 기준 전압(VREFN=1.8V)으로 설정된다.

입력 신호(Vin)의 레벨이 증가하면 NMOS 트랜지스터(NM5)가 턴온되기 시작하고, 제 6 노드(N6)의 전압은 강하하기 시작한다. 그리고 입력 신호(Vin)의 레벨이 제 6 노드(N6)의 전압보다 문턱 전압(Vtn)만큼 높아지면, NMOS 트랜지스터(NM1)는 턴온되고, 이때부터 출력 신호(Vout)의 레벨은 급격히 낮아질 것이다.

입력 신호(Vin)의 하강 에지(Falling Edge)에서는 제 1 기준 전압(VREFP)을 제공받는 히스테리시스 설정부(115'b)에 의해서 출력 신호(Vout)의 천이가 제어된다. 먼저, 입력 신호(Vin)의 레벨이 전원 전압(VDD=1.8V) 레벨인 경우, 트랜지스터들(PM5, PM1)은 턴오프 상태이기 때문에, 제 5 노드(N5)는 0V로 설정된다. 이때, 출력 신호(Vout)의 레벨은 접지 상태에 대응하는 0V이다. 하지만, 입력 신호(Vin)의 레벨이 (VDD-Vtp) 이하로 감소하면, PNMOS 트랜지스터(PM5)가 턴온되기 시작하고, 제 5 노드(N5) 및 출력 신호(Vout)의 레벨도 상승하기 시작할 것이다.

입력 신호(Vin)의 하강 에지에서 히스테리시스 설정부(116'b)의 동작은 상승 에지에서의 동작과 역의 관계를 갖는다. 따라서, 이러한 동작은 후술하는 타이밍도에서 더욱 상세하게 설명될 것이다.

이상에서는 본 발명의 슈미트 트리거 형태의 리시버(110'b)에 대한 회로 구조가 간략히 설명되었다. 앞서 고전압(VDDH)의 전원 전압 조건에서 슈미트 트리거 회로의 동작을 정확히 수행한 리시버(110b, 도 5 참조)와 마찬가지로 본 발명의 리시버(110'b)는 저전압(VDD) 조건에서도 높은 정확도로 입력 신호(Vin)를 수신할 수 있다. 다만, 저전압(VDD) 조건에서는 기준 전압(VREFP, VREFN)의 조정이 필요하다.

도 11은 도 10의 리시버(110'b)의 동작을 보여주는 파형도이다. 도 11을 참조하면, 리시버(110'b)는 저전압(VDD) 레벨의 스윙폭을 갖는 입력 신호(Vin)에 대해서 히스테리시스 특성을 갖는 출력 신호(Vout)를 제공할 수 있다. 여기서, 저전압(VDD)은 1.8V, 제 1 기준 전압(VREFP)은 0V, 제 2 기준 전압(VREFN)은 1.8V로 가정하기로 한다. 따라서, 제 1 노드(N1) 및 제 2 노드(N2)는 앞서 설명한 바와 같이 입력 신호(Vin)와 동일한 전압 레벨을 갖는다.

T1 시점의 이전에, 입력 신호(Vin)의 레벨은 0V를 유지한다. 제 1 노드(N1)에 설정되는 전압을 게이트 전압으로, 저전압(VDD)을 소스 전압으로 제공받는 PMOS 트랜지스터(PM5)는 턴온된다. 더불어, 제 1 노드(N1)에 설정되는 전압을 게이트 전압으로 제공받는 PMOS 트랜지스터(PM1)도 턴온된다. 제 1 기준 전압(VREFP=0V)을 게이트 전압으로, 제 3 노드(N3)의 전압을 소스 전압으로 제공받는 제 1 보호 트랜지스터(PM2)도 턴온될 것이다. 더불어, 0V의 입력 신호(Vin)에 의해서 NMOS 트랜지스터(NM1)와 NMOS 트랜지스터(NM5)는 턴오프된다. 따라서, 이 시점에서 출력단에 형성되는 출력 신호(Vout)의 레벨은 하이 레벨인 1.8V로 설정될 것이다.

T1 시점에서부터 패드(Pad)를 통해서 제공되는 입력 신호(Vin)의 레벨이 증가하게 될 것이다. 더불어, 제 1 노드(N1) 및 제 2 노드(N2)의 전압이 증가함에 따라 NMOS 트랜지스터들(NM1, NM5)이 서서히 턴온되기 시작한다. 따라서, 제 6 노드(N6)의 전압은 점차 강하하게 된다. 하지만, 제 2 노드(N2)에 설정되는 전압의 레벨이 제 6 노드(N6)의 전압보다 문턱 전압(Vtn)만큼 높아지기 이전에는 완전히 NMOS 트랜지스터(NM1)는 턴온되지 않을 것이다. 따라서, 출력단에 형성되는 출력 신호(Vout)의 레벨은 저전압(VDD) 상태를 유지할 것이다.

T2 시점이 지나면 입력 신호(Vin)의 레벨은 제 6 노드(N6)의 전압보다 문턱 전압(Vtn)만큼 높아지게 된다. 제 6 노드(N6) 전압은 기준 전압(VREFN)이 NMOS 트랜지스터들(NM8, NM5)과 보상 저항(R2)에 분배된 전압에 대응한다. 따라서, 제 6 노드(N6) 전압은 입력 신호의 상승에 따라 서서히 감소하게 된다. 그리고, 입력 신호(Vin)이 레벨이 제 6 노드(N6) 전압보다 문턱 전압(Vtn)만큼 높아지는 순간, NMOS 트랜지스터(NM1)가 턴온되고, 출력단은 풀다운된다. 따라서, 출력 신호(Vout)의 레벨은 접지 전압(0V) 레벨로 강하한다. 여기서, 제 6 노드(N6)의 전압 설정을 제공하는 히스테리시스 설정부(116'b)에 의해서 입력 신호(Vin)가 VDD/2 보다 높은 전압(VIH)에 도달하는 시점에 출력 신호(Vout)가 천이될 수 있다.

T3 시점에 입력 신호(Vin)의 레벨은 저전압(VDD)에 도달하고, T4 시점부터는 강하하기 시작한다. T4 시점에 입력 신호(Vin)의 레벨이 감소함에 따라 PMOS 트랜지스터(PM5)를 통해서 제 5 노드(N5)로 전하가 유입되기 시작할 것이다. 따라서, 제 5 노드(N5)의 전압은 점차 증가하게 된다. 하지만, 입력 신호(Vin)의 레벨이 VDD-Vtp 이하로 감소하지 않은 상태에서는 PMOS 트랜지스터(PM1)는 턴오프 상태를 유지할 것이다. 따라서, 출력 신호(Vout)의 레벨은 0V를 유지한다.

T5 시점에 입력 신호(Vin)의 레벨은 VDD/2로 하강하게 된다. 하지만, T5 시점에서 입력 신호(Vin)의 레벨이 VDD-Vtp 이하로 감소하지 않은 상태이기 때문에, 출력 신호(Vout)는 로우 레벨을 유지한다. 하지만, 입력 신호(Vin)의 레벨이 (VDD-Vtp)까지 강하되면, PMOS 트랜지스터(PM1)는 턴온된다. 이때, 출력 신호(Vout)는 하이 레벨로 상승한다. 도면에서는 T5' 시점으로 도시하였다. 여기서, 출력 신호(Vout)가 하이 레벨로 천이되기 위한 입력 신호(Vin)의 레벨인 기준 전압(VIL)과 로우 레벨로 천이되기 위한 기준 전압(VIH)은 서로 다른 값에 대응한다. 따라서, 히스테리시스 특성이 제공될 수 있다.

T6 시점에, 입력 신호(Vin)가 0V에 도달한다. 그러나 출력 신호(Vout)는 입력 신호(Vin)가 기준 전압(VIL)까지 하강한 시점부터 이미 하이 레벨로 천이 완료된 상태이다.

이상에서는 입력 신호(Vin)의 대한 출력 신호(Vout)의 천이 기준(VIL, VIH)이 상승 에지와 하강 에지에서 다르게 작용하는 본 발명의 리시버(110'b)의 동작이 간략히 설명되었다. 본 발명에서는 저전압(VDD)의 전원 전압 상태에서도 기준 전압(VREFP, VREFN)의 변경을 통해서 입력 신호(Vin)의 수신이 가능하다.

도 12는 본 발명의 실시 예에 따른 휴대용 단말기를 나타내는 블록도이다. 도 12를 참조하면, 본 발명의 실시 예에 따른 휴대용 단말기(1000)는 이미지 처리부(1100), 무선 송수신부(1200), 오디오 처리부(1300), 이미지 파일 생성부(1400), 메모리(1500), 사용자 인터페이스(1600), 그리고 컨트롤러(1700)를 포함한다.

이미지 처리부(1100)는 렌즈(1110), 이미지 센서(1120), 이미지 프로세서(1130), 그리고 디스플레이부(1140)를 포함한다. 무선 송수신부(1210)는 안테나(1210), 트랜시버(1220), 모뎀(1230)을 포함한다. 오디오 처리부(1300)는 오디오 프로세서(1310), 마이크(1320), 그리고 스피커(1330)를 포함한다.

여기서, 메모리(1500)는 본 발명의 실시 예에 따른 메모리 카드(MMC, eMMC, SD, micro SD) 등으로 제공될 수 있다. 더불어, 컨트롤러(1700)는 응용 프로그램, 운영 체제 등을 구동하는 시스템 온 칩(SoC)으로 제공될 수 있다.

여기서, 모뎀(1230)이나 시스템 온 칩으로 제공되는 컨트롤러(1700), 메모리(1500) 등의 입력 회로는 본 발명의 리시버(110)를 포함할 수 있다. 따라서, 고전압(VDDH)의 전원 전압을 사용하는 경우에도 높은 신뢰도의 데이터 수신이 가능하다.

본 발명에 따른 반도체 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템 온 칩 그리고/또는 모바일 장치는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10 : 버스 20 : 시스템 온 칩
100 : 입력 회로 110, 110' : 리시버
120, 120' : 레벨 시프터 130, 130' : 버퍼
200 : 내부 회로 300 : 출력 회로
1100 : 이미지 처리부 1110 : 렌즈
1120 : 이미지 센서 1130 : 이미지 프로세서
1140 : 디스플레이 유닛 1200 : 무선 송수신부
1210 : 안테나 1220 : 트랜시버
1230 : 모뎀 1300 : 오디오 처리부
1310 : 오디오 프로세서 1320 : 마이크
1330 : 스피커 1400 : 이미지 파일 생성 유닛
1500 : 메모리 1600 : 유저 인터페이스
1700 : 컨트롤러

Claims

패드를 통해서 제공되는 입력 신호를 수신하는 수신 회로에 있어서:
제 1 기준 전압 또는 상기 제 1 기준 전압보다 높은 입력 신호를 제 1 노드로 전달하는 제 1 제한 회로;
제 2 기준 전압 또는 상기 제 2 기준 전압보다 낮은 상기 입력 신호를 제 2 노드로 전달하는 제 2 제한 회로;
상기 제 1 노드의 전압에 따라 출력 노드를 풀업하는 제 1 PMOS 트랜지스터;
상기 제 2 노드의 전압에 따라 상기 출력 노드를 풀다운하는 제 1 NMOS 트랜지스터;
상기 출력 노드와 상기 제 1 PMOS 트랜지스터 사이에 연결되는 제 2 PMOS 트랜지스터;
상기 출력 노드와 상기 제 1 NMOS 트랜지스터 사이에 연결되는 제 2 NMOS 트랜지스터; 그리고
전원 전압과 상기 제 1 PMOS 트랜지스터의 일단 또는 상기 제 1 NMOS 트랜지스터의 일단과 접지 사이에 연결되는 적어도 하나의 보상 저항을 포함하되,
상기 제 1 제한 회로는:
상기 입력 신호에 응답하여 상기 제 1 기준 전압을 상기 제 1 노드에 제공하는 제 3 PMOS 트랜지스터; 그리고
상기 제 1 기준 전압에 따라 상기 입력 신호를 상기 제 1 노드에 전달하는 제 4 PMOS 트랜지스터를 포함하는 수신 회로.
삭제
제 1 항에 있어서,
상기 제 2 제한 회로는:
상기 입력 신호에 응답하여 상기 제 2 기준 전압을 상기 제 2 노드에 제공하는 제 3 NMOS 트랜지스터; 그리고
상기 제 2 기준 전압에 따라 상기 입력 신호를 상기 제 2 노드에 전달하는 제 4 NMOS 트랜지스터를 포함하는 수신 회로.
제 1 항에 있어서,
상기 제 2 PMOS 트랜지스터의 게이트에는 상기 제 1 기준 전압이 제공되고, 상기 제 2 PMOS 트랜지스터의 게이트에는 상기 제 2 기준 전압이 제공되는 수신 회로.
제 1 항에 있어서,
상기 전원 전압은 상기 제 1 기준 전압 또는 상기 제 2 기준 전압보다 높은 레벨로 제공되는 수신 회로.
제 5 항에 있어서,
상기 제 1 기준 전압은 상기 전원 전압에서 상기 제 2 기준 전압을 차감한 값으로 제공되는 수신 회로.
제 1 항에 있어서,
상기 전원 전압은 상기 제 2 기준 전압과 동일한 레벨로 제공되고, 상기 제 1 기준 전압은 접지 전압 레벨로 제공되는 수신 회로.
제 7 항에 있어서,
상기 제 1 제한 회로 및 상기 제 2 제한 회로는 상기 입력 신호의 레벨을 상기 제 1 노드 및 상기 제 2 노드에 제한 없이 전달하는 수신 회로.
제 1 항에 있어서,
상기 제 1 노드에 게이트가 연결되며, 상기 제 1 PMOS 트랜지스터와 상기 전원 전압 사이에 연결되는 제 5 PMOS 트랜지스터; 그리고
상기 제 2 노드에 게이트가 연결되며, 상기 제 1 NMOS 트랜지스터와 접지 사이에 연결되는 제 5 NMOS 트랜지스터를 더 포함하는 수신 회로.
제 9 항에 있어서,
상기 제 1 기준 전압과 상기 출력 노드에 설정되는 출력 신호에 따라 상기 제 1 PMOS 트랜지스터의 소스단에 제 1 바이어스 전압을 제공하는 제 1 히스테리시스 설정부를 포함하는 수신 회로.
제 9 항에 있어서,
상기 제 2 기준 전압과 상기 출력 노드에 설정되는 출력 신호에 따라 상기 제 1 NMOS 트랜지스터의 소스단에 제 2 바이어스 전압을 제공하는 제 2 히스테리시스 설정부를 포함하는 수신 회로.
제 1 기준 전압 이상의 입력 신호를 제 1 노드로 전달하는 제 1 제한 회로;
제 2 기준 전압 이하의 상기 입력 신호를 제 2 노드로 전달하는 제 2 제한 회로;
상기 제 1 노드의 전압에 따라 출력 노드를 풀업하는 제 1 PMOS 트랜지스터;
상기 제 2 노드의 전압에 따라 상기 출력 노드를 풀다운하는 제 1 NMOS 트랜지스터;
상기 제 1 노드에 게이트단이 연결되고, 전원 전압과 상기 제 1 PMOS 트랜지스터의 소스단 사이를 연결하는 제 2 PMOS 트랜지스터;
상기 출력 노드에 형성되는 출력 신호를 피드백하여 상기 제 1 PMOS 트랜지스터의 소스단 전압을 설정하기 위한 제 1 히스테리시스 설정부;
상기 제 2 노드에 게이트단이 연결되고, 상기 제 1 NMOS 트랜지스터의 소스단과 접지 사이를 연결하는 제 2 NMOS 트랜지스터; 그리고
상기 출력 신호를 피드백하여 상기 제 1 NMOS 트랜지스터의 소스단 전압을 설정하기 위한 제 2 히스테리시스 설정부를 포함하되,
상기 제 1 히스테리시스 설정부는:
상기 제 1 기준 전압과 상기 제 1 PMOS 트랜지스터의 소스단을 연결하는 제 4 PMOS 트랜지스터;
상기 출력 신호에 응답하여 상기 제 1 기준 전압을 상기 제 4 PMOS 트랜지스터의 게이트단에 제공하는 제 5 PMOS 트랜지스터; 그리고
상기 제 1 기준 전압에 응답하여 상기 출력 신호를 상기 제 4 PMOS 트랜지스터의 게이트에 제공하는 제 6 PMOS 트랜지스터를 포함하는 수신 회로.
제 12 항에 있어서,
상기 제 1 제한 회로는 상기 입력 신호의 레벨이 상기 제 1 기준 전압보다 낮을 때에는 상기 제 1 기준 전압을 상기 제 1 노드로 전달하는 수신 회로.
제 12 항에 있어서,
상기 제 2 제한 회로는 상기 입력 신호의 레벨이 상기 제 2 기준 전압보다 높을 때에는 상기 제 2 기준 전압을 상기 제 2 노드로 전달하는 수신 회로.
제 12 항에 있어서,
상기 전원 전압과 상기 제 1 PMOS 트랜지스터의 소스단에 연결되는 제 1 보상 저항; 그리고
상기 접지와 상기 제 1 NMOS 트랜지스터의 소스단 사이에 연결되는 제 2 보상 저항을 더 포함하는 수신 회로.
제 12 항에 있어서,
상기 출력 노드와 상기 제 1 PMOS 트랜지스터 사이에 연결되는 제 3 PMOS 트랜지스터; 그리고
상기 출력 노드와 상기 제 1 NMOS 트랜지스터 사이에 연결되는 제 3 NMOS 트랜지스터를 더 포함하는 수신 회로.
제 16 항에 있어서,
상기 제 3 PMOS 트랜지스터는 상기 제 1 기준 전압을 게이트단으로 제공받고, 상기 제 3 NMOS 트랜지스터는 상기 제 2 기준 전압을 게이트단으로 제공받는 수신 회로.
삭제
제 12 항에 있어서,
상기 제 2 히스테리시스 설정부는 상기 제 2 기준 전압과 상기 제 1 NMOS 트랜지스터의 소스단을 연결하는 제 4 NMOS 트랜지스터;
상기 출력 신호에 응답하여 상기 제 2 기준 전압을 상기 제 4 NMOS 트랜지스터의 게이트단에 제공하는 제 5 NMOS 트랜지스터; 그리고
상기 제 2 기준 전압에 응답하여 상기 출력 신호를 상기 제 4 NMOS 트랜지스터의 게이트에 제공하는 제 6 NMOS 트랜지스터를 포함하는 수신 회로.
저전압 공정으로 형성된 수신 회로에서 고전압으로 제공되는 입력 신호를 수신하는 방법에 있어서:
상기 입력 신호를 제 1 기준 전압 이상의 레벨로 제한된 제 1 입력 신호와, 제 2 기준 전압 이하의 레벨로 제한된 제 2 입력 신호로 분리하는 단계;
상기 제 1 입력 신호에 따라 출력 노드를 고전압으로 풀업하기 위한 제 1 PMOS 트랜지스터를 구동하는 단계; 그리고
상기 제 2 입력 신호에 따라 출력 노드를 접지 전압으로 풀다운 하기 위한 제 1 NMOS 트랜지스터를 구동하는 단계를 포함하되,
상기 수신 회로는:
상기 제 1 기준 전압에 응답하여 상기 출력 노드와 상기 제 1 PMOS 트랜지스터를 스위칭하는 제 2 PMOS 트랜지스터;
상기 제 2기준 전압에 응답하여 상기 출력 노드와 상기 제 1 NMOS 트랜지스터를 스위칭하는 제 2 NMOS 트랜지스터;
상기 제 1 입력 신호의 레벨에 따라 상기 제 1 기준 전압을 상기 제 1 PMOS 트랜지스터의 게이트에 전달하는 제 3 PMOS 트랜지스터; 그리고
상기 제 2 입력 신호의 레벨에 따라 상기 제 2 기준 전압을 상기 제 1 NMOS 트랜지스터의 게이트에 전달하는 제 3 NMOS 트랜지스터를 포함하는 수신 방법.