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CN101211820A - 用于制造半导体器件的方法 - Google Patents

用于制造半导体器件的方法 Download PDF

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CN101211820A CNA2007101301561A CN200710130156A CN101211820A CN 101211820 A CN101211820 A CN 101211820A CN A2007101301561 A CNA2007101301561 A CN A2007101301561A CN 200710130156 A CN200710130156 A CN 200710130156A CN 101211820 A CN101211820 A CN 101211820A
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Abstract

本发明公开一种用于制造半导体器件的方法，所述方法包括：在半导体基板之上形成凹式栅极；在所述凹式栅极的侧壁上形成栅极间隙壁；软性蚀刻连接插塞触点区域中的半导体基板，以形成具有圆形轮廓的凹陷部；在所述栅极间隙壁上以及所述凹陷部的侧壁上形成侧壁间隙壁；在所述半导体基板之上形成绝缘膜；选择性地蚀刻所述绝缘膜，以形成连接插塞接触孔；以及在所述连接插塞接触孔中填充导电层，以形成连接插塞。

Description

用于制造半导体器件的方法
技术领域
本发明总的来说涉及一种半导体器件。更具体而言，本发明涉及一种包括连接插塞的半导体器件及其制造方法。
背景技术
由于半导体器件集成度越来越高，诸如栅极等导线之间的间隔其尺寸已经减小。于是，在导线之间形成触点的工序裕量已经减小。为了确保形成触点的工序裕量，可以执行自对准接触(“SAC”)工序。
图1a与1b是示出根据现有技术的一种用于制造半导体器件的方法的横截面图。在半导体基板10之上形成限定有源区的器件隔离结构(未显示)。利用限定凹式栅极区的掩模通过光刻工序蚀刻半导体基板10的一部分，以形成凹式栅极区(未显示)。在有源区之上并且在凹式栅极区中形成栅极绝缘膜(未显示)。在栅极绝缘膜之上形成凹式栅极12(包括由栅极多晶硅层12a、钨层12b和栅极硬掩模层12c构成的叠层结构)。在凹式栅极12的侧壁上形成栅极间隙壁14。在半导体基板10之上形成层间绝缘膜16。通过自对准接触(“SAC”)蚀刻工序移除层间绝缘膜16的一部分，以形成露出有源区的连接插塞接触孔(未显示)。将导电层填充到连接插塞接触孔中，以形成连接插塞18。
当凹式栅极12与凹式栅极区未对准时、或者当凹式栅极区中的上部的临界尺寸(“CD”)在后续工序中扩大时、或者当凹式栅极12的临界尺寸缩小时，凹式栅极区没有被凹式栅极12所覆盖，而是部分地露出(参见图1b)。在SAC蚀刻工序中，凹式栅极区与连接插塞18之间的重叠裕量将导致产生凹式栅极12与连接插塞18之间的SAC失效(‘A’)。
发明内容
根据本发明的实施例涉及一种包括连接插塞的半导体器件及其制造方法。在一个实施例中，软性蚀刻(soft-etching)半导体基板的位于连接插塞触点区域中的一部分。在栅极间隙壁上以及所述连接插塞触点区域中被蚀刻的半导体基板的侧壁上形成侧壁间隙壁。于是，在形成连接插塞接触孔的工序中避免发生SAC失效。
根据一个实施例，一种用于制造半导体器件的方法包括如下步骤：在半导体基板之上形成凹式栅极；在所述凹式栅极的侧壁上形成栅极间隙壁；软性蚀刻连接插塞触点区域中的半导体基板，以形成具有圆形轮廓的凹陷部；在所述栅极间隙壁上以及所述凹陷部的侧壁上形成侧壁间隙壁；在所述半导体基板之上形成绝缘膜；选择性地蚀刻所述绝缘膜，以形成连接插塞接触孔；以及在所述连接插塞接触孔中填充导电层，以形成连接插塞。
根据另一实施例，一种半导体器件根据上述方法而制成。
附图说明
图1a与1b是示出根据现有技术的一种用于制造半导体器件的方法的横截面图；以及
图2a至2c是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图。
具体实施方式
图2a至2c是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图。图2a(i)、2b(i)及2c(i)示出当凹式栅极与凹式栅极区对准时的状态，而图2a(ii)、2b(ii)及2c(ii)示出当凹式栅极与凹式栅极区未对准时的状态。在半导体基板100之上形成限定有源区的器件隔离结构(未显示)。利用限定凹式栅极区的掩模蚀刻(优选地，利用光刻工序)半导体基板100的一部分，以形成凹式栅极区(未显示)。接着在凹式栅极区中形成栅极绝缘膜(未显示)。接着在栅极绝缘膜之上依次形成栅极多晶硅层(未显示)、钨层(未显示)以及栅极硬掩模层(未显示)。
在一个实施例中，栅极多晶硅层的厚度优选地在约至
Figure A20071013015600062
的范围内。钨层的厚度优选地在约
Figure A20071013015600063
至
Figure A20071013015600064
的范围内。栅极硬掩模层优选地包括氮化膜，优选地具有在约至
Figure A20071013015600066
范围内的厚度。在栅极多晶硅层与钨层之间还形成阻障金属层(未显示)。阻障金属层优选地选自由钛(Ti)层、氮化钨(WN)层、氮化钛(TiN)层、及其组合所构成的群组，优选地具有在约
Figure A20071013015600067
至
Figure A20071013015600068
范围内的厚度。
接着，在栅极硬掩模层之上依次形成第一硬掩模层(未显示)以及第一光阻膜(未显示)。利用栅极掩模将第一光阻膜曝光并显影，以形成第一光阻图案(未显示)。接着利用第一光阻图案作为掩模将第一硬掩模层、栅极硬掩模层、栅极钨层以及栅极多晶硅层图案化，以形成第一硬掩模图案(未显示)、栅极硬掩模图案102c、钨图案102b、以及栅极多晶硅图案102a。
在一个实施例中，第一硬掩模层优选地是非晶碳层。蚀刻栅极硬掩模层的工序优选地在如下条件下执行：在约100W至1,500W范围内的功率下，在约1mTorr至20mTorr范围内的压力下，并且在选自由CF4、CHF3、O2、Ar、SF6、及其组合所构成的群组的气体氛围下。蚀刻钨层的工序优选地在如下条件下执行：在约10W至1,500W范围内的功率下，在约2mTorr至20mTorr范围内的压力下，并且在选自由NF3、Cl2、O2、N2、He、及其组合所构成的群组的氛围下。
接着移除第一光阻图案以及第一硬掩模图案，以形成凹式栅极，该凹式栅极包括由栅极硬掩模图案102c、钨图案102b和栅极多晶硅图案102a构成的叠层结构。接着在半导体基板100之上形成第一氮化膜(未显示)。接着执行包括蚀刻及清洗工序的间隙壁形成工序，以在凹式栅极102的侧壁上形成栅极间隙壁104。接着通过化学蚀刻方法在连接插塞触点区域中软性蚀刻半导体基板100，以形成具有圆形轮廓的凹陷部106。优选地利用在等离子状态中活化的中性自由基离子来执行该化学蚀刻方法。
在一个实施例中，栅极间隙壁104的厚度优选地在约至
Figure A20071013015600071
的范围内。软性蚀刻工序优选地在如下条件下执行：在约500W至3,000W范围内的功率下，在约500mTorr至2,000mTorr范围内的压力下，并且在选自由NF3、O2、He、及其组合所构成的群组的氛围下。凹陷部106的深度t(图2a(ii))优选地在约
Figure A20071013015600072
至
Figure A20071013015600073
的范围内。
参照图2b与2c，在栅极间隙壁104上以及凹陷部106的侧壁上形成侧壁间隙壁108。接着在半导体基板100之上形成层间绝缘膜110，以覆盖凹式栅极102。优选地执行湿式退火工序，以增加层间绝缘膜110的膜质量密度。优选地执行平坦化工序，直到栅极硬掩模图案102c露出为止。
在一个实施例中，侧壁间隙壁108用作阻障膜，以避免凹式栅极区的上部暴露于包括湿式蚀刻溶液的后续湿式清洗工序中。侧壁间隙壁108的厚度优选地在约
Figure A20071013015600074
至
Figure A20071013015600075
的范围内。层间绝缘膜110优选地由硼磷硅酸盐玻璃(“BPSG”)膜所构成，优选地具有在约
Figure A20071013015600076
至
Figure A20071013015600077
范围内的厚度。优选地通过化学机械抛光(“CMP”)方法来执行平坦化工序。
接着，在层间绝缘膜110之上形成第二硬掩模层(未显示)以及第二光阻膜(未显示)。利用连接插塞触点掩模(未显示)将第二光阻膜曝光并显影，以形成第二光阻图案(未显示)。接着利用第二光阻图案蚀刻第二硬掩模层以及层间绝缘膜110，以形成第二硬掩模图案(未显示)以及连接插塞接触孔(未显示)。接着移除第二光阻图案以及第二硬掩模图案。接着在半导体基板100之上并且在连接插塞接触孔中执行湿式清洗工序。
在一个实施例中，第二硬掩模层是非晶碳层。蚀刻层间绝缘膜110的工序优选地在如下条件下执行：在约500W至2,000W范围内的功率下，在约10mTorr至150mTorr范围内的压力下，并且在选自由CF4、CHF3、O2、N2、C4F6、Ar、及其组合所构成的群组的气体氛围下。优选地执行湿式清洗工序，以移除在蚀刻层间绝缘膜110时产生的聚合物，并且增加连接插塞接触孔的尺寸。优选地利用缓冲氧化蚀刻剂(BOE)溶液执行该湿式清洗工序，该BOE溶液包括选自由H2SO4、H2O2、及其组合所构成的群组中的至少一者。
之后，在半导体基板100之上并且在连接插塞接触孔中填充导电层。接着在导电层之上执行平坦化工序，以形成连接插塞112(图2c)。导电层优选地是多晶硅层，优选地具有在约
Figure A20071013015600081
至
Figure A20071013015600082
范围内的厚度。
如上所述，在根据本发明实施例的一种用于制造半导体器件的方法中，优选地通过化学蚀刻工序软性蚀刻局部的连接插塞触点区域中的半导体基板，以形成凹陷部。在栅极间隙壁以及凹陷部的侧壁上形成侧壁间隙壁，以避免由于凹式栅极与凹式栅极区之间未对准而导致凹式栅极区露出。结果，在形成连接接触孔时避免了SAC失效，由此获得改进的连接插塞，以改进器件的良率及特性。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于在此所述的沉积、蚀刻抛光以及图案化步骤的类型，本发明也不限于任何特定类型的半导体器件。例如，本发明可以应用于动态随机存取存储器(DRAM)器件或非易失性存储器件中，例如其它增加、减少或修改都落在所附权利要求书的范围内。
本申请要求2006年12月26日提交的韩国专利申请No.10-2006-0134080的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (12)

1.一种用于制造半导体器件的方法，所述方法包括如下步骤：
在限定连接插塞触点区域的半导体基板之上形成凹式栅极；
在所述凹式栅极的侧壁上形成栅极间隙壁；
软性蚀刻所述连接插塞触点区域中的半导体基板，以形成具有圆形轮廓以及侧壁的凹陷部；
在所述栅极间隙壁上以及所述凹陷部的侧壁上形成侧壁间隙壁；
在包括所述凹式栅极、所述凹式栅极间隙壁以及所述凹陷部的半导体基板之上形成绝缘膜；
选择性地蚀刻所述绝缘膜，以形成连接插塞接触孔；以及
利用导电层填充所述连接插塞接触孔，以形成连接插塞。
2.根据权利要求1所述的方法，其中，
所述栅极间隙壁具有在约50
Figure A2007101301560002C1
至100
Figure A2007101301560002C2
范围内的厚度。
3.根据权利要求1所述的方法，还包括：
借助于化学蚀刻方法来执行用于所述凹陷部的软性蚀刻工序。
4.根据权利要求1所述的方法，还包括：
在约500W至约3,000W范围内的功率下，在约500mTorr至约2,000mTorr范围内的压力下，并且在选自由NF3、O2、He、及其组合所构成的群组的气体氛围下执行所述软性蚀刻工序。
5.根据权利要求1所述的方法，其中，
所述凹陷部具有在约50
Figure A2007101301560002C3
至约200
Figure A2007101301560002C4
范围内的深度。
6.根据权利要求1所述的方法，其中，
所述侧壁间隙壁具有在约130
Figure A2007101301560002C5
至约300
Figure A2007101301560002C6
范围内的厚度。
7.根据权利要求1所述的方法，其中，
所述层间绝缘膜包括厚度在约3,000
Figure A2007101301560003C1
至约8,000
Figure A2007101301560003C2
范围内的硼磷硅酸盐玻璃膜。
8.根据权利要求1所述的方法，还包括：
在所述层间绝缘膜之上执行湿式退火工序。
9.根据权利要求1所述的方法，还包括：
在约500W至约2,000W范围内的功率下，在约10mTorr至约150mTorr范围内的压力下，在选自由CF4、CHF3、O2、N2、C4F6、Ar、及其组合所构成的群组的气体氛围下执行选择性地蚀刻所述层间绝缘膜的工序。
10.根据权利要求1所述的方法，还包括：
在所述连接插塞接触孔之上执行湿式清洗工序。
11.根据权利要求10所述的方法，还包括：
利用缓冲氧化蚀刻剂溶液来执行所述湿式清洗工序，所述缓冲氧化蚀刻剂溶液包括选自由H2SO4、H2O2、及其组合所构成的群组中的至少一者。
12.根据权利要求1所述的方法，其中，
所述导电层包括厚度在约1,000
Figure A2007101301560003C3
至约3,000
Figure A2007101301560003C4
范围内的多晶硅层。
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