KR101057759B1 - 반도체 장치 제조 방법 - Google Patents
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Abstract
본 발명은, 반도체 장치의 콘택홀 형성 공정시 이중 스텝 및 캡핑층으로 인한 콘택 낫 오픈 현상을 방지할 수 있는 반도체 장치 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 이웃하는 도전패턴 사이의 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 콘택홀 저면의 면적 확보를 위해 1차 세정하는 단계; 1차 세정이 완료된 상기 결과물 상에 단차피복성이 열악한 증착 조건으로 절연성 캡핑층을 형성하는 단계; 상기 콘택홀 저면의 면적 확보를 위해 2차 세정하는 단계; 및 CxFy/CaHbFc/Ar 및 CHF3/CF4/Ar을 이용하는 식각 공정을 차례로 실시하여 상기 콘택홀 저면에서의 캡핑층과 식각정지막을 제거하여 상기 기판을 노출시키는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
콘택홀, 캡핑층, 콘택 낫 오픈(Contact not open), 심(Seam), USG(Undoped Silicate Glass)막.
Description
도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도.
도 2는 캡핑층을 이용한 개선된 종래기술에 따른 콘택홀 형성 공정이 완료된 반도체 장치의 문제점을 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 랜딩 플러그 콘택 형성 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
300 : 기판 301 : 필드 절연막
302 : 액티브 영역 303 : 필드 영역
304 : 게이트 절연막 305 : 게이트 전도막
306 : 게이트 하드마스크 307 : 식각정지막
308 : 층간절연막 310 : 콘택홀
312 : 캡핑층
312a : 플라즈마 식각에 의해 제거되는 캡핑층
312b : 플라즈마 식각 후 제거되지 않고 잔류하는 캡핑층
본 발명은 반도체 장치 제조 방법에 관한 것으로 특히, 반도체 장치의 미세 패턴 형성 방법에 관한 것으로, 더욱 상세하게는 반도체 장치의 랜딩 플러그 콘택 형성 방법에 관한 것이다.
일반적으로 반도체 장치는 그 내부에 다수의 단위 소자들을 포함하여 이루어진다. 반도체 장치가 고집적화되면서 일정한 셀(Cell) 면적상에 고밀도로 반도체 소자들을 형성하여야 하며, 이로 인하여 단위 소자, 예를 들면 트랜지스터, 캐패시터들의 크기는 점차 줄어들고 있다. 특히 DRAM(Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서 디자인 룰(Design rule)이 감소하면서 셀의 내부에 형성되는 반도체 소자들의 크기가 점차 작아지고 있다. 실제로 최근 반도체 DRAM 장치의 최소 선폭은 0.1㎛ 이하로 형성되며, 80nm 이하까지도 요구되고 있다. 따라서 셀을 이루는 반도체 소자들의 제조 공정에 많은 어려움들이 발생하고 있다.
80nm 이하의 선폭을 갖는 반도체 소자에서 193nm의 파장을 갖는 ArF(불화아르곤) 노광을 이용하여 포토리소그라피 공정을 적용할 경우, 기존의 식각 공정 개념(정확(conformal))한 패턴 형성과 수직한 식각 프로파일 등)에 식각 도중 발생되는 포토레지스트의 변형(Deformation)의 억제라는 추가의 요구 조건이 필요하게 된 다. 이에 따라 80nm 이하의 반도체 소자 제조시에는, 식각의 관점에서 기존의 요구조건과 패턴 변형 방지라는 새로운 요구 조건을 동시에 만족하기 위한 공정 조건의 개발이 주요한 과제가 되었다.
한편, 반도체 소자의 고집적화가 가속화됨에 따라 반도체 소자를 이루는 여러 요소들은 적층 구조를 이루게 되었고, 이에 따라 도입된 것이 콘택 플러그(또는 패드) 개념이다.
이러한 콘택 플러그를 형성함에 있어서, 하부에서의 최소의 면적으로 접촉 면적을 넓히며 상부에서는 후속 공정에 대한 공정 마진을 넓히기 위해 콘택되는 하부에 비해 그 상부의 면적이 큰 일명, 랜딩 플러그 콘택(Landing plug contact) 기술이 도입되어 통상적으로 사용되고 있다.
아울러, 랜딩 플러그 콘택 공정을 위해 적용되는 것이 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 공정이다. SAC 공정은 반도체 소자의 제조 기술이 발달되어 감에 따라 소자의 오버랩 마진의 한계를 극복하기 위해 적용된 것으로, SAC 에 관한 내용은, US 4,992,848에 기술되어 있으며, SOVT과 같은 학회에 논문이 발표되어 있다("A Fully Printable, Self-aligned and planarazed Stacked Capacitor DRAM CELL Tehnology for 1G bit DRAM and Beyond", Y.Kohyama, 1997 Sym. VLSI Tech. Digest of Technical papers, pp. 17-18 참조).
<종래기술>
이하, 전술한 랜딩 플러그 콘택 공정을 살펴 보는 바, 도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 형성 공정을 도시한 단면도이다.
먼저 도 1a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소 예컨대, 필드절연막과 웰 등이 형성된 반도체 기판(10) 상에 게이트 하드마스크(13)/게이트 전도막(12)/게이트 절연막(11)이 적층된 게이트전극 패턴(G1, G2)을 형성한다.
게이트 절연막(11)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(12)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다.
게이트 하드마스크(13)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(12)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.
게이트전극 패턴(G1, G2) 사이의 기판(10)에 소스/드레인 접합 등의 불순물 확산영역(14)을 형성한다.
통상, 이온주입을 통해 게이트전극 패턴(G1, G2) 사이에 소스/드레인 접합 영역을 형성하는 경우 게이트전극 패턴(G1, G2)에 얼라인되도록 이온주입을 통해 기판(10)에 불순물을 주입시킨 다음, 게이트전극 패턴(G1, G2) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD(Lightly Doped Drain) 구조가 되도록 하는 바, 여기서는 LDD 구조 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴(G1, G2)이 형성된 전면에 후속 자기정렬콘택(Self Align Contact; 이하 SAC 이라 함) 방식을 이용한 식각 공정에서 기판(10)의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(15)을 형성한다. 이 때, 게이트전극 패턴(G1, G2)의 프로파일을 따라 식각정지막(15)이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다.
다음으로 도 1b에 도시한 바와 같이, 식각정지막(15)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(16)을 형성한다.
한편, 층간절연막(16)으로는 식각 내성과 갭-필링 등의 특성 등이 우수한 BPSG(Boro-Phopho-Silicate-Glass)막을 이용한다.
이어서, 층간절연막(16) 상에 LPC 형성을 위한 포토레지스트 패턴(17)을 형성한다. 포토레지스트 패턴(17)과 층간절연막(16) 사이에 통상 반사방지막을 사용하나 여기서는 설명의 간략화를 위해 생략하였다.
계속해서 도 1c에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각마스크로 층간절연막(16)과 식각정지막(15)을 식각하여 이웃하는 두 게이트전극 패턴(G1, G2) 사이의 불순물 확산영역(14)을 노출시키는 콘택홀(18)을 형성한다.
전술한 콘택홀(18) 형성 공정은 대체적으로, 층간절연막(16)과 게이트 하드마스크(13)의 식각선택비를 이용한 SAC 식각 공정으로 통상 포토레지스트 패턴(16)을 식각마스크로 층간절연막(16)을 식각하여 식각정지막(15)에서 식각 멈춤을 하는 식각 공정과 식각정지막(15)을 제거하여 기판(10, 구체적으로는 불순물 확산영역(14))을 노출시키는 공정과 콘택홀(18)의 개구부를 확장하며 식각 잔류물을 제거하기 위한 세정 공정 등으로 나뉜다. 이러한 식각 공정에서는 주로 CF4 등의 CxFy(x,y는 1 ∼ 10) 가스와 CH2F2 등의 CaHbFc(a,b,c는 1 ∼ 10) 가스를 혼합하여 사용한다.
한편, 고집적화에 따라 게이트전극 패턴(G1, G2)의 수직 높이가 증가하고, 이에 따라 증가한 식각 타겟에 해당한 만큼 SAC 식각시 식각 가스의 과도한 사용과 식각 시간의 증가가 불가피하다. 이는 결국 도 1c의 도면부호 '19'와 같이 게이트 하드마스크(13)의 손실을 초래하게 된다.
애싱(Ashing) 공정을 통해 포토레지스트 패턴(17)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(17)과 같이 제거된다.
계속해서, 도 1d에 도시된 바와 같이, 콘택홀(18)이 형성된 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(18)을 충분히 매립시킨 다음, 게이트 하드마스크(13)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(18)을 통해 불순물 확산영역(14)과 전기적으로 도통되며 게이트 하드마스크(13)와 상부가 평탄화된 플러그(20)를 형성한다.
플러그(20) 형성용 전도성 물질막으로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 텅스텐 등을 사 용하기도 한다.
한편, 전술한 도 1c에서 SAC 공정시 게이트 하드마스크(13)이 손실되므로 인해 플러그(20)과 게이트 전도막(12) 사이의 절연 특성이 열화될 뿐만아니라, 게이트 하드마스크(13)의 손실이 심하게 발생하여 게이트 전도막(12)이 노출될 경우 도면부호 '21'과 같이 플러그(20)와 게이트 전도막(12) 사이의 전기적 단락 현상이 발생하게 된다.
이상에서 살펴본 바와 같이, 반도체 소자의 고집적화에 따라 LPC 형성 공정에서 게이트 하드마스크(13)의 손실은 불가피하다. 또한, 고해상도를 구현하기 위해 포토레지스트 패턴의 두께 또한 감소해야 하므로 이로 인해 식각 공정에서 포토레지스트 패턴의 마스크로서의 기능이 현저히 감소하게 되었다.
<개선된 종래기술>
따라서, 이를 극복하기 위해 층간절연막을 식각한 후 식각정지막 제거 전에 단차피복성이 열악한 USG(Undoped Silicate Glass)막 등을 이용하여 캡핑층을 형성하는 공정을 적용하였다.
캡핑층을 적용한 예로서는 US 6,486,016호와 한국특허출원번호 2000-000197호 등에 기출원된 바 있다. 캡핑층을 이용함으로써 게이트 하드마스크이 손실을 최소화할 수 있었으나, 이에 따른 문제점도 발생한다.
도 2는 US 6,337,275호에서 제시한 캡핑층을 이용한 개선된 종래기술에 따른 콘택홀 형성 공정이 완료된 반도체 장치의 문제점을 도시한 단면도이다.
도 2를 참조하면, 기판(200)에 필드 절연막(201)이 형성되어 있으며, 필드 절연막(201)에 의해 필드 영역(202)과 액티브 영역(203)이 정의되어 있으며, 기판(200) 상에 복수의 게이트전극 패턴(G1 ∼ G4)이 형성되어 있다. 각 게이트전극 패턴(G1 ∼ G4)은 산화막 계열로 이루어지는 게이트 절연막(204)과 폴리실리콘, 텅스텐 등의 금속, 텅스텐 실리사이드 등의 금속 실리사이드, 텅스텐 질화막 등의 전도성 질화막 등이 단독 또는 적층되어 형성되는 게이트 전도막(205)과 주로 실리콘 질화막과 같이 비전도성 질화막으로 이루어지는 게이트 하드마스크(206)으로 이루어진다. 게이트전극 패턴(G1 ∼ G4)을 따라 질화막 계열을 이용한 식각정지막(207)이 형성되어 있으며, 그 상부에 층간절연막(208)이 형성되어 있다. SAC 식각 공정에 의해 층간절연막(208)이 식각되어 식각정지막(207)에서 식각 멈춤이 일어나 콘택홀(210)이 형성되어 있으며, 콘택홀(209) 형성 후 게이트 하드마스크(206)의 손실을 방지하기 위해 단차피복성이 열악한 USG막 등을 이용한 캡핑층(210)이 형성되어 있다.
한편, 여기서는 SAC 공정을 위해 T형 마스크 패턴을 이용한 것을 그 예로 하였다.
도면부호 '211'은 SAC 식각 공정에서 콘택홀(209) 중앙 부분에서 식각정지막(207)이 과도 식각되어 그 주변에 비해 식각정지막(207)의 두께가 얇아짐으로 인해 발생하는 이중 스텝(Step)을 나타낸다. 이러한 이중 스텝은 SAC 식각 공정에서 폴리머 발생 가스를 과도하게 사용할 경우 주로 발생하며, SAC 식각 또는 식각정지막(107)의 제거 후 실시하는 세정 공정의 부담을 가중시키는 역할을 한다. 한편, 100nm 이상의 최소 선폭을 갖는 반도체 장치에서는 이러한 식각정지막(207)의 이중 스텝은 콘택 낫 오픈 등의 불량을 일으킬 만큼 큰 이슈가 되지 못하였다.
그러나, 캡핑층(210)을 사용하면 CD의 감소는 필연적으로 발생하는 바, 100nm 이하의 반도체 장치에서는 게이트전극 패턴(G1 ∼ G4) 각 라인 간의 간격(Space)이 급격히 감소하여 이러한 이중 스텝은 콘택 낫 오픈 현상 또는 CD를 감소시켜 콘택 저항을 증가시키는 문제를 유발한다.
이중 스텝 구조(211)에 캡핑층(210)이 추가됨으로써 세정 공정의 부담은 가중된다. 아울러, 세정 시간의 증가는 층간절연막의 어택을 유발하여 절연 특성을 열화시킴과 더불어, 층간절연막의 언더-컷(Under-cut)은 후속 플러그 형성시 심(Seam)과 같은 소자의 불량을 초래한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 장치의 콘택홀 형성 공정시 이중 스텝 및 캡핑층으로 인한 콘택 낫 오픈 현상을 방지할 수 있는 반도체 장치 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계; 상기 식각정지막이 형성된 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 이웃하는 도전패턴 사이의 식각정지막을 노출시키는 콘택홀을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 상기 콘택홀 저면의 면적 확보를 위해 1차 세정하는 단계; 1차 세정이 완료된 상기 결과물 상에 절연성 캡핑층을 형성하는 단계; 상기 콘택홀 저면의 면적 확보를 위해 2차 세정하는 단계; 및 CxFy/CaHbFc/Ar 및 CHF3/CF4/Ar을 이용하는 식각 공정을 차례로 실시하여 상기 콘택홀 저면에서의 캡핑층과 식각정지막을 제거하여 상기 기판을 노출시키는 단계를 포함하는 반도체 장치 제조 방법을 제공한다.
본 발명은, 층간절연막을 식각하는 SAC 식각 공정(콘택홀 형성) 후 콘택 저면의 CD 확보를 위해 세정 공정을 실시하고 후속 공정에 의한 도전패턴 상단부(예컨대, 게이트 하드마스크)의 손실을 방지하기 위해 단차피복성이 열악한 캡핑층을 전면에 증착한 다음, CxFy(x,y는 1 ∼ 10)/CaHbFc(a,b,c는 1∼ 10)/Ar을 이용하여 캡핑층 및 이중 스텝을 이루는 상부의 산화막 성분을 제거하고, CHF3/CF4/Ar을 이용하여 질화막 성분인 식각정지막을 제거한다.
따라서, 캡핑층 형성을 통해 랜딩 플러그 콘택 공정에서의 게이트 하드마스크의 손실을 방지함은 물론, 100nm 이하의 반도체 장치 제조 기술에서 캡핑층으로 인한 콘택 낫 오프 현상을 방지함과 아울러, 과도한 세정 시간으로 인한 층간절연 막의 어택과, 층간절연막의 어택으로 인한 네가티브 슬로프(Negative slope)와 이로 인한 심 발생을 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 랜딩 플러그 콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 상세히 설명한다.
후술하는 본 발명의 일실시예에서는 반도체소자의 스페이스 패턴(Space pattern) 예컨대, 콘택홀 패턴 형성 공정을 그 일예로 하여 설명하는 바, 본 발명의 적용 대상이 되는 콘택홀 패턴은 금속배선 콘택과 비트라인 또는 캐패시터의 스토리지 노드 콘택을 위한 소스/드레인 접합 등의 기판 내의 불순물 접합층과의 콘택 및 콘택 패드 형성을 위한 공정 등에 적용이 가능하다.
먼저 도 3a에 도시된 바와 같이, 반도체 장치를 이루기 위한 여러 요소가 형성된 반도체 기판(300)에 필드 절연막(301)을 형성하여 필드 영역(303)과 액티브 영역(302)을 정의한다. 필드 절연막(301)은 실리콘 산화막 등의 산화막 계열을 이용하며, LOCOS(LOCal Oxidation Of Silicon) 또는 STI(Shallow Trench Isolation) 등의 공정을 작용할 수 있다. 필드 절연막(301) 형성 후 웰(Well) 형성 공정을 실시하는 바, 이는 생략한다.
이어서, 게이트 하드마스크(306)/게이트 전도막(305)/게이트 절연막(304)이 적층된 게이트전극 패턴(G301 ∼ G305)을 형성한다.
게이트 절연막(304)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(305)은 폴리실리콘, 텅스텐(W) 등의 금속, 텅스텐 질화막(WNx) 등의 전도성 질화막, 텅스텐 실리사이드(WSix) 등의 금속 실리사이드 등을 단독 또는 조합된 형태를 갖는다.
게이트 하드마스크(306)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(305)이 어택받는 것을 방지하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로는 산화막 계열인 BPSG막 등을 사용하므로 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용한다.
게이트전극 패턴(G301 ∼ G305) 사이의 기판(300, 구체적으로 액티브 영역(302))에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.
이온주입을 통해 게이트전극 패턴(G301 ∼ G305) 사이에 소스/드레인 접합 영역을 형성하는 경우, 통상 게이트전극 패턴(G301 ∼ G305)에 얼라인되도록 이온주입을 통해 기판(300)에 불순물을 주입시킨 다음, 게이트전극 패턴(G301 ∼ G305) 측벽에 스페이서를 형성하고 다시 이온주입을 실시하여 LDD 구조가 되도록 하는 바, 여기서는 LDD 구조 및 스페이서 형성 공정을 생략하였다.
게이트전극 패턴(G301 ∼ G305)이 형성된 전면에 후속 SAC 식각 공정에서 기판(300)의 어택을 방지하기 위해 식각 정지 역할을 하는 식각정지막(307)을 형성한 다. 이 때, 게이트전극 패턴(G301 ∼ G305)의 프로파일을 따라 식각정지막(307)이 형성되도록 하는 것이 바람직하며, 식각정지막(307)으로는 실리콘질화막 또는 실리콘산화질화막 등의 질화막 계열의 물질막을 이용한다. 식각정지막(307)은 50Å ∼ 500Å의 두께를 갖도록 하는 것이 바람직하다.
이어서, 식각정지막(307)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(308)을 형성한다. 층간절연막(308)으로는 산화막 계열이면서 플로우 특성이 우수하고 제조 단가가 비교적 저렴한 BPSG(Boro Phospho Silicate Glass)막을 사용하는 바, 이외에도 BSG(Boro Silicate Glass)막, PSG(Phospho Silicate Glass)막, HDP(High Density Plasma) 산화막, TEOS(Tetra Ethyl Ortho Silicate)막, APL(Advanced Planarization Layer)막, USG막, SOG(Spin On Glass)막 등을 단독 또는 조합된 구조로 형성할 수 있다. 층간절연막(308)은 3500Å ∼ 8000Å 정도의 두께가 되도록 하는 것이 바람직하다.
이어서, 층간절연막(308) 상에 패턴 형성을 위한 노광시 하부 즉, 층간절연막(308)의 광반사도가 높음으로써 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 층간절연막(308)과 후속 포토레지스트의 접착력을 향상시킬 목적으로 반사방지막을 형성할 수도 있는 바, 여기서는 반사방지막 형성 공정을 생략한다. 한편, 반사방지막은 포토레지스트와 그 식각 특성이 유사한 유기 계열(Organic)의 물질을 사용하는 것이 바람직하다.
이어서, 층간절연막(308) 상에 포토레지스트를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, KrF, ArF 또는 F2 등의 노광원과 콘택홀의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 LPC 형성을 위한 콘택 형성 영역(C/T)을 정의하는 포토레지스트 패턴(309)을 형성한다.
도 3a에서는 LPC 형성을 위해 콘택홀이 형성될 영역(C/T)을 정의하는 포토레지스트 패턴(309)이 형성된 공정 단면을 나타낸다.
이어서, 도 3b에 도시된 바와 같이, 포토레지스트 패턴(309)을 식각마스크로 피식각층인 층간절연막(308)을 식각하여 이웃하는 게이트전극 패턴(G301 ∼ G305) 사이의 식각정지막(307)을 노출시키는 SAC 식각 공정을 실시하여 콘택홀(310)을 형성한다.
이 때, 포토레지스트 패턴(309)의 변형을 고려하면서도 층간절연막(308)과의 선택비를 극대화시키고 콘택홀(310)의 저면 임계치수(Critical Dimenson; 이하 CD 라 함)를 충분히 확보하는 SAC 고유의 특성을 갖는 레시피를 적용한다.
즉, CF4, C4F8, C4F6 또는 C5F8 등의 CxFy(x,y는 1 ∼ 10) 가스를 사용하며, 이 때 CaHbFc(a,b,c는 1 ∼ 10)를 추가하고, 비활성 가스인 Ar 가스 또는 O2 등을 추가하여 사용할 수 있다.
도면부호 '311'은 SAC 식각 공정 중 게이트 하드마스크(306) 상단부에서의 약간의 손실이 발생한 것을 나타낸다.
애싱 공정을 통해 포토레지스트 패턴(309)을 제거하는 바, 반사방지막으로 유기 계열의 물질을 사용할 경우 이러한 애싱 공정에서 포토레지스트 패턴(309)과 같이 제거된다. 애싱 공정은 통상의 포토레지스트 스트립(Photoresist strip) 장치에서 실시하는 포토레지스트 스트립 공정 또는 O2 플라즈마 처리를 포함한다.
한편, 포토레지스트 패턴(309)이 잔류할 경우 후속 콘택 오픈 공정에서 패턴 불량을 초래할 수 있으므로 제거해야 한다.
이어서, 콘택홀(310) 저면에서의 CD 확보를 위해 세정 공정을 실시한다. 이 때, 묽은 불산 또는 BOE(Buffered Oxide Etchant) 등을 이용하여 SAC 공정시 발생한 콘택홀(310) 저면에서의 폴리머 등의 식각 부산물을 제거하여 콘택 저면을 확장한다.
도면부호 'X'는 SAC 식각 공정에서 콘택홀(310) 중앙 부분에서 식각정지막(307)이 과도 식각되어 그 주변에 비해 식각정지막(307)의 두께가 얇아짐으로 인해 발생하는 이중 스텝을 나타낸다.
이어서, 도 3c에 도시된 바와 같이 전면에 캡핑층(312)을 형성하는 바, 캡핑층(312)은 단차피복성이 열악한 USG막을 토폴로지 상에서 상부에 노출된 부분에서 집중적으로 증착되도록 한다.
이 때, 이웃하는 게이트전극 패턴 상단부에 증착된 캡핑층(312) 끼리 서로 접촉되어 콘택홀(310)아 막히지 않도록 하는 바, SAC 식각 공정 직후 실시하는 세 정 공정에 의해 CD가 어느 정도 확보된 상태이므로 콘택홀(310)은 막히지 않는다.
이 때, 캡핑층(312)으로는 USG막을 이용하며, 증착 방식으로는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition) 또는 저압 화학기상증착(Low Pressure Chemical Vapor Deposition) 방식을 이용하는 것이 바람직하다.
한편, 캡핑층(312) 형성 전에 실시하는 세정 공정과 캡핑층(312) 증착시 공정 레시피를 세밀하고 제어함으로써, 게이트전극 패턴 상단부에서 캡핑층(312)이 오버-행(Over-hang) 구조가 되지 않도록 한다.
이어서, 도 3d에 도시된 바와 같이 묽은 물산 또는 BOE를 이용하여 콘택 개구부를 추가로 확장한 다음, 식각정지막(307)을 제거하여 기판(300, 구체적으로는 불순물 확산영역(도시하지 않음))을 노출시킨다.
이하, 식각정지막(307)을 제거하는 공정을 구체적으로 살펴 본다.
통상 질화막 계열의 물질막인 식각정지막(307)을 제거하는 공정으로 습식 식각 또는 세정 공정을 이용하거나, 블랭킷 건식 식각 방식을 이용하였다. 그러나, 본 발명에서는 산화막 계열인 캡핑층(312)과 이중 스텝(X) 부분에서 층간절연막(308)의 잔류물을 제거하기 위한 식각 공정과, 질화막 계열인 식각정지막(307)을 제거하는 식각 공정을 분리하여 실시한다. 한편, 이 때 마스크를 이용하는 것이 바람직하다.
먼저, 캡핑층(312) 등의 산화막 계열을 제거하기 위한 공정으로 CxFy(x,y는 1 ∼ 10)/CaHbFc(a,b,c는 1∼ 10)/Ar을 이용하며, 이어서 CHF3/CF4/Ar을 이용하여 질화막 성분인 식각정지막(307)을 제거한다.
이러한 식각 공정시 레시피는 다음과 같다.
캡핑층(312)을 식각할 때는 통상적인 레시피를 이용하는 바, 가스로는 CxFy(x,y는 1 ∼ 10)/CaHbFc(a,b,c는 1 ∼ 10)/Ar을 이용하고, 이 때 챔버의 압력은 10mTorr ∼ 100mTorr, 온도는 0℃ ∼ 60℃로 유지하고, 각 가스의 유량은 10SCCM ∼ 100SCCM으로 사용한다.
식각정지막(307)을 식각할 때는 CHF3/CF4/Ar의 혼합가스를 이용하며, 챔버 내의 압력을 50mTorr ∼ 500mTorr, 챔버내 온도를 0℃ ∼ 60℃로 유지하고, 각 가스의 유량은 10SCCM ∼ 100SCCM으로 사용한다.
따라서, 이중 스텝 및 캡핑층(312)으로 인한 콘택 낫 오픈 방지를 위해 습식 세을 과도하게 실시하지 않아도 되므로, 과도한 세정으로 인한 절연 특성의 열화와 플러그 심 발생을 억제할 수 있다.
여기서, 마스크 형성 및 그 제거 공정은 도면의 간략화를 위해 생략하였다.
게이트전극 패턴(G301 ∼ G305) 사이의 식각정지막(307)은 SAC 식각 공정 및 세정 공정과 산화막 및 질화막 식각 공정에서 식각되어 게이트전극 패턴(G301 ∼ G305) 측벽에서 스페이서 형태로 잔류하게 된다.
계속해서, 도 3e에 도시된 바와 같이, 콘택홀(310)이 형성된 기판(300) 전면에 플러그 형성용 전도성 물질을 증착하여 콘택홀(310)을 충분히 매립시킨 다음, 게이트 하드마스크(306)가 노출되는 타겟으로 평탄화 공정을 실시하여 콘택홀(300)을 통해 불순물 확산영역과 전기적으로 도통되며 게이트 하드마스크(306)와 상부가 평탄화된 플러그(313)를 형성한다.
평탄화 공정으로는 먼저 CMP 공정 전에 메모리의 셀영역과 주변회로영역의 단차를 감소시키기 위해 플러그 물질에 대한 에치백 공정을 실시한다.
이어서, CMP 공정을 통해 평탄화 공정을 실시하는 바, 이 때 연마 타겟을 꼭 게이트 하드마스크(306)로 맞출 필요없이 사용되는 마스크 패턴의 종류에 따라 층간절연막(308)이 일부가 남도록 할 수도 있다.
플러그(313) 형성용 전도성 물질막으로 가장 많이 사용되는 물질은 폴리실리콘이며, Ti, TiN 등의 배리어메탈층과 적층하여 형성하기도 하며, 텅스텐 등을 사용하기도 한다.
최근에는 플러그(313)를 형성할 때 전술한 증착 공정 이외에 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 방식 또한 많이 사용하고 있다.
한편, 전술한 실시예에서는 층간절연막(또는 반사방지막)과 포토레지스트 패턴이 직접 접촉되어 포토레지스트 패턴이 마스크 역할을 하는 것을 그 예로 하여 설명하였으나, 층간절연막과 반사방지막 사이에 질화막 계열 또는 텅스텐 계열의 물질막을 하드마스크로 채용하는 공정에도 적용이 가능할 것이다.
전술한 바와 같이 이루어지는 본 발명은, SAC 식각 공정 후 콘택 CD 확장을 위해 세정 공정을 실시하고, 캡핑층을 형성하며, CD 확장을 위한 세정 공정을 실시 한 후, 산화막 계열의 제거를 위한 식각 공정과 질화막 계열의 제거를 위한 식각 공정을 실시하여 이중 스텝 구조 상부의 캡핑층과 이중 스텝 구조 부분을 제거함으로써, 콘택 낫 오픈을 방지함과 아울러 과도한 세정 공정 진행을 방지하여 절연 특서의 열화와 플러그 심 발생을 억제할 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 본 발명의 실시예에서는 T 타입의 SAC 공정만을 그 예로 하였으나, 이외에도 홀(Hole) 타입 또는 라인 타입(Line-type)의 SAC 공정에도 적용이 가능하며, 게이트전극 패턴 사이 뿐만아니라 비트라인 사이를 오픈시키는 공정(즉, 스토리지노드 콘택홀 형성 공정) 또는 비아 콘택 형성 공정 등 다양한 반도체 장치 제조 공정에 적용이 가능하다.
상술한 바와 같은 본 발명은, 캡핑층을 이용하는 공정에서 콘택 낫 오픈 형상과 과도 세정으로 인한 소자 불량을 방지할 수 있어, 궁극적으로 반도체 장치의 수율 및 성능을 향상시킬 수 있는 효과가 있다.
Claims (12)
- 기판 상에 이웃하는 복수의 도전패턴을 형성하는 단계;상기 도전패턴이 형성된 프로파일을 따라 식각정지막을 형성하는 단계;상기 식각정지막이 형성된 기판 전면에 층간절연막을 형성하는 단계;상기 층간절연막 상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 상기 층간절연막을 식각하여 상기 이웃하는 도전패턴 사이의 식각정지막을 노출시키는 콘택홀을 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 콘택홀 저면의 면적 확보를 위해 1차 세정하는 단계;상기 콘택홀을 포함하는 전면을 따라 절연성 캡핑층을 형성하는 단계;상기 콘택홀 저면의 면적 확보를 위해 2차 세정하는 단계; 및CxFy(x,y는 1 내지 10)/CaHbFc(a,b,c는 1 내지 10)/Ar 및 CHF3/CF4/Ar을 이용하는 식각 공정을 차례로 실시하여 상기 콘택홀 저면에서의 캡핑층과 식각정지막을 제거하여 상기 기판을 노출시키는 단계를 포함하는 반도체 장치 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 캡핑층은 USG(Undoped Silicate Glass)막을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항 또는 제 2 항에 있어서,상기 캡핑층을 형성하는 단계에서, 저압 화학기상증착 방식 또는 플라즈마 화학기상증착 방식을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 3 항에 있어서,상기 기판을 노출시키는 단계에서,각각 10SCCM 내지 100SCCM의 CxFy(x,y는 1 ∼ 10)/CaHbFc(a,b,c는 1 ∼ 10)/Ar의 가스를 사용하고, 챔버의 압력은 10mTorr 내지 100mTorr, 온도는 0℃ 내지 60℃로 유지하여 상기 캡핑층을 제거하며,각각 10SCCM 내지 100SCCM의 CHF3/CF4/Ar의 혼합가스를 사용하고, 챔버의 압력은 50mTorr 내지 500mTorr, 온도는 0℃ 내지 60℃로 유지하여 상기 식각정지막을 제거하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 1차 및 2차 세정하는 단계에서,불산 또는 BOE(Buffered Oxide Etchant)를 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 콘택홀을 형성하는 단계에서, 자기정렬콘택 식각 공정을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 삭제
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 6 항에 있어서,상기 자기정렬콘택 식각시 CxFy(x,y는 1 내지 10) 가스를 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 2차 세정하는 단계 후,노출된 상기 기판에 전기적으로 도통된 플러그를 형성하는 단계를 더 포함하며,상기 플러그를 형성하는 단계는,상기 노출된 기판에 도통되도록 플러그 형성용 물질을 형성하는 단계; 및상기 도전패턴 상부가 노출되는 타겟으로 상기 플러그 형성용 물질을 연마하여 격리된 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서,상기 플러그 형성용 물질을 형성하는 단계는,상기 기판 전면에 상기 플러그 형성용 물질을 증착하는 방식 또는 선택적 에 피택셜 성장을 통해 상기 노출된 기판으로부터 성장시키는 방식을 이용하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 포토레지스트 패턴은, 라인 타입 또는 홀 타입 또는 T 타입 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 도전패턴은 게이트전극 패턴, 비트라인 또는 금속배선 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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