KR100680415B1 - 반도체 소자의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 238000005530 etching Methods 0.000 claims abstract description 68
- 238000002955 isolation Methods 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims description 143
- 150000004767 nitrides Chemical class 0.000 claims description 105
- 230000002093 peripheral effect Effects 0.000 claims description 39
- 230000004888 barrier function Effects 0.000 claims description 20
- 239000011229 interlayer Substances 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 4
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- 239000010703 silicon Substances 0.000 abstract description 9
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 238000000151 deposition Methods 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000005468 ion implantation Methods 0.000 description 7
- 238000001039 wet etching Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- -1 arsenic ions Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/025—Manufacture or treatment forming recessed gates, e.g. by using local oxidation
- H10D64/027—Manufacture or treatment forming recessed gates, e.g. by using local oxidation by etching at gate locations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/608—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having non-planar bodies, e.g. having recessed gate electrodes
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
Description
Claims (10)
- (a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;(b) 상기 노출된 반도체 기판의 표면에 제1 산화막을 형성하는 단계;(c) 전체 표면 상부에 제1 질화막, 평탄화된 제2 산화막 및 제2 질화막을 순차적으로 형성하는 단계;(d) 게이트 예정 영역의 제2 질화막 및 제2 산화막을 식각하여 상기 게이트 예정 영역의 제1 질화막을 노출시키는 단계;(e) 아일랜드형 리세스 게이트 예정 영역을 적어도 노출시키는 윈도우를 구비한 마스크 패턴을 형성하되, 상기 마스크 패턴은 셀 영역의 게이트 예정 영역과 활성 영역 및 이와 인접한 활성 영역 및 소자 분리막 상부의 제1 질화막을 노출시키도록 상기 윈도우가 상기 게이트 예정 영역 및 활성 영역의 선폭보다 크도록 형성하는 단계;(f) 상기 마스크 패턴에 의해 노출된 제1 질화막 및 제1 산화막을 식각하여 제거하는 단계;(g) 상기 셀 영역의 제1 산화막이 제거되어 노출된 소자 분리막 및 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계;(h) 상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;(i) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 하부 게이트용 도전층을 형성한 후 상기 소자 분리막이 노출될 때까지 식각하여 상기 리세스 게이트 영역을 적어도 매립하는 제1 하부 게이트 전극을 형성하는 단계;(j) 상기 게이트 영역의 표면에 제2 하부 게이트 전극을 형성하고 상기 게이트 영역을 매립하는 제3 질화막을 형성하는 단계;(k) 상기 제2 산화막, 제2 질화막 및 제1 산화막을 제거한 후 전체 표면 상부에 제3 산화막을 형성하는 단계;(l) 상기 제1 하부 게이트 전극 양측의 반도체 기판에 LDD 영역을 형성하는 단계;(m) 전체 표면 상부에 제4 질화막 및 제4 산화막을 형성한 후 주변 회로 영역의 제4 질화막 및 제4 산화막만을 식각하여 주변 회로 영역의 제2 하부 게이트 전극의 측벽에 스페이서를 형성하고 상기 스페이서 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계;(n) 셀 영역의 제4 산화막을 제거한 후 전체 표면 상부에 제5 질화막 및 제1 층간 절연막을 형성하고 제3 질화막이 노출될 때까지 평탄화식각하는 단계;(o) 셀 영역의 게이트 전극 양측의 소스/드레인 예정 영역 상부의 제1 층간 절연막, 제5 질화막, 제 4 질화막 및 제3 산화막을 식각하여 반도체 기판을 노출시키고 상기 소스/드레인 예정 영역에 소스/드레인 영역을 형성하는 단계;(p) 상기 셀 영역의 소스/드레인 영역 상부에 콘택 플러그 및 제5 산화막의 적층 구조를 형성하는 단계;(q) 상기 제3 질화막을 제거하고 상기 제3 산화막 및 제5 산화막을 소정 두께 식각하는 단계;(r) 상기 제2 하부 게이트 전극의 표면에 제3 하부 게이트 전극 및 게이트 장벽층을 순차적으로 형성한 후 상기 게이트 영역을 매립하는 상부 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계;(s) 상기 게이트 구조물을 소정 두께 식각하는 단계;(t) 상기 노출된 제3 산화막, 제4 질화막, 제5 질화막 및 제5 산화막을 식각하여 제거하는 단계; 및(u) 전체 표면 상부에 게이트 상부 절연막을 형성한 후 상기 콘택 플러그가 노출될 때까지 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 윈도우는 상기 아일랜드형 리세스 게이트 예정 영역 및 상기 아일랜드형 리세스 게이트 예정 영역 사이의 활성 영역 및 소자 분리막을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 윈도우는 상기 게이트 예정 영역보다 좌우로 각각 D만큼 크며, 상기 활성 영역의 선폭보다 상하로 E만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법(단, -(1/3)Fx≤D≤0.5Fx, 0≤E≤0.5Fy, Fx는 게이트 구조물의 선폭, Fy는 활성 영역의 선폭).
- (a) 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;(b) 상기 노출된 반도체 기판의 표면에 제1 산화막을 형성하는 단계;(c) 전체 표면 상부에 제1 질화막, 평탄화된 제2 산화막 및 제2 질화막을 순차적으로 형성하는 단계;(d) 게이트 예정 영역의 제2 질화막 및 제2 산화막을 식각하여 상기 게이트 예정 영역의 제1 질화막을 노출시키는 단계;(e) 아일랜드형 리세스 게이트 예정 영역을 적어도 노출시키는 윈도우를 구비한 마스크 패턴을 형성하되, 상기 마스크 패턴은 셀 영역의 게이트 예정 영역과 활성 영역 및 이와 인접한 활성 영역 및 소자 분리막 상부의 제1 질화막을 노출시키도록 상기 윈도우가 상기 게이트 예정 영역 및 활성 영역의 선폭보다 크도록 형성하는 단계;(f) 상기 마스크 패턴에 의해 노출된 제1 질화막 및 제1 산화막을 식각하여 제거하는 단계;(g) 상기 셀 영역의 제1 산화막이 제거되어 노출된 소자 분리막 및 반도체 기판을 소정 두께 식각하여 리세스 게이트 영역을 형성하는 단계;(h) 상기 노출된 반도체 기판의 표면에 게이트 산화막을 형성하는 단계;(i) 전체 표면 상부에 상기 리세스 게이트 영역을 매립하는 하부 게이트용 도전층을 형성한 후 상기 소자 분리막이 노출될 때까지 식각하여 상기 리세스 게이트 영역을 적어도 매립하는 제1 하부 게이트 전극을 형성하는 단계;(j) 상기 게이트 영역의 표면에 제2 하부 게이트 전극, 제3 하부 게이트 전극 및 게이트 장벽층을 순차적으로 형성한 후 상기 게이트 영역을 매립하는 상부 게이트 전극을 형성하여 게이트 구조물을 형성하는 단계;(k) 상기 제2 산화막의 노출된 측벽을 소정 두께 식각하는 단계;(l) 전체 표면 상부에 게이트 상부 절연막을 형성한 후 상기 제2 산화막이 노출될 때까지 평탄화식각하는 단계;(m) 상기 셀 영역의 전면에 제3 산화막을 형성하는 단계;(n) 상기 게이트 구조물의 측벽에만 제2 산화막이 남도록 상기 게이트 상부 절연막을 마스크로 주변회로 영역의 제2 산화막을 식각하는 단계;(o) 상기 주변 회로 영역의 게이트 구조물 양측의 반도체 기판에 LDD 영역을 형성하는 단계;(p) 상기 주변 회로 영역의 게이트 구조물 측벽에 게이트 측벽 절연막을 형성하는 단계;(q) 상기 주변 회로 양측의 반도체 기판에 소스/드레인 영역을 형성하는 단계;(r) 전체 표면 상부에 제4 질화막 및 제1 층간 절연막을 형성한 후 상기 게이트 상부 절연막이 노출될 때까지 평탄화 식각하는 단계;(s) 상기 셀 영역의 제2 산화막 및 제1 질화막을 식각하여 콘택홀을 형성하는 단계;(t) 상기 콘택홀 저부의 반도체 기판에 불순물을 주입하여 LDD 영역을 형성하는 단계;(u) 상기 콘택홀 저부의 제1 산화막을 식각하여 반도체 기판을 노출시킨 후 노출된 반도체 기판에 불순물을 주입하여 소스/드레인 영역을 형성하는 단계; 및(v) 상기 콘택홀을 매립하는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 윈도우는 상기 아일랜드형 리세스 게이트 예정 영역 및 상기 아일랜드형 리세스 게이트 예정 영역 사이의 활성 영역 및 소자 분리막을 노출시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 아일랜드형 리세스 게이트 예정 영역의 상기 게이트 구조물의 선폭은 상기 소자 분리막 상부의 게이트 구조물의 선폭보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 윈도우는 상기 게이트 예정 영역보다 좌우로 각각 D만큼 크며, 상기 활성 영역의 선폭보다 상하로 E만큼 큰 것을 특징으로 하는 반도체 소자의 제조 방법(단, -(1/3)Fx≤D≤0.5Fx, 0≤E≤0.5Fy, Fx는 게이트 구조물의 선폭, Fy는 활성 영역의 선폭).
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050046287A KR100680415B1 (ko) | 2005-05-31 | 2005-05-31 | 반도체 소자의 제조 방법 |
US11/212,627 US7189605B2 (en) | 2005-05-31 | 2005-08-29 | Method for fabricating semiconductor device |
JP2005284054A JP4936699B2 (ja) | 2005-05-31 | 2005-09-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050046287A KR100680415B1 (ko) | 2005-05-31 | 2005-05-31 | 반도체 소자의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060124385A KR20060124385A (ko) | 2006-12-05 |
KR100680415B1 true KR100680415B1 (ko) | 2007-02-08 |
Family
ID=37463984
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050046287A Expired - Fee Related KR100680415B1 (ko) | 2005-05-31 | 2005-05-31 | 반도체 소자의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7189605B2 (ko) |
JP (1) | JP4936699B2 (ko) |
KR (1) | KR100680415B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101043409B1 (ko) * | 2008-07-29 | 2011-06-22 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
KR101095772B1 (ko) | 2007-10-17 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100546161B1 (ko) * | 2004-07-13 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 제조 방법 |
KR100596889B1 (ko) * | 2005-03-22 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US7419871B2 (en) * | 2006-04-25 | 2008-09-02 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
KR100734088B1 (ko) * | 2006-05-30 | 2007-07-02 | 주식회사 하이닉스반도체 | 트랜지스터의 제조방법 |
KR100772688B1 (ko) | 2006-09-29 | 2007-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스패턴 제조방법 |
JP2008103420A (ja) * | 2006-10-17 | 2008-05-01 | Elpida Memory Inc | 半導体装置の製造方法 |
US7785483B2 (en) * | 2006-12-22 | 2010-08-31 | Hynix Semiconductor Inc. | Exposure mask and method for fabricating semiconductor device using the same |
KR100781874B1 (ko) * | 2006-12-26 | 2007-12-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR100973264B1 (ko) * | 2007-02-06 | 2010-08-02 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
KR100908522B1 (ko) * | 2007-06-28 | 2009-07-20 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
KR100905463B1 (ko) * | 2007-07-02 | 2009-07-02 | 삼성전자주식회사 | 반도체 장치 및 이의 제조방법 |
KR100945229B1 (ko) * | 2008-01-02 | 2010-03-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US7943530B2 (en) * | 2009-04-03 | 2011-05-17 | International Business Machines Corporation | Semiconductor nanowires having mobility-optimized orientations |
KR101094373B1 (ko) * | 2009-07-03 | 2011-12-15 | 주식회사 하이닉스반도체 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
KR101205173B1 (ko) | 2009-07-28 | 2012-11-27 | 에스케이하이닉스 주식회사 | 반도체 소자의 형성 방법 |
KR101697594B1 (ko) * | 2010-03-03 | 2017-01-18 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
CN101834141B (zh) * | 2010-04-28 | 2015-03-04 | 复旦大学 | 一种不对称型源漏场效应晶体管的制备方法 |
TWI447742B (zh) * | 2010-07-16 | 2014-08-01 | Inotera Memories Inc | 記憶體佈局結構及記憶體結構 |
KR101177486B1 (ko) | 2011-01-26 | 2012-08-27 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
KR102514620B1 (ko) | 2016-04-28 | 2023-03-29 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
KR102504258B1 (ko) | 2016-05-04 | 2023-02-28 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
CN108630698B (zh) * | 2017-03-24 | 2019-10-18 | 联华电子股份有限公司 | 半导体存储装置及其形成方法 |
US10755964B1 (en) * | 2019-05-31 | 2020-08-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain isolation structure and methods thereof |
US20230268223A1 (en) * | 2022-02-24 | 2023-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and methods of manufacture |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3892588B2 (ja) * | 1997-12-26 | 2007-03-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP2000332240A (ja) * | 1999-05-19 | 2000-11-30 | Sony Corp | 半導体装置およびその製造方法 |
JP4860022B2 (ja) * | 2000-01-25 | 2012-01-25 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
JP2003023104A (ja) * | 2001-07-06 | 2003-01-24 | Sony Corp | 半導体装置及びその作製方法 |
TW519756B (en) * | 2002-01-16 | 2003-02-01 | Macronix Int Co Ltd | Non-volatile memory structure and its manufacturing method |
US6844591B1 (en) * | 2003-09-17 | 2005-01-18 | Micron Technology, Inc. | Method of forming DRAM access transistors |
-
2005
- 2005-05-31 KR KR1020050046287A patent/KR100680415B1/ko not_active Expired - Fee Related
- 2005-08-29 US US11/212,627 patent/US7189605B2/en not_active Expired - Fee Related
- 2005-09-29 JP JP2005284054A patent/JP4936699B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101095772B1 (ko) | 2007-10-17 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
KR101043409B1 (ko) * | 2008-07-29 | 2011-06-22 | 주식회사 하이닉스반도체 | 반도체 장치의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US20060270153A1 (en) | 2006-11-30 |
JP2006339621A (ja) | 2006-12-14 |
KR20060124385A (ko) | 2006-12-05 |
US7189605B2 (en) | 2007-03-13 |
JP4936699B2 (ja) | 2012-05-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20050531 |
|
PA0201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20060619 Patent event code: PE09021S01D |
|
PG1501 | Laying open of application | ||
E701 | Decision to grant or registration of patent right | ||
PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20061214 |
|
GRNT | Written decision to grant | ||
PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20070201 Patent event code: PR07011E01D |
|
PR1002 | Payment of registration fee |
Payment date: 20070201 End annual number: 3 Start annual number: 1 |
|
PG1601 | Publication of registration | ||
PR1001 | Payment of annual fee |
Payment date: 20100126 Start annual number: 4 End annual number: 4 |
|
PR1001 | Payment of annual fee |
Payment date: 20110126 Start annual number: 5 End annual number: 5 |
|
FPAY | Annual fee payment |
Payment date: 20120126 Year of fee payment: 6 |
|
PR1001 | Payment of annual fee |
Payment date: 20120126 Start annual number: 6 End annual number: 6 |
|
LAPS | Lapse due to unpaid annual fee | ||
PC1903 | Unpaid annual fee |