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KR101098590B1 - 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 활성영역이 한정되어 있는 반도체 기판에 리세스 게이트용 트렌치를 형성하는 단계; 반도체 기판 전면에 트렌치가 노출되는 마스크막 패턴을 형성하는 단계; 마스크막 패턴 및 트렌치 위에 불순물이 주입되지 않은 폴리실리콘막을 형성하는 단계; 불순물이 주입되지 않은 폴리실리콘막 및 트렌치를 매립하도록 불순물이 주입되어 있는 폴리실리콘막을 형성하는 단계; 마스크막 패턴의 표면이 노출하도록 평탄화를 수행하는 단계; 폴리실리콘막 위에 금속막패턴 및 하드마스크막패턴을 순차적으로 형성하는 단계; 마스크막 패턴을 제거하는 단계; 반도체 기판 전면에 버퍼산화막을 형성하는 단계; 및 버퍼산화막 및 게이트 스택에 절연성 스페이서막을 형성하는 단계를 포함한다.
산화공정, 리세스게이트, 컨택저항

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{Method for manufacturing the semiconductor device having recess gate}
도 1은 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자의 구조 및 문제점을 설명하기 위해 나타내보인 도면이다.
도 2 내지 도 10은 본 발명에 따른 리세스 게이트를 갖는 반도체 소자를 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 220 : 트렌치
230 : 마스크막패턴 240 : 불순물이 주입되지 않은 폴리실리콘
250 : 불순물이 주입된 폴리실리콘 320 : 버퍼산화막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
최근 디램(DRAM) 셀의 고집적화로 인하여 소자의 디자인 룰이 작아짐에 따라, 셀 트랜지스터의 크기가 감소되고 있고, 트랜지스터의 채널 길이 또한 짧아지 고 있다. 트랜지스터의 채널의 길이가 짧아지게 되면 문턱전압의 감소, 누설 전류의 증가 및 리프레시 특성의 저하를 유발하는 단채널 효과(Short Channel Effect)가 발생한다. 따라서 최근에는 채널 길이를 증가시켜 단채널 효과를 억제하는 리세스 게이트를 갖는 반도체 소자가 제안되어 있다.
도 1은 종래 기술에 따른 리세스 게이트를 가지는 반도체 소자를 나타내보인 도면이다.
도 1을 참조하면, 리세스 게이트를 가지는 반도체 소자는 소자분리막(110)으로 활성영역이 한정되어 있는 반도체 기판(100)의 표면으로부터 소정의 깊이로 트렌치를 형성한 후, 트렌치 상에 게이트 스택(160)을 배치하고, 소스/드레인 불순물을 주입하여 채널(A)을 형성한다. 게이트 스택(160)은 게이트산화막패턴(120), 도전막패턴(130), 금속막패턴(140), 하드마스크막패턴(150)을 포함하여 형성할 수 있다. 다음에 게이트 스택(160)에 스페이서막과 반도체 기판(100)이 직접 접촉하여 발생하는 스트레스를 방지하기 위한 버퍼막(165)을 형성한다. 그리고 상기 게이트 스택(160)의 측면에는 스페이서막(170)이 배치된다.
이처럼 리세스 게이트를 가지는 반도체 소자는 평면 채널을 가지는 반도체 소자에 비하여 게이트 채널의 길이가 길어지게 된다. 게이트 채널의 길이가 길어지면 그에 따라 셀 문턱전압이 상승하게 되는데, 셀 문턱전압이 상승하게 되면, 일정량의 셀 문턱전압까지 감소시키기 위해서 주입하는 불순물인 디플루오라이드(BF₂)의 양을 상대적으로 감소시킬 수 있다. 셀 문턱전압 조절용 불순물인 BF₂의 양을 감소시키면 셀 영역 쪽의 소스 및 드레인에 위치하는 공핍층의 폭이 증가하게 되 고, 전계의 양을 감소시켜 정션 누설전류와 GIDL(Gate Induced Drain Leakage)를 감소시켜 리프레시 특성을 평면 채널을 가지는 반도체 소자에 비하여 2배 정도 증가시킬 수 있다.
한편, 상기 버퍼산화막(165)은 게이트 스택(160)을 형성하기 위한 식각공정의 수행시 상기 식각공정으로 반도체 기판(100) 및 도전막패턴(130)에 발생하는 손상을 보상하기 위해 산화공정을 수행함으로서 형성한다. 이때, 도전막패턴(130)을 이루는 불순물이 주입된 폴리실리콘은 불순물이 주입되면서 실리콘간의 결합이 깨진 부분으로 인해서 산화가 잘 이루어진다. 이 경우, 산화공정을 진행하면서 실리콘뿐만 아니라 폴리실리콘 내부의 불순물까지 함께 산화하여 폴리실리콘의 산화 속도가 빨라지게 되면서 도전막패턴(130) 양 측면의 산화막이 상대적으로 두껍게 형성되어 불룩하게 나온 형상(180)을 갖게 된다. 이렇게 도전막패턴(130) 양 측면이 불룩하게 나오는 형상(180)은 고집적화로 인하여 소자의 디자인 룰이 작아짐에 따라 게이트 스택(160)간의 간격이 좁아질수록 컨택 공간을 좁히는 문제를 유발시킨다. 또한 컨택 면적 감소로 저항 증가하게 되고, 컨택이 개방되지 않는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 스택 형성 후 반도체 기판 및 도전막패턴에 발생하는 손상을 보상하기 위한 산화공정 수행시, 측벽 산화 성장을 억제함으로써 게이트 스택간의 마진을 확보하여 컨택 저항 감소를 방지하는 리세스 게이트를 가지는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법은, 활성영역이 한정되어 있는 반도체 기판에 리세스 게이트용 트렌치를 형성하는 단계; 상기 반도체 기판 전면에 트렌치가 노출되는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴 및 트렌치 전면에 불순물이 포함되어 있지 않은 폴리실리콘막을 형성하는 단계; 상기 불순물이 포함되어 있지 않은 폴리실리콘막 및 트렌치를 매립하도록 불순물이 포함되어 있는 폴리실리콘막을 형성하는 단계; 상기 마스크막 패턴의 표면이 노출되도록 평탄화를 수행하는 단계; 상기 폴리실리콘막 위에 금속막패턴 및 하드마스크막패턴을 순차적으로 형성하는 단계; 상기 마스크막 패턴을 제거하는 단계; 상기 반도체 기판 전면에 버퍼산화막을 형성하는 단계; 및 상기 버퍼산화막 및 게이트 스택에 절연성 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 마스크막 패턴은 산화막 또는 TEOS 및 HTO의 적층구조로 형성할 수 있다.
상기 마스크막 패턴은 600-800Å의 두께로 형성하는 것이 바람직하다.
상기 버퍼산화막을 형성하는 단계는, 700-900℃의 온도에서 40-60Å의 두께로 형성하는 것이 바람직하다.
상기 마스크막 패턴을 제거하는 단계에서는, HF 또는 BOE를 포함하는 식각액을 이용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 10은 본 발명에 따른 리세스 게이트를 가지는 반도체 소자의 제조방법을 설명하기 위해 나타내보인 도면들이다.
먼저 도 2를 참조하면, 반도체 기판(200) 위에 패드 산화막 및 패드 질화막(도시하지 않음)을 형성하고, 소자분리영역을 정의하는 식각마스크로 반도체 기판(200)을 식각하여 트렌치(도시하지 않음)를 형성한다. 계속하여 트렌치 내부를 산화막으로 매립한 후, 화학적기계적연마(CMP; Chemical Mechanical Polishing)를 수행하여 소자분리막(210)을 형성하고, 패드 질화막을 제거하여 활성영역과 소자분리영역을 정의한다. 다음에 반도체 기판(200) 위에 감광막을 도포하고 패터닝하여 리세스 채널 형성영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한 후, 상기 감광막 패턴을 마스크로 한 식각공정을 수행하여 반도체 기판(200) 내부에 트렌치(220)를 형성한다.
다음에 도 3을 참조하면, 상기 트렌치(220) 및 반도체 기판(200) 전면에 절연물질을 도포한 후, 이를 패터닝하여 트렌치(220)를 노출시키는 절연물질 마스크막 패턴(230)을 형성할 수 있다. 여기서 상기 마스크막 패턴(230)은 산화막을 열공정방법을 통해 600-800Å의 두께를 가지도록 형성한다. 이때, 상기 마스크막 패턴 (230)은 TEOS(Tetra Ethyl Ortho Silicate)막과 HTO(High Thermal Oxide)막의 적층으로 형성할 수도 있다. 또한 상기 마스크막 패턴(230)은 질화물로 형성할 수도 있다.
다음에 도 4를 참조하면, 상기 마스크막 패턴(230)에 의해 노출된 트렌치(220) 상에 게이트절연막패턴(225)을 형성한 후, 트렌치(220) 및 반도체 기판(200) 전면에 불순물이 주입되지 않은 폴리실리콘막(240)을 증착한다. 여기서 불순물이 주입되지 않은 폴리실리콘막(240)은 490-540℃의 증착온도에서 50-100Å의 두께를 가지도록 형성할 수 있다. 그 다음, 상기 불순물이 주입되지 않은 폴리실리콘막(240) 및 반도체 기판(200)이 매립되도록 불순물이 주입되어 있는 폴리실리콘막(250)을 400-1000Å의 두께를 가지도록 형성한다. 여기서 불순물이 주입되어 있는 폴리실리콘막(250)은 포스핀(phosphin; PH₃)을 100-500cc의 양으로 폴리실리콘막에 주입하여 형성할 수 있다.
다음에 도 5를 참조하면, 상기 마스크막 패턴(230)의 표면이 노출될 때까지 평탄화 공정을 수행하여 불순물이 주입되지 않은 폴리실리콘막(240) 및 불순물이 주입되어 있는 폴리실리콘막(250)을 포함하는 도전막패턴(255)을 형성한다. 여기서 평탄화 공정은 화학적 기계적 연마(CMP; Chemical Mechanical Polishing)방법을 이용하여 수행할 수 있다.
다음에 도 6을 참조하면, 상기 평탄화 공정을 수행한 반도체 기판(200) 전면에 금속막(260) 및 하드마스크막(270)을 순차적으로 적층한다. 여기서 금속막(260)은 텅스텐실리사이드(WSix)막으로 형성할 수 있고, 하드마스크막(270)은 질화막으 로 형성할 수 있다. 다음에 상기 하드마스크막(270) 위에 감광막을 도포 및 패터닝하여 게이트 스택을 정의하는 감광막 패턴(280)을 형성한다.
다음에 도 7을 참조하면, 감광막 패턴(280)을 마스크로 하여 하드마스크막(270) 및 금속막(260)을 식각하여 하드마스크막패턴(300) 및 금속막패턴(290)을 형성하고, 감광막 패턴(280)은 제거한다.
다음에 도 8을 참조하면, 상기 금속막패턴(290)의 하부에 위치하는 마스크막 패턴(230)을 제거하여 게이트 스택(310)을 형성한다. 여기서 상기 마스크막 패턴(230)은 HF 또는 BOE(Buffered Oxide Etchant)를 포함하는 습식식각액을 이용하여 제거할 수 있다. 이때, 마스크막 패턴(230)을 제거하면서 불순물이 주입되지 않은 폴리실리콘막(240)이 드러나게 된다. 이때, 상기 불순물이 주입되지 않은 폴리실리콘막(240)은 후속 산화공정에서 산화속도가 느려 도전막패턴(255)의 측벽이 불룩해지는 형상을 억제할 수 있다.
다음에 도 9를 참조하면, 게이트 스택(310) 전면에 버퍼산화막(320)을 형성하기 위해 산화공정을 수행한다. 버퍼산화막(320)은 게이트 스택(310)을 형성하기 위해 진행한 식각공정에서 반도체 기판(200) 및 도전막패턴(255)에 발생한 손상을 보상하고, 반도체 기판(200)과 이후 공정에서 형성되어질 스페이서용 질화막과의 사이에서 완충막의 역할 및 후속 이온 주입 공정의 버퍼막의 역할을 하도록 한다. 이를 위해 버퍼산화막(320)은 700-900℃의 온도에서 화학기상증착(CVD) 방법을 이용하여, 40-60Å의 두께를 가지도록 형성한다. 또한, TEOS(tetraethyl ortho silicate), 사일렌(SiH₄), 디클로로실란(SiH₂Cl₂) 및 이들의 혼합가스로부터 선 택되는 소스 가스가 자체적으로 분해하도록 하여 형성할 수 있다. 또한, TEOS, 사일렌(SiH₄), 디클로로실란(SiH₂Cl₂) 또는 이들의 혼합가스로부터 선택되는 소스 가스와 산소(O₂)가스가 반응하도록 하여 형성할 수도 있다. 이때, 도전막패턴(255)의 바깥쪽에 위치하는 불순물이 주입되지 않은 폴리실리콘막(240)은 실리콘(Si) 원자들이 그물모양으로 촘촘하게 결합한 상태로 산소(O₂)가 상기 결합을 깨고 산화하기 어렵다. 이에 따라 산화속도가 느려지면서 도전막패턴(255)의 양 측벽이 불룩해지는 형상을 억제하여 게이트 패턴간의 마진을 확보할 수 있어 컨택저항이 감소하고, 종래에서 컨택이 개방되지 않은 현상을 방지할 수 있다.
다음에 도 10을 참조하면, 상기 게이트 스택(310)을 포함한 구조물의 전면에 질화막(도시하지 않음)을 증착한 후, 스페이서 식각을 추가로 진행하여 절연성 스페이서막(330)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 리세스 게이트를 가지는 반도체소자의 제조방법에 의하면, 게이트 스택을 형성한 후 산화공정시 도전막패턴의 측벽의 성장을 억제함으로써 게이트 패턴간의 마진을 확보하여 컨택저항이 감소하는 것을 방지하여 반도체 소자의 전기적 특성을 개선할 수 있다.

Claims (5)

  1. 활성영역이 한정되어 있는 반도체 기판에 리세스 게이트용 트렌치를 형성하는 단계;
    상기 반도체 기판 전면에 트렌치가 노출되는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴 및 트렌치 전면에 불순물이 주입되지 않은 폴리실리콘막을 형성하는 단계;
    상기 불순물이 주입되지 않은 폴리실리콘막 및 트렌치를 매립하도록 불순물이 주입되어 있는 폴리실리콘막을 형성하는 단계;
    상기 마스크막 패턴의 표면이 노출되도록 평탄화를 수행하는 단계;
    상기 폴리실리콘막 위에 금속막패턴 및 하드마스크막패턴을 순차적으로 형성하는 단계;
    상기 마스크막 패턴을 제거하는 단계;
    상기 반도체 기판 전면에 버퍼산화막을 형성하는 단계; 및
    상기 버퍼산화막 및 게이트 스택에 절연성 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 마스크막 패턴은 산화막 또는 TEOS 및 HTO의 적층구조로 형성하는 것을 특징으로 하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 마스크막 패턴은 600-800Å의 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 버퍼산화막을 형성하는 단계는, 700-900℃의 온도에서 40-60Å의 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 마스크막 패턴을 제거하는 단계에서는, HF 또는 BOE를 포함하는 식각액을 이용하는 것을 특징으로 하는 리세스 게이트를 가지는 반도체 소자의 제조방법.
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