KR101535222B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 트렌치가 형성된 반도체 기판; 상기 트렌치의 양 쪽 반도체 기판에 형성된 불순물 영역들; 상기 트렌치의 내부에 매립되고 상기 불순물 영역과 중첩되는 게이트 전극; 상기 게이트 전극과 상기 트렌치 표면 사이에 형성된 게이트 절연막; 상기 게이트 절연막의 상부에 형성된 캡핑층; 및 상기 캡핑층과 상기 불순물 영역 사이에 형성된 버퍼(buffer)막을 포함하는 반도체 소자를 제공한다. 본 발명의 반도체 소자 및 그의 제조 방법을 이용하면, 캡핑막과 반도체 기판 사이의 스트레스를 완화시킬 수 있다.

BCAT, 매립 채널 어레이 트랜지스터, 캡핑층, 기판, 스트레스

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method of fabricating the same}

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 캡핑막과 반도체 기판 사이의 스트레스를 완화시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 것이다.

DRAM 등 반도체 장치가 고집적화됨에 따라 채널의 길이가 작아짐으로써 단채널 효과(short channel effect) 및 소스/드레인 펀치쓰루(punch-through) 현상의 영향을 억제하기 어려워지게 되었고 그로 인해 누설전류(leakage current)가 증가하여 DRAM의 리프레시 타임(refresh time) 확보가 어려워진다. 이러한 문제점을 해결하기 위해 일찍이 리세스 채널 어레이 트랜지스터가 제안된 바 있으나, 게이트 전극과 드레인 영역이 중첩되는 부분에서 소위 GIDL(gate-induced drain leakage)이라고 불리는 누설전류가 발생함으로써 소자 성능의 제한 요인으로 작용하였다. 상기 GIDL 누설전류는 리세스 채널 어레이 트랜지스터에 내재적인(intrinsic) 한계인데 이러한 한계를 극복하기 위한 방안으로서, 게이트 전극의 상부 표면이 기판의 상부 표면보다 하부에 위치하도록 게이트를 기판 내부로 매립하고 게이트와 드레인 영역이 중첩되는 부분을 최소화한 매립 채널 어레이 트랜지스터(BCAT: buried channel array transistor)가 제안된다(도 1 참조). 도 1을 참조하면, 게이트 전극(10)이 드레인 영역(20)과 중첩되는 부분(L)의 길이를 최소화하여 GIDL 누설전류를 극소화할 수 있다.

한편, 상기 매립 채널 어레이 트랜지스터의 게이트 전극(10)의 상부에는 캡핑 물질(30)이 채워지게 되는데 특정 공정에 있어서는 상기 캡핑 물질(30)이 소스/드레인 영역(20) 및/또는 기판(40)과 직접 접촉하게 될 수 있다. 특히, 상기 캡핑 물질이 상기 소스/드레인 영역(20) 및/또는 기판(40)을 이루는 물질과의 관계에서 상당한 스트레스를 가하는 경우 또 다른 누설전류가 발생할 우려가 있다.

본 발명이 이루고자 하는 첫 번째 기술적 과제는 캡핑막과 반도체 기판 사이의 스트레스가 완화된 반도체 소자를 제공하는 것이다.

본 발명이 이루고자 하는 두 번째 기술적 과제는 캡핑막과 반도체 기판 사이의 스트레스를 완화시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.

본 발명이 이루고자 하는 세 번째 기술적 과제는 상기 반도체 소자를 포함하는 전자 장치를 제공하는 것이다.

본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 트렌치가 형성된 반도체 기판; 상기 트렌치의 양 쪽 반도체 기판에 형성된 불순물 영역들; 상기 트렌 치의 내부에 매립되고 상기 불순물 영역과 중첩되는 게이트 전극; 상기 게이트 전극과 상기 트렌치 표면 사이에 형성된 게이트 절연막; 상기 게이트 전극의 상부에 형성된 캡핑층; 및 상기 캡핑층과 상기 불순물 영역 사이에 형성된 버퍼(buffer)막을 포함하는 반도체 소자를 제공한다.

이 때, 상기 캡핑층은 실리콘 나이트라이드(SiN)로 될 수 있고, 상기 버퍼막은 실리콘 산화막으로 될 수 있다. 특히, 상기 버퍼막의 두께는 3 nm 내지 10 nm일 수 있다. 또, 상기 버퍼막의 두께는 상기 게이트 절연막의 두께보다 더 클 수 있다.

또, 상기 게이트 전극의 상부 표면은 상기 불순물 영역의 상부 표면보다 아래에 위치하고 상기 불순물 영역과 상기 기판 사이의 계면보다 위에 위치할 수 있다. 또, 상기 버퍼막은 상기 캡핑층과 상기 게이트 전극 사이의 계면까지 연장되어 상기 캡핑층의 측벽과 하부를 감싸도록 구성될 수 있다.

선택적으로, 상기 버퍼막은 하부의 두께가 상부의 두께보다 두꺼운 것일 수 있다.

본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치의 내부 표면에 게이트 절연막을 형성하는 단계; 상기 트렌치 내부에 게이트 전극을 형성하되, 상기 게이트 전극의 상부 표면이 상기 반도체 기판의 상부 표면보다 낮게 되도록 형성하는 단계; 상기 게이트 전극의 상부의 상기 트렌치의 측벽 위에 버퍼막을 형성하는 단계; 및 상기 게이트 전극의 상부에 캡핑막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

이 때, 상기 게이트 전극의 상부의 상기 트렌치의 측벽 위에 버퍼막을 형성하는 단계는 원자층 증착 방법(ALD: atomic layer deposition)에 의하여 버퍼막을 형성하는 단계를 포함할 수 있고, 상기 버퍼막은 실리콘 산화막일 수 있다. 또, 상기 캡핑막은 실리콘 나이트라이드일 수 있다.

또, 상기 트렌치의 양쪽에 불순물을 주입하여 불순물 영역을 형성하는 단계를 더 포함하되, 상기 불순물 영역의 하부가 상기 게이트 전극과 중첩될 수 있도록 불순물 영역을 형성할 수 있다.

특히, 상기 게이트 전극의 상부에 캡핑막을 형성하는 단계는, 상기 게이트 전극 상부의 트렌치를 매립하도록 SiN 물질막을 형성하는 단계; 및 상기 기판의 상부를 평탄화하는 단계를 포함할 수 있다.

선택적으로, 상기 게이트 전극의 상부에 캡핑막을 형성하는 단계는, 상기 게이트 전극 상부의 트렌치를 매립하도록 SiN 물질막을 상부 전면에 형성하는 단계; 상기 SiN 물질막을 에치백하여 각 트렌치의 SiN 물질막들을 분리하는 단계; 및 상기 기판의 상부를 평탄화하는 단계를 포함할 수 있다.

선택적으로, 반도체 기판에 트렌치를 형성하는 단계가 반도체 기판 상에 폴리실리콘 층과 SiN 층을 형성하고 트렌치가 형성될 반도체 기판의 부분을 노출시키는 단계; 및 상기 폴리실리콘 층과 SiN 층을 마스크로 하여 상기 반도체 기판을 식각하는 단계를 포함하고, 상기 게이트 전극의 상부에 캡핑막을 형성하는 단계가 상기 게이트 전극 상부의 트렌치를 매립하도록 제 1 물질막을 상부 전면에 형성하는 단계; 상기 제 1 물질막을 에치백하는 단계; 제 2 물질막을 상부 전면에 형성하는 단계; 상기 제 2 물질막을 에치백하는 단계; 및 상기 기판의 상부를 평탄화하는 단계를 포함할 수 있다.

선택적으로, 상기 트렌치의 노출된 측벽 위에 버퍼막을 형성하는 단계는, 상기 반도체 기판, 상기 트렌치의 노출된 측벽 및 상기 게이트 전극의 상부 전면에 실리콘 산화막을 콘포말(conformal)하게 형성하는 단계; 및 상기 버퍼막을 형성하기 위하여 상기 실리콘 산화막을 에치백하는 단계를 포함할 수 있다.

본 발명은 상기 세 번째 기술적 과제를 이루기 위하여, 상기 반도체 소자를 구비하는 전자 장치를 제공한다.

본 발명의 반도체 소자 및 그의 제조 방법을 이용하면, 캡핑막과 반도체 기판 사이의 스트레스를 완화시킬 수 있다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 어떤 층이 다른 층 또는 반도체 칩 "위"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 반도체 칩에 직접 접촉하여 존재할 수도 있고, 또는, 그 사이에 제3의 층이 개재될 수도 있다.

본 발명의 제 1 실시예는 트렌치가 형성된 반도체 기판; 상기 트렌치의 양 쪽 반도체 기판에 형성된 불순물 영역들; 상기 트렌치의 내부에 매립되고 상기 불순물 영역과 중첩되는 게이트 전극; 상기 게이트 전극과 상기 트렌치 표면 사이에 형성된 게이트 절연막; 상기 게이트 전극의 상부에 형성된 캡핑층; 및 상기 캡핑층과 상기 불순물 영역 사이에 형성된 버퍼(buffer)막을 포함하는 반도체 소자를 제공한다.

도 2는 상기 제 1 실시예에 따른 반도체 소자의 단면을 나타낸 측단면도이다. 도 2를 참조하면, 반도체 기판(140)의 활성 영역 내에 트렌치(170)가 형성되고, 상기 트렌치(170)를 중심으로 양쪽에 각각 불순물 영역들(120)이 위치할 수 있다. 상기 불순물 영역들(120)은 소스/드레인 영역들로서 작용할 수 있다. 예를 들면, 상기 불순물 영역에는 도펀트 물질들이 소스/드레인 영역으로서 작용하기에 적합한 농도로 주입되어 있을 수 있다.

상기 트렌치(170)의 내부에 게이트 전극(110)이 매립되어 형성될 수 있으며, 상기 게이트 전극(110)과 상기 트렌치(170) 표면이 게이트 절연막(160)으로 분리될 수 있다. 상기 트렌치(170)의 게이트 전극(110) 위의 공간은 캡핑층(130)에 의하여 채워질 수 있는데, 특히, 상기 캡핑층(130)과 불순물 영역(120) 사이에는 이들이 직접 접촉하지 않도록 버퍼막(150)이 구비된다. 상기 버퍼막(150)의 두께는 3 nm 내지 10 nm일 수 있는데, 상기 게이트 절연막(160)의 두께보다 더 클 수 있다.

상기 버퍼막(150)은 주로 상기 캡핑층(130)과 상기 불순물 영역(120) 사이의 스트레스를 완화하기 위해 구비된다. 상기 불순물 영역(120)은 도펀트가 도핑된 결정질 실리콘일 수 있고, 상기 캡핑층(130)은 실리콘 나이트라이드(SiN)일 수 있는데, 실리콘 나이트라이드가 결정질 실리콘과 직접 접촉하는 경우에 상당한 스트레스가 결정질 실리콘에 가해지며 이를 완화하기 위해 버퍼막(150)이 구비될 수 있다. 상기 버퍼막(150)은 예를 들면 실리콘 산화막일 수 있다.

상기 게이트 전극(110)의 상부 표면은 상기 불순물 영역(120)과 중첩되는 영역이 있다. 다시 말해, 상기 게이트 전극(110)의 상부 표면의 높이가 상기 불순물 영역(120)의 하부 계면보다 낮게 되는 경우는 바람직하지 않다. 상기 불순물 영역(120)이 그 하부와 이루는 계면은 도펀트의 소정 농도를 기준으로 정의될 수 있는데, 예를 들면, 도펀트 농도 1×10¹⁵ 개/cm³를 기준으로 상기 계면이 정의될 수 있다.

도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 측단면도를 나타낸다. 본 실시예의 반도체 소자는 후술하는 것을 제외하고는 상기 제 1 실시예에서 설명한 반도체 소자와 유사하다.

도 3에서 보는 바와 같이 버퍼막(150a)의 두께가 상부에서 하부에 이르기까지 균일하지 않고, 버퍼막(150a)의 상부의 두께보다 버퍼막(150a)의 하부의 두께가 더 두꺼운 것일 수 있다. 여기서, 하부라 함은 게이트 전극(110)에 상대적으로 더 가까운 부분을 의미하고 상부라 함은 그 반대쪽을 의미한다.

특히, 도 2의 제 1 실시예에서와는 달리 제 2 실시예에서는 버퍼막(150a)이 게이트 전극(110)의 표면을 따라 연장되지 않고, 게이트 전극(110)과 캡핑층(130)이 직접 접촉할 수 있다.

본 발명의 제 3 실시예는 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치의 내부 표면에 게이트 절연막을 형성하는 단계; 상기 트렌치 내부에 게이트 전극을 형성하되, 상기 게이트 전극의 상부 표면이 상기 반도체 기판의 상부 표면보다 낮게 되도록 형성하는 단계; 상기 게이트 전극의 상부의 상기 트렌치의 측벽 위에 버퍼막을 형성하는 단계; 및 상기 게이트 전극의 상부에 캡핑막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도이다.

도 4a를 참조하면, 반도체 기판(240)에 대하여 활성 영역(미도시)을 정의하고 상기 반도체 기판(240) 위에 하드 마스크(203)를 형성하기 위한 물질층을 형성할 수 있다. 상기 하드 마스크(203)를 형성하기 위한 물질층으로서, 예를 들면, 실리콘 나이트라이드(SiN) 층(202)을 형성할 수 있다. 선택적으로, 상기 실리콘 나이트라이드 층(202)과 상기 반도체 기판(240) 사이에 폴리실리콘 층(201)을 더 포함할 수 있는데, 상기 하드 마스크(203)를 보다 강화하고 주변회로 영역의 형성에 이용하기 위해 상기 폴리실리콘 층(201)을 형성하는 단계를 더 포함할 수 있다.

그런 다음, 본 발명의 일 실시예에 따른 반도체 소자를 형성할 부분을 노출 시키기 위해 상기 물질층을 패터닝함으로써 하드 마스크(203)가 형성될 수 있다. 상기 패터닝은 포토리소그래피를 이용하여 상기 실리콘 나이트라이드 층(202)을 패터닝함으로써 이루어질 수 있다.

도 4b를 참조하면, 트렌치(270)를 형성하기 위하여 상기 하드 마스크(203)를 이용하여 이방성 건식 식각을 수행할 수 있다. 이와 같이 형성되는 트렌치(270)의 깊이는 상기 반도체 기판(240)의 표면으로부터 약 150 nm 내지 300 nm일 수 있다. 이와 같이 트렌치(270)를 형성하기 위해 건식 식각을 수행하는 과정에서 상기 하드 마스크(203)의 상부 표면도 일부 식각됨에 따라 둥근 표면을 갖게 되는데, 구조물의 밀도가 조밀한 곳과 소원한 곳 사이의 식각되는 정도의 차이가 있게 되는 로딩 효과가 발생할 수 있다.

도 4c를 참조하면, 상기 반도체 기판(240)과 상기 하드 마스크(203a)의 표면 전면에 절연막(260a)을 형성할 수 있다. 상기 절연막(260a)은 궁극적으로 게이트 절연막을 형성하기 위한 것으로서, 예를 들면 실리콘 산화막일 수 있다. 또한, 상기 실리콘 산화막은 화학기상증착과 같은 방법에 의하여 형성될 수 있지만 여기에 한정되지 않는다.

그런 다음, 상기 절연막(260a)의 상부 전면에 도전성 물질(210a)을 증착할 수 있다. 상기 도전성 물질(210a)은 예를 들면, 금속, 폴리실리콘, TiN 등일 수 있다. 만일, 상기 도전성 물질(210a)이 확산이 잘되는 물질인 경우에는 상기 도전성 물질(210a)을 증착하기 전에 확산 방지층(미도시)을 상기 절연막(260a)의 직접 위에 형성할 수도 있다.

도 4d를 참조하면, 이방성 식각을 통해 상기 도전성 물질(210a)의 상부 표면이 상기 반도체 기판(240)의 상부 표면 아래로 내려가도록 상기 도전성 물질(210a)을 식각함으로써 게이트 전극(210)을 형성할 수 있다. 상기 도전성 물질(210a)을 식각하는 정도는 추후에 도펀트를 주입하여 형성될 불순물 영역(미도시)이 형성되는 깊이를 고려하여 결정하여야 한다.

상기 도전성 물질(210a)을 식각하는 과정에서 상기 하드 마스크(203a)의 일부를 이루는 실리콘 나이트라이드 층(202b)의 상부 표면의 일부가 식각되며, 상기 식각에 노출되는 절연막(260a)도 식각되게 된다. 그러므로, 상기 이방성 식각을 통해 트렌치(270)의 측벽에는 절연막(260a)이 거의 남아있지 않게 되기 때문에 상기 트렌치(270)의 측벽은 상기 게이트 전극(210)의 위 쪽에서는 거의 노출된다. 만일 이러한 상황에서 상기 게이트 전극(210) 위에 바로 캡핑층을 형성하면 캡핑층이 트렌치(270)의 측벽을 이루는 반도체 기판(240)과 직접 접촉하게 된다. 캡핑층이 반도체 기판(240)과 직접 접촉하는 경우, 캡핑층을 이루는 물질에 따라서 상기 반도체 기판(240)에 과도한 스트레스가 가해질 수 있고, 이는 곧 소자 성능의 저하로 이어질 수 있다.

따라서, 상기 게이트 전극(210) 위에 캡핑층을 형성하기 전에 이러한 스트레스를 완화할 수 있는 수단을 구비한 후에 캡핑층을 형성하는 것이 바람직하다. 이를 위하여 도 4e에 나타낸 바와 같이 버퍼(buffer)층(250a)을 형성할 수 있다.

도 4e를 참조하면, 상기 버퍼막(250a)은 추후에 형성될 캡핑층과 상기 반도체 기판(240) 사이의 직접 접촉을 방지하고 스트레스를 완화할 수 있는 물성을 지 닌 물질이면 제한 없이 사용될 수 있지만, 예를 들면, 실리콘 산화막(SiO₂)일 수 있다. 상기 버퍼막(250a)의 물성은 형성 방법에 의하여서도 크게 영향을 받을 수 있는데, 상기 버퍼막(250a)은 특히 원자층 증착 방법(ALD: atomic layer deposition)으로 형성될 수 있다. 또는, 선택적으로, 상기 버퍼막(250a)은 약 450 ℃ 내지 650 ℃의 범위에서, 바람직하게는 550 ℃의 온도에서 열산화를 통해 형성된 중간온도 산화물(MTO: middle temperature oxide)일 수 있다.

이와 같이 버퍼막(250a)을 형성한 후에 상기 게이트 전극(210)의 상부 전면에 캡핑막을 형성하기 위한 물질막(230a)을 증착할 수 있다. 상기 물질막(230a)은 예를 들면, 실리콘 나이트라이드(SiN)로 된 물질막일 수 있으며, 화학기상증착과 같은 방법에 의하여 형성될 수 있으며 특별히 한정되지 않는다.

그런 다음, 상기 물질막(230a)을 캡핑층으로 만들기 위해 평탄화를 수행할 수 있다. 상기 평탄화는 상기 물질막(230a), 버퍼막(250a)의 일부 및 하드 마스크(201, 202b)를 제거함으로써 이루어질 수 있는데, 예를 들면 반도체 기판(240)을 평탄화 저지층으로 하는 화학적 기계적 연마(CMP: chemical mechanical polishing)를 통해 평탄화할 수 있다.

상기 평탄화를 하기 전에 에치백(etch-back)을 통해 각 트렌치의 SiN 물질막들을 서로 분리할 수 있다. 상기 에치백의 목적은 각 트렌치의 SiN 물질막들을 서로 분리하기 위한 것일 수도 있고, 주변회로 영역의 형성을 위한 과정일 수도 있다. 이 때, 측벽에 버퍼막(250a)이 형성되어 있기 때문에, 조밀한 패턴을 갖는 부 분의 트렌치가 상대적으로 더 식각되는 로딩 효과의 영향이 다소 완화될 수 있다. 상기 에치백은 주변회로 영역의 형성과 관련하여 수행되는 것일 수도 있는데, 이러한 경우에도 상기 버퍼막(250a)이 셀 영역의 하드 마스크(201, 202b)가 과도하게 식각되는 것을 방지하는 역할을 할 수 있다.

도 4f를 참조하면, 상기 트렌치(270)의 양쪽에 불순물을 주입하여 불순물 영역(220)을 형성한다. 이 때, 상기 불순물 영역(220)의 하부는 상기 게이트 전극(210)과 중첩되는 영역을 갖도록 형성될 수 있다. 다시 말해, 상기 불순물 영역(220)이 자신의 하부와 이루는 계면이 상기 게이트 전극(210)의 상부 표면보다 아래에 형성되도록 불순물 영역(220)을 형성할 수 있다. 단, 앞서 언급한 바와 같이, 상기 불순물 영역(220)이 그 하부와 이루는 계면은 도펀트의 소정 농도를 기준으로 정의될 수 있는데, 예를 들면, 도펀트 농도 1×10¹⁵ 개/cm³를 기준으로 상기 계면이 정의될 수 있다.

이 때, 상기 물질막(230a)의 에치백이 상기 캡핑층(230) 내부까지 진행되어 캡핑층(230) 상부 표면의 일부가 V자 형으로 오목하게 패일 수 있다. 이는 소자 성능의 열화를 가져올 수 있기 때문에 바람직하지 않으며, 이하에서 설명할 본 발명의 제 4 실시예는 이러한 경우에 대비하기 위한 것이다.

본 발명의 제 4 실시예의 전반부는 상기 제 3 실시예에서 도 4a 내지 도 4e를 참조하여 설명한 바와 같이 진행되기 때문에 여기서는 반복하여 설명하지 않는다. 도 4e에서와 같이 제 1 물질막(230a)을 형성하고 에치백을 한 후, 도 5a에서 보는 바와 같이 상기 반도체 기판(240)의 상부 표면보다도 아래쪽까지 식각 계면이 형성될 수 있다. 도 4e에서 제 1 물질막(230a)과 상기 하드 마스크(203)의 상부층이 동일한 물질로 형성되는 경우에는 상기 에치백에 의하여 상기 하드 마스크(203)의 상부층이 모두 제거될 수도 있다.

도 5a를 참조하면, 상기 결과물의 상부 표면 전면 위에 다시 제 2 물질막(230c)을 형성할 수 있다. 상기 제 2 물질막(230c)은 식각된 상기 제 1 물질막(230b)과 동일한 물질로 형성될 수 있고, 예를 들면 실리콘 나이트라이드일 수 있다. 상기 제 2 물질막(230c)은 예를 들면 화학기상증착과 같은 방법에 의하여 형성될 수 있으며 특별히 한정되지 않는다.

도 5b를 참조하면, 상기 제 2 물질막(230c)을 에치백할 수 있다. 상기 에치백의 목적은, 예를 들면, 주변회로 영역의 형성을 위한 과정일 수도 있다.

그런 다음, 도 5c에 나타낸 바와 같이 캡핑층(230)을 형성하기 위해 평탄화를 수행할 수 있다. 상기 평탄화는 상기 제 1 물질막(230b), 제 2 물질막(230d), 버퍼막(250b)의 일부 및 하드 마스크(201a)를 제거함으로써 이루어질 수 있는데, 예를 들면 반도체 기판(240)을 평탄화 저지층으로 하는 화학적 기계적 연마를 통해 평탄화할 수 있다.

그런 후, 도 4f의 설명에서와 같이 상기 트렌치(270)의 양쪽에 불순물을 주입하여 불순물 영역(220)을 형성한다. 마찬가지로, 상기 불순물 영역(220)의 하부는 상기 게이트 전극(210)과 중첩되는 영역을 갖도록 형성될 수 있다.

본 발명의 제 5 실시예는 상기 제 2 실시예에 따른 도 3에 나타낸 것과 같은 버퍼막을 형성하는 방법을 제공한다. 본 발명의 제 5 실시예의 전반부는 상기 제 3 실시예에서 도 4a 내지 도 4d를 참조하여 설명한 바와 같이 진행되기 때문에 여기서는 반복하여 설명하지 않는다.

도 6a를 참조하면, 트렌치(270)의 노출된 표면은 물론, 반도체 기판(240)과 게이트 전극(210)의 상부 표면 전면에 실리콘 산화막(250a)을 형성한다. 상기 실리콘 산화막(250a)을 형성하는 방법은 당 업계에 알려진 통상의 방법에 의할 수 있으며 예를 들면 화학기상증착에 의할 수 있다. 특히, 상기 실리콘 산화막(250a)은 콘포말(conformal)하게 형성되는 것이 바람직하다.

도 6b를 참조하면, 화학기상증착 등의 방법에 의하여 형성된 상기 실리콘 산화막(250a)을 에치백하여 상기 트렌치(270)의 측벽 표면에 형성된 스페이서(250c)를 얻는다. 통상의 스페이서 형성에서와 마찬가지로 상기 스페이서(250c)는 상부쪽의 두께보다 하부쪽의 두께가 더 두껍게 형성된다.

도 6c를 참조하면, 상기 스페이서(250c), 게이트 전극(210) 및 상기 반도체 기판(240)의 상부 전면에 캡핑층을 형성하기 위한 물질층(230d)을 형성한다. 상기 물질막(230d)은 예를 들면, 실리콘 나이트라이드(SiN)로 된 물질막일 수 있으며, 화학기상증착과 같은 방법에 의하여 형성될 수 있으며 특별히 한정되지 않는다.

도 6d를 참조하면, 상기 물질층(230d)을 캡핑층으로 만들기 위해 평탄화를 수행할 수 있다. 상기 평탄화는 상기 물질막(230d), 스페이서(250c)의 일부 및 하드 마스크(201, 202b)를 제거함으로써 이루어질 수 있는데, 예를 들면 반도체 기판(240)을 평탄화 저지층으로 하는 화학적 기계적 연마를 통해 평탄화할 수 있다. 상기 평탄화를 통해 버퍼막(250d)가 형성된다. 상기 버퍼막(250d)은 도 3에 나타낸 제 2 실시예에서와 같이 버퍼막(250d)의 두께가 상부에서 하부에 이르기까지 균일하지 않고, 버퍼막(150a)의 상부의 두께보다 버퍼막(150a)의 하부의 두께가 더 두꺼운 것일 수 있다.

그런 후, 도 4f의 설명에서와 같이 상기 트렌치(270)의 양쪽에 불순물을 주입하여 불순물 영역(220)을 형성한다. 마찬가지로, 상기 불순물 영역(220)의 하부는 상기 게이트 전극(210)과 중첩되는 영역을 갖도록 형성될 수 있다.

본 발명의 제 6 실시예는 코어/페리(core/peripheral) 영역에서의 회로 형성을 고려한 셀(cell) 영역의 매립 채널 어레이 트랜지스터 구조의 형성 방법을 설명한다. 도 7a에서 A로 표시된 부분은 셀 영역을 의미하고 B로 표시된 부분은 코어/페리 영역을 의미한다.

도 7a를 참조하면, 반도체 기판(340) 위에 절연막으로서 산화막(305)을 형성하고, 상기 산화막(305) 위에 폴리실리콘 층(301)과 실리콘 나이트라이드 층(302)을 순차 적층한다. 상기 산화막(305)은 추후 코어/페리 영역에 형성되는 트랜지스터의 게이트 절연막으로서 기능할 것임을 고려하여 화학기상증착 등의 방법으로 형성될 수 있다. 또한, 상기 폴리실리콘 층(301)과 상기 실리콘 나이트라이드 층(302)은 셀 영역(A)에 대하여 하드마스크(303)를 위한 물질층이 될 수 있다.

그런 후, 매립 채널 어레이 트랜지스터를 위한 트렌치를 형성하고자 하는 영역을 노출시키도록 상기 산화막(305)과 상기 물질층을 식각한다.

도 7b를 참조하면, 상기 하드마스크층(303)과 상기 산화막(305)을 마스크로 하여 상기 반도체 기판(340)을 식각하여 트렌치(370)를 형성한다. 상기 트렌치(370)는, 예를 들면, 이방성 건식 식각을 이용하여 수행될 수 있고 이러한 과정에서 상기 하드 마스크(303)의 상부 표면도 그 일부가 함께 식각될 수 있다.

이어서, 상기 트렌치(370)의 내부 표면에 절연막(360a)을 형성한다. 상기 절연막(360a)은 궁극적으로 셀 영역(A)의 게이트 절연막을 형성하기 위한 것으로서, 예를 들면, 실리콘 산화막일 수 있다. 또한, 상기 실리콘 산화막은 화학기상증착과 같은 방법에 의하여 형성될 수 있지만 여기에 한정되지 않는다.

그런 다음, 상기 절연막(360a)의 상부 전면에 도전성 물질(310a)을 증착할 수 있다. 상기 도전성 물질(310a)은, 예를 들면, 금속, 폴리실리콘, TiN 등일 수 있다. 만일, 상기 도전성 물질(310a)이 확산이 잘되는 물질인 경우에는 상기 도전성 물질(310a)을 증착하기 전에 확산 방지층(미도시)을 상기 절연막(360a)의 직접 위에 형성할 수도 있다.

도 7c를 참조하면, 이방성 식각을 통해 상기 도전성 물질(310a)의 상부 표면이 상기 반도체 기판(340)의 상부 표면 아래로 내려가도록 상기 도전성 물질(310a)을 식각함으로써 게이트 전극(310)을 형성할 수 있다. 상기 도전성 물질(310a)을 식각하는 정도는 추후에 도펀트를 주입하여 형성될 불순물 영역(미도시)이 형성되는 깊이를 고려하여 결정하여야 한다.

이어서, 위와 같이 형성된 게이트 전극(310) 상부 표면과 트렌치(370)의 노출된 측벽이 모두 덮이도록 버퍼막(350a)을 형성한다. 상기 버퍼막(350a)은 추후에 형성될 캡핑층이 상기 반도체 기판(340)과 직접 접촉하는 것을 방지하는 역할을 하 며, 캡핑층과 반도체 기판(340) 사이에 발생할 수 있는 스트레스를 완화할 수 있는 물성을 지닌 물질이면 제한없이 사용될 수 있지만, 예를 들면, 실리콘 산화막(SiO₂)일 수 있다. 상기 버퍼막(350a)의 물성은 형성 방법에 의하여서도 크게 영향을 받을 수 있는데, 상기 버퍼막(350a)은 특히 원자층 증착 방법(ALD: atomic layer deposition)으로 형성될 수 있다. 또는, 선택적으로, 상기 버퍼막(350a)은 약 450 ℃ 내지 650 ℃ 범위의 온도에서, 바람직하게는 550 ℃의 온도에서 열산화를 통해 형성된 중간온도 산화물(MTO: middle temperature oxide)일 수 있다.

이와 같이 버퍼막(350a)을 형성한 후 상기 게이트 전극(310)의 상부 전면에 캡핑막을 형성하기 위한 물질막(330a)을 형성할 수 있다. 상기 물질막(330a)은 예를 들면, 실리콘 나이트라이드로 된 물질막일 수 있으며, 화학기상증착과 같은 방법에 의하여 형성될 수 있으며 특별히 한정되지 않는다.

그런 다음, 도 7d를 참조하면, 셀 영역과 코어/페리 영역의 전면에 걸쳐서 에치백을 수행한다. 상기 에치백을 통해서 상기 하드마스크층(303)의 일부를 이루던 실리콘 나이트라이드 층(302b)은 모두 식각되어 사라지고 폴리실리콘층(301a)의 일부만이 남을 수 있다. 또한, 상기 도 7c에서 물질막(330a)으로서 전면에 증착되었던 실리콘 나이트라이드는 상기 트렌치(370) 별로 분리되어 한정됨으로써 캡핑막(330b)을 형성하게 될 수 있다. 그런 후, 상기 폴리실리콘 층(301a)과 상기 캡핑막(330b)의 상부 전면에 도전막(380a)을 형성할 수 있다. 선택적으로, 상기 도전막(380a)을 형성하기 이전에 불산으로 표면 세정을 수행할 수도 있다. 또한, 상기 도전막(380a)은 텅스텐 실리사이드, 티타늄 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드 등과 같은 실리사이드 또는 텅스텐과 같은 금속일 수 있다.

그런 후, 상기 도전막(380a) 위에 코어/페리 영역(B)에서의 게이트 전극 보호를 위한 캡핑막(385a)을 형성한다. 상기 캡핑막(385a)으로서 실리콘 나이트라이드를 화학기상증착 등의 방법으로 증착될 수 있다. 이어서, 상기 캡핑막(385a) 상부에 식각 마스크(390)를 형성한다.

그런 후, 도 7e를 참조하면, 상기 식각 마스크(390)를 이용하여 전면에 대하여 이방성 식각을 수행하여 코어/페리 영역에 캡핑막(385b)을 갖는 게이트 전극(380b, 301b)을 형성한다. 또, 상기 셀 영역(A)에서는 상기 이방성 식각에 의하여 캡핑막(385a), 도전막(380a), 폴리실리콘층(301a) 및 산화막(305)이 모두 제거되고 캡핑층(330c)도 일부 식각되어 높이가 낮아진다.

도 7f를 참조하면, 셀 영역(A) 및 코어/페리 영역(B)의 소스/드레인 영역(320, 325)을 형성하기 위해 이온 주입을 수행할 수 있다. 선택적으로, 상기 코어/페리 영역(B)에서의 게이트 보호를 위하여 측면 상에 스페이서(미도시)를 형성하는 단계를 더 수행할 수 있다.

이와 같이 도 7a 내지 도 7f에 도시한 과정을 수행함으로써, 코어/페리 영역의 소자 형성과 동시에 본 발명의 일 실시예에 따른 버퍼막을 구비한 매립 채널 어레이 트랜지스터를 제조할 수 있다.

또, 이상의 과정에서 설명한 바와 같이, 본 발명의 실시예에 따른 반도체 소자인 매립 채널 어레이 트랜지스터에 있어서, 캡핑층과 반도체 기판 사이에 스트레 스를 완화할 수 있는 버퍼막을 구비함으로써 소자의 신뢰성을 개선할 수 있다.

본 발명의 또 다른 실시예는 이상에서 설명한 반도체 소자를 포함하는 전자 장치를 제공한다. 상기 전자 장치는 메모리 소자, 비메모리 소자, 텔레비전, DVD 플레이어, 휴대 전화, 컴퓨터, MP3 플레이어, 휴대용 멀티미디어 기기 등일 수 있지만 여기에 한정되지 않는다.

이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.

이상에서 설명한 바와 같이, 본 발명은 반도체 산업에 있어서, 반도체 소자의 제조에 유용하다.

도 1은 종래 기술에 따른 반도체 소자를 나타낸 측단면도이다.

도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 측단면도이다.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타낸 측단면도이다.

도 4a 내지 도 4f는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도이다.

도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도이다.

도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도이다.

도 7a 내지 도 7f는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도이다.

Claims (18)

1. 트렌치가 형성된 반도체 기판;

   상기 트렌치의 양 쪽 반도체 기판에 형성된 불순물 영역들;

   상기 트렌치의 내부에 매립되고 상기 불순물 영역과 중첩되는 게이트 전극;

   상기 게이트 전극과 상기 트렌치 표면 사이에 형성된 게이트 절연막;

   상기 게이트 전극의 상부에 형성된 캡핑층; 및

   상기 캡핑층과 상기 불순물 영역 사이에 형성된 버퍼(buffer)막;

   을 포함하고,

   상기 버퍼막은 하부의 두께가 상부의 두께보다 더 두껍고, 상기 버퍼막은 상기 불순물 영역과 직접 접촉하고,

   상기 캡핑층은 상기 게이트 전극과 직접 접촉하고, 제1물질막과 제2물질막을 포함하며 상기 제2물질막 전체는 제1물질막의 상부 표면에 형성된 V자 형태의 홈 내에 매립되고,

   상기 반도체 기판, 상기 제1물질막의 상부 표면, 및 상기 제2물질막의 상부 표면은 동일 평면 내에 있는 반도체 소자.
2. 제 1 항에 있어서, 상기 캡핑층이 SiN로 된 것을 특징으로 하는 반도체 소자.
3. 제 1 항에 있어서, 상기 버퍼막이 실리콘 산화막인 것을 특징으로 하는 반도체 소자.
4. 삭제
5. 제 1 항에 있어서, 상기 버퍼막의 두께가 상기 게이트 절연막보다 더 두꺼운 것을 특징으로 하는 반도체 소자.
6. 제 1 항에 있어서, 상기 게이트 전극의 상부 표면이 상기 불순물 영역의 상부 표면보다 아래에 위치하고 상기 불순물 영역과 상기 기판 사이의 계면보다 위에 위치하는 것을 특징으로 하는 반도체 소자.
7. 삭제
8. 삭제
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 제 1 항 내지 제 3 항, 제 5 항 및 제 6 항 중의 어느 한 항에 따른 반도체 소자를 포함하는 전자 장치.

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