[go: up one dir, main page]

KR100545863B1 - 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법 - Google Patents

핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법 Download PDF

Info

Publication number
KR100545863B1
KR100545863B1 KR1020040060069A KR20040060069A KR100545863B1 KR 100545863 B1 KR100545863 B1 KR 100545863B1 KR 1020040060069 A KR1020040060069 A KR 1020040060069A KR 20040060069 A KR20040060069 A KR 20040060069A KR 100545863 B1 KR100545863 B1 KR 100545863B1
Authority
KR
South Korea
Prior art keywords
pattern
forming
patterns
substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020040060069A
Other languages
English (en)
Inventor
윤재만
이충호
이철
박동건
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040060069A priority Critical patent/KR100545863B1/ko
Priority to US11/183,995 priority patent/US7420244B2/en
Application granted granted Critical
Publication of KR100545863B1 publication Critical patent/KR100545863B1/ko
Priority to US12/219,984 priority patent/US7883972B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

반도체 기판으로부터 돌출된 핀 구조물을 갖는 반도체 장치와 이를 제조하는 방법에서, 상기 핀 구조물은 상기 기판을 가로지르는 제1방향으로 연장하며, 소스/드레인 패턴들과, 상기 소스/드레인 패턴들 사이를 연결하는 다수의 채널 핀들을 포함한다. 게이트 절연막은 상기 채널 핀들 상에 형성되며, 게이트 전극은 상기 게이트 절연막과 접하며 상기 기판에 대하여 수직 방향으로 연장하는 다수의 하부 게이트 패턴들과, 상기 제1방향에 대하여 수직하며 상기 기판을 가로지르는 제2방향으로 연장하며 상기 하부 게이트 패턴들의 상부들(upper portions)과 연결된 상부 게이트 패턴을 포함한다. 상기 반도체 장치의 채널 영역은 상기 채널 핀들에 형성되므로, 상기 반도체 장치의 전류 구동능력 및 동작 특성을 개선할 수 있다.

Description

핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법 {Semiconductor device having a fin structure and method of manufacturing the same}
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1에 도시된 반도체 장치를 설명하기 위한 단면도이다.
도 3 내지 도 46은 도 1 및 도 2에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 47 내지 도 52는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들 및 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 반도체 장치 100 : 반도체 기판
106 : 예비 마스크 패턴 108 : 폴리실리콘 스페이서
112 : 제2마스크 패턴 116 : 제1마스크 패턴
120 : 핀 구조물 122 : 소스/드레인 패턴
124 : 채널 핀 132 : 트렌치 산화막
134 : 라이너 질화막 140 : 희생 패턴
142 : 희생 스페이서 144 : 희생 플러그
150 : 게이트 절연막 152 : 하부 게이트 패턴
156 : 캡핑 패턴 158 : 상부 게이트 패턴
160 : 금속 실리사이드 패턴
본 발명은 전계효과 트랜지스터와 같은 반도체 장치와 그 제조 방법에 관한 것이다. 보다 상세하게는, 핀 구조물을 갖는 핀형 전계효과 트랜지스터(fin field effect transistor; FinFET)와 이를 제조하는 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 소자형성영역, 즉 액티브 영역의 크기가 감소하게 되었고, 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소스 및 드레인의 영향이 현저해지는데 이러한 현상을 단채널 효과(short channel effect)라 한다. 또한, 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 문턱 전압(threshold voltage)이 증가하는 협채널 효과(narrow channel effect) 또는 협폭 효과(narrow width effect)가 나타난다. 또한, 트랜지스터의 캐리어 이동도(carrier mobility)가 저하되며, 이로 인한 전류 구동능력(current drivability)의 감소는 트랜지스터의 동작 성능을 저하시킨다.
이에 따라, 상기와 같은 문제점들을 해결하기 위한 다양한 시도들이 수행되어 왔다. 일 예로서, 반도체 기판 상에 형성된 핀 구조물을 갖는 FinFET와 같은 반 도체 장치에 대한 연구가 활발하게 진행되고 있다. 예를 들면, 미합중국 특허 제6,642,090호에는 벌크 반도체 기판 상에 FinFET를 형성하는 방법이 개시되어 있으며, 미합중국 특허 제6,252,284호에는 평탄화된 실리콘 핀 장치가 개시되어 있다.
그러나, 상기와 같은 다양한 시도들에도 불구하고, 여전히 반도체 장치의 크기 축소(scaling-down)에 따른 문제점들을 해결할 수 있는 반도체 장치에 대한 요구가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1목적은 향상된 전류 구동능력을 갖는 반도체 장치를 제공하는데 있다.
본 발명의 제2목적은 상술한 바와 같은 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 제1측면에 따른 반도체 장치는, 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며, 소스/드레인 패턴들과, 상기 소스/드레인 패턴들 사이를 연결하는 다수의 채널 핀들을 포함하는 핀 구조물(fin structure)과, 상기 채널 핀들 상에 형성된 게이트 절연막과, 상기 게이트 절연막과 접하며 상기 기판에 대하여 수직 방향으로 연장하는 다수의 하부 게이트 패턴들과, 상기 제1방향에 대하여 수직하며 상기 기판을 가로지르는 제2방향으로 연장하며 상기 하부 게이트 패턴들의 상부들(upper portions)과 연결된 상부 게이트 패턴을 포함한다.
본 발명의 일 실시예에 따르면, 상기 소스/드레인 패턴들은 기판으로부터 수 직 방향으로 돌출되며, 상기 제1방향으로 서로 이격된다. 상기 다수의 채널 핀들은 상기 기판으로부터 수직 방향으로 돌출되어 상기 제1방향으로 평행하게 연장한다.
본 발명의 제2측면에 따르면, 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며, 소스/드레인 패턴들과, 상기 소스/드레인 패턴들 사이를 연결하는 다수의 채널 핀들을 포함하는 핀 구조물을 상기 기판 상에 형성한다. 상기 채널 핀들 상에 게이트 절연막을 형성한 후, 상기 게이트 절연막과 접하며 상기 기판에 대하여 수직 방향으로 연장하는 다수의 하부 게이트 패턴들과, 상기 제1방향에 대하여 수직하며 상기 기판을 가로지르는 제2방향으로 연장하며 상기 하부 게이트 패턴들의 상부들(upper portions)과 연결된 상부 게이트 패턴을 형성한다.
상술한 바와 같은 본 발명에 따르면, 상기 반도체 장치는 다수의 채널 핀들에 형성되는 채널 영역들을 가지므로, 반도체 장치의 크기 축소에 따른 단채널 효과 및 협채널 효과를 효과적으로 억제할 수 있으며, 이에 따라 향상된 캐리어 이동도를 가질 수 있다. 결과적으로, 상기 반도체 장치의 전류 구동능력과 성능 특성이 향상된다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이며, 도 2는 도 1에 도시된 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 도시된 반도체 장치(10)는 실리콘웨이퍼와 같은 반도체 기판(100)으로부터 돌출되어 상기 반도체 기판(100)을 가로지르는 제1방향 (I-I 방향)으로 연장하는 핀 구조물(120)을 포함한다.
상기 핀 구조물(120)은 소스/드레인 패턴들(122)과 채널 핀들(124)을 포함한다. 상기 소스/드레인 패턴들(122)은 실리콘웨이퍼와 같은 반도체 기판(100)으로부터 돌출되며, 상기 제1방향으로 이격된다. 상기 채널 핀들(124)은 상기 소스/드레인 패턴들(122)을 서로 연결하며, 상기 반도체 기판(100)으로부터 돌출되어 상기 제1방향으로 평행하게 연장된다. 이때, 상기 소스/드레인 패턴들(122)의 상부면들과 상기 채널 핀들(124)의 상부면들은 동일한 평면상에 위치된다.
도시된 바에 의하면, 상기 핀 구조물(120)은 상기 반도체 기판(10)에 대하여 수직 방향으로 돌출되어 있다. 상기 핀 구조물(120)은 마스크 패턴을 이용하여 상기 반도체 기판(100)을 이방성으로 식각함으로써 형성될 수 있다.
상기 채널 핀들(124)의 측면들 및 상부면들 상에는 게이트 절연막(150)이 형성되어 있으며, 상기 게이트 절연막(150)은 고유전율 물질, 실리콘 산화물, 실리콘 산질화물 또는 이들의 혼합물로 이루어질 수 있다. 상기 고유전율 물질의 예로는 HfO2, ZrO2, La2O3, Ta2O5, TiO2 , SrTiO3, (Ba,Sr)TiO3 등이 있다.
또한, 상기 반도체 장치(100)는 상기 게이트 절연막(150)의 측면들과 접하는 하부 게이트 패턴들(152)과 상기 하부 게이트 패턴들(152)들과 연결된 상부 게이트 패턴(158)을 포함한다. 상기 하부 게이트 패턴들(152)은 게이트 절연막(150)의 측면들과 접하도록 수직 방향으로 연장하며, 상부 게이트 패턴(158)은 게이트 절연막(150)의 상부면들 상에 형성되어 상기 제1방향으로 연장하며 하부 게이트 패턴들 (152)의 상부들(upper portions)과 연결되어 있다. 다시 말하면, 상기 하부 게이트 패턴들(152)은 상기 게이트 절연막(150)의 상부면 상에서 상기 제1방향으로 연장하는 상부 게이트 패턴(158)으로부터 반도체 기판(100)을 향하여 수직 방향으로 연장한다.
상기 하부 게이트 패턴들(152)은 상기 상부 게이트 패턴(158)으로부터 상기 반도체 기판(100)을 향하여 동일한 연장 길이를 갖고, 상기 채널 핀들(124)은 상기 제1방향으로 동일한 연장 길이를 갖는다. 또한, 상기 상부 게이트 패턴(158)과 상기 하부 게이트 패턴들(152)은 상기 제1방향으로 동일한 폭을 가지며, 상기 하부 게이트 패턴들(152)의 폭과 상기 채널 핀들(124)의 연장 길이는 동일하다.
상기 상부 및 하부 게이트 패턴들(158, 152)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 불순물의 예로는 비소(As), 인(P), 붕소(B) 등이 있다.
한편, 도시된 바와 같이, 상기 반도체 장치(10)는 상부 게이트 패턴(158) 상에 형성된 금속 실리사이드 패턴(160) 및 캡핑 패턴(156)을 더 포함할 수 있다. 상기 금속 실리사이드 패턴(160)은 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix) 등으로 이루어질 수 있으며, 상기 캡핑 패턴(156)은 실리콘 질화물로 이루어질 수 있다.
도 3 내지 도 46은 도 1 및 도 2에 도시된 반도체 장치를 제조하는 방법을 설명하기 위한 사시도들 및 단면도들이다.
도 3은 기판 상에 형성된 제1마스크층 및 제2마스크 패턴을 설명하기 위한 사시도이며, 도 4는 도 3에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 5는 도 3에 도시된 II-II 라인에 따라 절개된 단면도이다.
도 3 내지 도 5를 참조하면, 실리콘웨이퍼와 같은 반도체 기판(100) 상에 열산화 공정을 이용하여 패드 산화막(102)을 약 50Å 내지 150Å 정도의 두께로 형성한다. 상기 패드 산화막(102) 상에 제1마스크층(104)과 제2마스크층(미도시)을 순차적으로 적층한다. 상기 제1마스크층(104)은 실리콘 질화물로 이루어질 수 있으며, 약 500Å 내지 1000Å 정도의 두께를 갖는다. 상기 실리콘 질화물은 SiH2Cl2 가스, SiH4 가스, NH3 가스 등을 이용하는 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정 또는 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition; PECVD) 공정을 통해 형성될 수 있다. 상기 제2마스크층은 HDP(high density plasma) 산화물과 같은 실리콘 산화물로 이루어질 수 있으며, PECVD 공정을 통해 상기 제1마스크층(104)과 유사한 두께를 갖도록 형성될 수 있다.
상기 제2마스크층을 패터닝하여 예비 마스크 패턴(106)을 형성한다. 구체적으로, 상기 제2마스크층 상에 제1포토레지스트 패턴을 형성하고, 상기 제1포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 예비 마스크 패턴(106)을 형성한다. 상기 제1포토레지스트 패턴은 포토리소그래피 공정을 통해 형성될 수 있으며, 예비 마스크 패턴(106)을 형성한 후 애싱 및 스트립 공정을 통해 제거된다.
한편, 도시된 바에 의하면, 예비 마스크 패턴(106)은 반도체 기판(100)을 가 로지르는 제1방향을 따라 연장하는 사각 블록 형상을 갖는다. 상기 제1방향은 도 3에 도시된 I-I 라인을 따라 연장하는 방향을 의미하며, 상기 제1방향과 실질적으로 수직하며 반도체 기판(100)을 가로지르는 제2방향은 도 3에 도시된 II-II 라인을 따라 연장하는 방향을 의미한다.
도 6은 제2마스크 패턴의 측면 상에 형성된 폴리실리콘 스페이서를 보여주는 사시도이다. 도 7은 도 6에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 8은 도 6에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 6 내지 도 8을 참조하면, 상기 예비 마스크 패턴(106)의 표면 부위를 등방성 식각 공정을 통해 약 200Å 내지 300Å 정도 제거한 후, 상기 제1마스크층(104) 및 예비 마스크 패턴(106) 상에 제3마스크층(미도시)을 형성한다. 구체적으로, 상기 예비 마스크 패턴(106)의 표면 부위는 희석된 불산 용액을 이용하는 습식 식각 공정을 통해 제거될 수 있다. 상기 제3마스크층은 폴리실리콘으로 이루어질 수 있으며, LPCVD 공정을 통해 약 200Å 내지 300Å 정도의 두께를 갖도록 형성될 수 있다.
이어서, 에치 백 공정을 통해 상기 예비 마스크 패턴(106)의 상부면이 노출되도록 상기 제3마스크층을 부분적으로 제거함으로써, 상기 예비 마스크 패턴(106)의 측면들 상에 상기 제3마스크층으로부터 폴리실리콘 스페이서(108)를 형성한다.
상기한 바에 의하면, 예비 마스크 패턴(106)의 크기를 조절하기 위하여 상기 등방성 식각 공정을 수행하고 있으나, 예비 마스크 패턴(106)의 크기는 상기 제1포토레지스트 패턴에 의해 미리 조절될 수도 있다.
도 9는 상기 예비 마스크 패턴 내에 형성된 제1개구를 보여주는 사시도이다. 도 10은 도 9에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 11은 도 9에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 9 내지 도 11을 참조하면, 예비 마스크 패턴(106)을 부분적으로 식각하여 제1마스크층(104)의 표면을 노출시키는 제1개구(110)를 형성한다. 구체적으로, 상기 제1마스크층(104), 폴리실리콘 스페이서(108) 및 예비 마스크 패턴(106) 상에 예비 마스크 패턴(106)의 표면을 부분적으로 노출시키는 제2개구를 갖는 제2포토레지스트 패턴(미도시)을 형성하고, 상기 제2포토레지스트 패턴을 식각 마스크로 사용하여 예비 마스크 패턴(106)을 이방성으로 식각함으로써 상기 제1마스크층(104)의 표면을 노출시키는 제1개구(110)와 제2마스크 패턴(112)을 형성한다. 상기 제2포토레지스트 패턴은 포토리소그래피 공정을 통해 형성될 수 있으며, 상기 제1개구(110)와 제2마스크 패턴(112)을 형성한 후 애싱 및 스트립 공정을 통해 제거된다.
한편, 상기 제2포토레지스트 패턴의 제2개구는 상기 제2방향으로 연장한다. 따라서, 상기 제1개구(110)는 제2마스크 패턴(112) 및 폴리실리콘 스페이서(108)에 의해 한정되며, 사각 단면 형상을 갖는다.
도 12는 반도체 기판의 표면을 노출시키는 제3개구를 보여주는 사시도이다. 도 13은 도 12에 도시된 I-I 라인을 따라 절개된 단면도이며, 도 14는 도 12에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 12 내지 도 14를 참조하면, 상기 제1마스크층(104) 및 패드 산화막(102)을 부분적으로 제거하여 반도체 기판(100)의 표면을 노출시키는 제3개구(114)를 형 성한다. 구체적으로, 상기 제3개구(114)는 상기 제1개구(110)를 한정하는 폴리실리콘 스페이서(108)와 제2마스크 패턴(112)을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 형성될 수 있다. 상기 제3개구(114)는 제1마스크 패턴(116)과 패드 산화막 패턴(118)에 의해 한정된다. 그러나, 상기 제1마스크층(104)을 부분적으로 제거하여 상기 패드 산화막(102)의 표면을 노출시킨 후, 상기 노출된 패드 산화막(102)의 표면 부위를 습식 식각 공정을 통해 제거함으로써 상기 제3개구(114)를 형성할 수도 있다.
도시된 바에 의하면, 제1마스크 패턴()116은 제1방향으로 연장하는 사각 블록 형상을 가지며, 제3개구(114)는 제1개구(110)와 동일한 단면 형상을 갖는다.
도 15는 반도체 기판으로부터 돌출된 핀 구조물을 보여주는 사시도이다. 도 16은 도 15에 도시된 I-I 라인을 따라 절개된 단면도이며, 도 17은 도 15에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 15 내지 도 17을 참조하면, 폴리실리콘 스페이서(108)와 제2마스크 패턴(112)을 제거한 후, 상기 제1마스크 패턴(116)을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 반도체 기판(100)으로부터 수직 방향으로 돌출되며 상기 제1방향으로 연장하는 핀 구조물(120)을 형성한다. 구체적으로, 상기 핀 구조물(120)은 상기 이방성 식각 공정을 통해 상기 반도체 기판(100)의 표면 부위를 제거하여 트렌치(130)를 형성함과 동시에 약 2000Å 내지 3000Å 정도의 높이를 갖도록 형성될 수 있다.
도 18을 참조하면, 상기 핀 구조물(120)은 반도체 기판(100)으로부터 수직 방향으로 돌출된 소스/드레인 패턴들(또는 소스/드레인 영역들, 122)과, 상기 소스/드레인 패턴들(122)을 연결하는 다수의 채널 핀들(124)을 포함한다. 상기 소스/드레인 패턴들(122)은 상기 제1방향으로 서로 이격되어 있으며, 채널 핀들(124)은 소스/드레인 패턴들(122) 사이에서 상기 제1방향으로 평행하게 연장하며, 반도체 기판(100)의 내부를 노출시키는 제4개구(126)에 의해 상기 제2방향으로 이격된다.
한편, 도시된 바와 같이, 상기 소스/드레인 패턴들(122)의 상부면들과 상기 채널 핀들(124)의 상부면들은 동일한 평면상에 위치하며, 상기 채널 핀들(124)은 동일한 연장 길이를 갖는다.
또한, 상기 핀 구조물(120)의 단면 형상은 상기 제1마스크 패턴(116)의 단면 형상과 동일하며, 상기 제1마스크 패턴(116)은 상기 소스/드레인 패턴들(122)과 대응하는 주 패턴들(116a)과 상기 채널 핀들(124)과 대응하는 연결 패턴들(116b)을 갖고, 상기 제3개구(114)는 상기 주 패턴들(116a)과 상기 연결 패턴들(116b)에 의해 한정된다.
도 19는 반도체 기판 상에 형성된 제1필드 절연막을 보여주는 사시도이다. 도 20은 도 19에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 21은 도 19에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 19 내지 도 21을 참조하면, 상기 핀 구조물(120)을 형성하는 동안에 발생된 실리콘 손상을 치유하고, 누설 전류 발생을 방지하기 위해 상기 핀 구조물을 형성함으로써 반도체 기판(100) 상에 형성된 트렌치(130)의 표면들과 핀 구조물(120)의 표면들 상에 열산화 공정을 통해 트렌치 산화막(132)을 약 50Å 내지 100 Å 정 도의 두께로 형성한다.
또한, 후속하여 형성되는 막, 예를 들면 제1필드 절연막(136)으로부터의 불순물 확산을 방지하기 위한 라이너 질화막(134)을 상기 트렌치 산화막(132) 및 제1마스크 패턴(116) 상에 약 50Å 내지 100Å 정도의 두께로 형성한다.
이어서, 상기 트렌치(130)를 채우기 위한 제1필드 절연막(136)을 약 4000Å 내지 6000Å 정도의 두께로 형성하고, 상기 라이너 질화막(134)의 표면 또는 제1마스크 패턴(116)의 표면이 노출되도록 상기 제1필드 절연막(136)의 표면을 평탄화시킨다. 구체적으로, 상기 제1필드 절연막(136)은 실리콘 산화물로 이루어질 수 있으며, 상기 실리콘 산화물의 예로는 USG(undoped silicate glass) 또는 HDP 산화물 등이 있다. 상기 제1필드 절연막(136)의 표면은 화학적 기계적 연마 공정(chemical mechanical polishing; CMP)을 통해 평탄화될 수 있다.
도 22는 소자 분리를 위한 제1필드 절연 패턴을 보여주는 사시도이다. 도 23은 도 22에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 24는 도 22에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 22 내지 도 24를 참조하면, 평탄화된 제1필드 절연막(130)의 상부를 제거하여 소자 분리를 위한 제1필드 절연 패턴(138)을 형성한다. 구체적으로 상기 제1필드 절연막(136)과 라이너 질화막(134) 사이에서 식각 선택비를 갖는 에천트를 사용하여 제1필드 절연막(136)의 상부를 제거한다. 상기 제1필드 절연 패턴(138)을 상기 트렌치(130)의 하부(lower portion)에 형성함으로써 상기 핀 구조물(120)의 하부가 매립되며, 상기 핀 구조물(120)의 상부가 제1필드 절연 패턴(138)의 상부면 으로부터 돌출된다.
도 25는 핀 구조물 상에 형성된 희생 패턴을 보여주는 사시도이다. 도 26은 도 25에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 27은 도 25에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 25 내지 도 27을 참조하면, 상기 트렌치(130)의 하부를 채우는 제1필드 절연 패턴(138) 및 돌출된 핀 구조물(120) 상에 희생층(미도시)을 약 300Å 내지 500Å 정도의 두께로 형성한다. 구체적으로, 상기 희생층은 폴리실리콘으로 이루어질 수 있으며, LPCVD 공정을 통해 상기 채널 핀들(124) 사이의 제4개구(126)를 충분히 매립하도록 형성된다.
상기 희생층 상에 제3포토레지스트 패턴(미도시)을 형성하고, 상기 제3포토레지스트 패턴을 식각 마스크로 사용하는 이방성 식각 공정을 수행함으로써 상기 핀 구조물(120) 상에 희생 패턴(140)을 형성한다. 상기 희생 패턴(140)은 상기 핀 구조물(120)의 채널 핀들(124)의 상부에 형성되며 상기 제2방향으로 연장한다. 구체적으로, 상기 희생 패턴(140)은 채널 핀들(124) 상에 형성된 라이너 질화막(134) 상에 형성된다.
이어서, 상기 핀 구조물(120)의 소스/드레인 패턴들(122)에 불순물을 주입하여 소스/드레인 패턴들(122)의 전기적 특성을 변화시킨다. 구체적으로, 비소(As), 인(P) 또는 보론(B)과 같은 불순물을 이온 주입 공정을 통해 소스 드레인 패턴들(122)에 주입한다. 이때, 상기 이온 주입 공정을 수행하는 동안 반도체 기판(100) 상으로 입사되는 이온빔은 반도체 기판(100)에 대하여 소정의 경사각을 갖는다.
이와는 다르게, 상기 이온 주입 공정은 상기 희생 패턴(140)으로부터 희생 스페이서(142, 도 28 참조) 및 희생 플러그(144, 도 28 참조)를 형성한 후에 수행될 수도 있으며, 상기 희생 패턴(140)에 의해 노출된 제1마스크 패턴(116)을 부분적으로 제거한 후에 수행될 수도 있다. 또한, 상기 이온 주입 공정은 상기 제1마스크층(104)을 형성하기 전에 상기 반도체 기판(100) 상에 형성된 패드 산화막(102) 상에 이온 주입 마스크를 형성한 후에 수행될 수도 있다.
도 28은 희생 패턴으로부터 형성된 희생 스페이서를 보여주는 사시도이다. 도 29는 도 28에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 30은 도 28에 도시된 II-II 라인에 따라 절개된 단면도이다.
도 28 내지 도 30을 참조하면, 에치백 공정을 수행하여 상기 희생 패턴(140)으로부터 희생 스페이서(142)를 형성한다. 구체적으로, 상기 채널 핀들(124) 상에 형성된 라이너 질화막(134)이 노출되도록 상기 희생 패턴(140)을 부분적으로 식각함으로써 상기 핀 구조물(120)의 측면 상에 형성된 라이너 질화막(134)의 측면 상에 희생 스페이서(142)를 형성한다. 이때, 상기 채널 핀들(124) 사이의 제4개구(126) 내에는 희생 플러그(144)가 형성된다.
도 31은 제2필드 절연 패턴을 보여주는 사시도이다. 도 32는 도 31에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 33은 도 31에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 31 내지 도 33을 참조하면, 제1필드 절연 패턴(138), 라이너 질화막(134), 희생 플러그(144) 및 희생 스페이서(142) 상에 제2필드 절연막(미도시)을 형성하고, 상기 제2필드 절연막을 CMP 공정을 통해 평탄화시킴으로써 제1필드 절연 패턴(138) 상에 제2필드 절연 패턴(146)을 형성한다. 상기 제2필드 절연 패턴(146)은 제1필드 절연 패턴(138)과 동일한 물질로 이루어질 수 있으며, 화학 기상 증착 공정에 의해 형성될 수 있다. 여기서, 상기 CMP 공정은 상기 희생 스페이서(142)와 희생 플러그(144)가 노출되도록 수행되는 것이 바람직하다. 더욱 바람직하게는, 상기 CMP 공정은 희생 스페이서(142)의 측면이 수직한 프로파일을 갖도록 수행되는 것이다. 구체적으로, 희생 스페이서(142)의 상부 곡면 부분이 완전히 제거되도록 수행되는 것이 가장 바람직하다. 이는, 도 1 및 도 2에 도시된 하부 게이트 패턴들(152)이 희생 스페이서(142)와 희생 플러그(144)가 제거됨으로써 형성된 공간들 내에 형성되기 때문이다.
도 34는 하부 게이트 패턴들을 형성하기 위한 제5개구를 보여주는 사시도이다. 도 35는 도 34에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 36은 도 34에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 34 내지 도 36을 참조하면, 희생 스페이서(142)와 희생 플러그(144)를 제거하여 하부 게이트 패턴들(152, 도 1 및 도 2 참조)을 형성하기 위한 제5개구들(148)을 형성한다. 구체적으로, 폴리실리콘과 실리콘 산화물 및 실리콘 질화물 사이에서 식각 선택비를 갖는 에천트를 사용하여 상기 희생 스페이서(142)와 희생 플러그(144)를 제거한다. 예를 들면, NH4OH, H2O2 및 H2O를 포함하는 에천트를 이용하여 상기 희생 스페이서(142)와 희생 플러그(144)를 제거할 수 있다.
도 37은 라이너 질화막과 제1마스크 패턴을 제거함으로써 노출된 패드 산화막과 트렌치 산화막을 보여주는 사시도이다. 도 38은 도 37에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 39는 도 37에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 37 내지 도 39를 참조하면, 상기 라이너 질화막(134)과 제1마스크 패턴(116)을 습식 식각 공정을 통해 제거함으로써 핀 구조물(120) 상에 형성된 패드 산화막(102)과 트렌치 산화막(132)을 노출시킨다. 예를 들면, 상기 라이너 질화막(134)과 제1마스크 패턴(116)은 인산을 포함하는 에천트를 이용하여 제거될 수 있다.
도 40은 패드 산화막 및 트렌치 산화막을 제거함으로써 노출된 핀 구조물을 보여주는 사시도이다. 도 41은 도 40에 도시된 I-I 라인을 따라 절개된 단면도이고, 도 42는 도 40에 도시된 II-II 라인을 따라 절개된 단면도이다.
도 40 내지 도 42를 참조하면, 핀 구조물(120)의 상부면 상에 형성된 패드 산화막(102)과, 제5개구들(148)의 내측면들 상에 형성된 트렌치 산화막(132)의 일부를 제거함으로써 핀 구조물(120)을 노출시킨다. 구체적으로, 상기 패드 산화막(102) 및 트렌치 산화막(132)의 일부는 희석된 불산 용액을 사용하여 제거될 수 있다. 한편, 상기 패드 산화막(102)과 트렌치 산화막(132)의 일부를 제거하는 동안 제2필드 절연 패턴(146)의 상부(upper portion)도 함께 제거된다.
도 43은 채널 핀들 상에 형성된 게이트 전극을 설명하기 위한 사시도이다. 도 44는 도 43에 도시된 I-I 라인을 따라 절개된 단면도이며, 도 45는 도 43에 도 시된 II-II 라인을 따라 절개된 단면도이다.
도 43 내지 도 45를 참조하면, 상기 제5개구들(148)에 의해 노출된 채널 핀들(124) 상에 게이트 절연막(150)을 형성한다. 상기 게이트 절연막(150)은 고유전율 물질로 이루어질 수 있으며, 상기 원자층 증착 공정(atomic layer deposition; ALD), 금속 유기 화학 기상 증착 공정(metal organic chemical vapor deposition; MOCVD) 또는 물리 기상 증착 공정(physical vapor deposition; PVD)에 의해 형성될 수 있다. 상기 고유전율 물질의 예로는 HfO2, ZrO2, La2O3, Ta2O5, TiO2, SrTiO3, (Ba,Sr)TiO3 등이 있다.
또한, 게이트 절연막(150)은 실리콘 산화물 또는 실리콘 산질화물로 이루어질 수 있으며, 열산화 공정 및 질화 처리 공정을 통해 형성될 수 있다.
이어서, 상기 제5개구들(148)을 충분히 매립하도록 상기 게이트 절연막(150) 상에 제1도전층(미도시)을 약 500Å 내지 1000Å 정도의 두께로 형성한다. 상기 제1도전층은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, 상기 불순물 도핑된 폴리실리콘은 LPCVD 공정 및 불순물 도핑 공정을 통해 형성될 수 있다. 구체적으로 LPCVD 공정을 통해 폴리실리콘층을 형성하는 동안 인시튜 방법으로 불순물 도핑 공정을 동시에 수행함으로써 불순물 도핑된 폴리실리콘으로 이루어진 제1도전층을 형성할 수 있다. 이와는 다르게, LPCVD 공정을 통해 폴리실리콘층을 형성하고, 상기 불순물 도핑 공정을 통해 상기 폴리실리콘층을 상기 제1도전층으로 형성할 수도 있다. 상기 불순물 도핑 공정의 예로는 이온 주입(ion implantation) 공정 또는 불순 물 확산(impurity diffusion) 공정 등이 있다.
상기 제1도전층을 형성함으로써, 상기 제5개구들(148) 내에는 게이트 절연막(150)의 측면들과 접하며 수직 방향으로 연장하는 하부 게이트 패턴들(152)이 형성된다.
상기 제1도전층 상에 제2도전층(미도시)을 약 500Å 내지 1000Å 정도의 두께로 형성한다. 상기 제2도전층은 금속 실리사이드로 이루어질 수 있으며, 금속 증착 공정과 실리사이데이션 공정을 통해 형성될 수 있다. 구체적으로, 제1도전층 상에 금속층을 형성하고, 상기 제1도전층의 실리콘과 상기 금속층을 반응시켜 상기 금속실리사이드로 이루어진 제2도전층을 형성할 수 있다. 상기 금속 실리사이드의 예로는 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix) 등이 있다.
상기 제2도전층 상에 캡핑층(미도시)을 약 1000Å 내지 2000Å 정도의 두께로 형성한다. 상기 캡핑층은 실리콘 질화물로 이루어질 수 있으며, LPCVD 공정을 통해 형성될 수 있다.
이어서, 상기 제1도전층, 제2도전층 및 캡핑층을 패터닝하여 게이트 전극(154)과 캡핑 패턴(156)을 포함하는 게이트 구조물을 형성한다. 구체적으로, 상기 게이트 전극(154)은 하부 게이트 패턴들(152)과 상부 게이트 패턴(158) 및 금속 실리사이드 패턴(160)을 포함한다. 상기 제1도전층을 패터닝함으로써 상기 하부 게이트 패턴들(152)의 상부들(upper portions)과 연결된 상부 게이트 패턴(158)이 형성된다.
도시된 바에 의하면, 상기 상부 게이트 패턴(158)은 상기 게이트 절연막(150)의 상부면들과 접하며, 상기 하부 게이트 패턴들(152)은 상기 상부 게이트 패턴(158)으로부터 반도체 기판(100)을 향하여 수직 방향으로 연장하며 상기 게이트 절연막(150)의 측면들과 접한다. 상기 금속 실리사이드 패턴(160)은 상기 상부 게이트 패턴(158) 상에 형성된다.
이와는 다르게, 도 46에 도시된 바와 같이, 게이트 구조물은 상기 제1방향으로 연장하는 상부 게이트 패턴(172) 및 상부 게이트 패턴(172)으로부터 반도체 기판(100)을 향하여 수직 방향으로 연장하는 다수의 하부 게이트 패턴들(174)과, 상부 게이트 패턴(172) 상에 형성된 캡핑 패턴(176)으로 구성될 수도 있다. 상기 상부 게이트 패턴(172)과 하부 게이트 패턴들(174)은 불순물 도핑된 폴리실리콘으로 이루어질 수 있다.
도시된 바에 의하면, 상기 하부 게이트 패턴들(152)은 수직 방향으로 동일한 연장 길이를 가지며, 상기 채널 핀들(124)은 상기 제1방향으로 동일한 연장 길이를 갖는다. 또한, 상기 상부 게이트 패턴(158)과 상기 하부 게이트 패턴들(152)은 상기 제1방향으로 동일한 폭을 가지며, 상기 상부 및 하부 게이트 패턴들(158, 152)의 폭과 상기 채널 핀들(124)의 연장 길이는 동일하다.
상기 채널 핀들(124)의 두께는 폴리실리콘 스페이서(108)의 폭에 따라 변화될 수 있으며, 채널 핀들(124)의 수량은 제2마스크 패턴(112)의 형상에 따라 변화될 수 있다. 도시된 바에 의하면, 채널 핀들(124)은 폴리실리콘 스페이서(108)를 이용하여 형성되지만, 상기 제2마스크 패턴(112)의 형상을 변화시켜 제2마스크 패 턴(112) 내에 폴리실리콘 플러그를 형성할 경우, 채널 핀들(124)의 수량을 증가시킬 수도 있다.
상기와 같이 채널 핀들(124)의 형상 및 수량을 용이하게 변화시킬 수 있으므로, 반도체 장치(10)의 크기 축소에 따른 단채널 효과 및 협채널 효과를 크게 억제할 수 있다.
도 47 내지 도 52는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도들 및 상기 사시도들에 도시된 I-I 라인들 및 II-II 라인들을 따라 절개된 단면도들이다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에서, 반도체 기판(200) 상에 핀 구조물(220), 제1필드 절연 패턴(238), 제2필드 절연 패턴(246), 제1마스크 패턴(216), 트렌치 산화막(232) 및 라이너 질화막(234)을 형성한다. 상기와 같은 구성 요소들을 형성하는 방법들은 도 3 내지 도 36을 참조하여 기 설명된 바와 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
도 47 및 도 49를 참조하면, 라이너 질화막(234)과 제2필드 절연 패턴(246) 사이에서 식각 선택비를 갖는 에천트를 이용하여 제5개구들(248)에 의해 노출된 라이너 질화막(234)을 제거한다. 예를 들면, 인산을 포함하는 에천트를 이용하여 라이너 질화막(234)을 제거한다. 상기 라이너 질화막(234)을 제거하는 동안 제1마스크 패턴(216)의 상부면 부위도 부분적으로 제거된다.
상기 라이너 질화막(234)을 제거함으로써 노출된 트렌치 산화막(232)을 제거한다. 구체적으로, 상기 트렌치 산화막(232)과 제1마스크 패턴(216) 사이에서 식각 선택비를 갖는 에천트, 예를 들면 희석된 불산 용액을 이용하여 트렌치 산화막(232)을 제거한다. 상기 트렌치 산화막(232)을 제거하는 동안 제5개구들(248)에 의해 노출된 제1필드 절연 패턴(238)의 표면 부위들과 상기 제2필드 절연 패턴(246)의 표면 부위가 부분적으로 제거될 수 있다.
도 50 내지 도 52를 참조하면, 상기 제5개구들(248)에 의해 노출된 채널 핀들의 측면들, 패드 산화막(232)의 측면, 제1마스크 패턴(216), 제1 및 제2필드 절연 패턴들(238, 246) 상에 게이트 절연막(250)을 형성한다. 상기 게이트 절연막(250)은 고유전율 물질로 이루어질 수 있으며, ALD 공정, MOCVD 공정 또는 PVD 공정에 의해 형성될 수 있다. 또한, 게이트 절연막(250)은 실리콘 산화물 또는 실리콘 산질화물로 이루어질 수 있으며, 열산화 공정 및 질화 처리 공정을 통해 형성될 수 있다.
이어서, 상기 제5개구들(248)을 충분히 매립하도록 상기 게이트 절연막(250) 상에 제1도전층(미도시)을 형성하고, 상기 제1도전층 상에 제2도전층(미도시)을 형성한다. 상기 제1도전층은 불순물 도핑된 폴리실리콘으로 이루어질 수 있으며, 상기 제2도전층은 금속 실리사이드로 이루어질 수 있다. 상기 제2도전층 상에 실리콘 질화물로 이루어진 캡핑층(미도시)을 형성한다.
이어서, 상기 제1도전층, 제2도전층 및 캡핑층을 패터닝하여 게이트 전극(254)과 캡핑 패턴(256)을 포함하는 게이트 구조물을 형성함으로써 반도체 장치(20)를 완성한다. 상기 게이트 전극(254)은 상기 제1방향으로 연장하며 상기 게이트 절연막(250)의 상부면들과 접하는 상부 게이트 패턴(258)과, 상기 상부 게이트 패턴들(258)로부터 반도체 기판(200)을 향하여 수직 방향으로 연장하며 상기 게이트 절연막(250)의 측면들과 접하는 하부 게이트 패턴들(252)과, 상기 상부 게이트 패턴(258) 상에 형성된 금속 실리사이드 패턴(260)을 포함한다. 그러나, 상기 게이트 절연막(250)이 열산화 공정에 의해 채널 핀들의 측면들 상에만 형성되는 경우, 상기 상부 게이트 패턴(258)은 제1마스크 패턴(216)의 상부면 상에 형성된다.
상기와 같은 본 발명에 따르면, 상기 제1방향으로 이격된 소스/드레인 패턴들을 연결하는 채널 핀들에는 상기 반도체 장치의 채널 영역들이 형성된다. 따라서, 상기 각각의 채널 핀들의 높이와 폭 및 수량을 적절하게 조절함으로써 상기 반도체 장치의 단채널 효과 및 협채널 효과를 효과적으로 억제할 수 있다. 결과적으로, 상기 반도체 장치의 캐리어 이동도를 향상시킬 수 있으며, 상기 반도체 장치의 전류 구동능력 및 성능 특성을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며, 소스/드레인 패턴들과, 상기 소스/드레인 패턴들 사이를 연결하는 다수의 채널 핀들을 포함하는 핀 구조물(fin structure);
    상기 채널 핀들 상에 형성된 게이트 절연막;
    상기 게이트 절연막과 접하며 상기 기판에 대하여 수직 방향으로 연장하는 다수의 하부 게이트 패턴들; 및
    상기 제1방향에 대하여 수직하며 상기 기판을 가로지르는 제2방향으로 연장하며 상기 하부 게이트 패턴들의 상부들(upper portions)과 연결된 상부 게이트 패턴을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 상부 및 하부 게이트 패턴들은 각각 불순물 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 상부 게이트 패턴은 폴리실리콘으로 이루어지며, 상기 상부 게이트 패턴 상에 형성된 금속 실리사이드 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 게이트 절연막은 실리콘 산화물, 실리콘 산질화물, 고 유전율 물질 또는 이들의 혼합물로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 고유전율 물질은 HfO2, ZrO2, La2O3, Ta2O5, TiO2, SrTiO3 및 (Ba,Sr)TiO3로 이루어진 군으로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 소스/드레인 패턴들은 상기 기판으로부터 수직 방향으로 돌출되어 상기 제1방향으로 이격되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 채널 핀들은 상기 소스/드레인 패턴들을 사이에서 상기 기판으로부터 수직 방향으로 돌출되어 상기 제1방향으로 평행하게 연장하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 소스/드레인 패턴들의 상부면들은 상기 채널 핀들의 상부면들과 동일한 평면상에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 하부 게이트 패턴들은 동일한 연장 길이를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 채널 핀들은 동일한 연장 길이를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 상부 게이트 패턴과 상기 하부 게이트 패턴들은 각각 상기 제1방향으로 동일한 폭을 갖는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 하부 게이트 패턴들의 폭은 상기 채널 핀들의 연장 길이와 동일한 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 핀 구조물 상에 형성된 마스크 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 기판으로부터 돌출되어 상기 기판을 가로지르는 제1방향으로 연장하며, 소스/드레인 패턴들과, 상기 소스/드레인 패턴들 사이를 연결하는 다수의 채널 핀들을 포함하는 핀 구조물을 상기 기판 상에 형성하는 단계;
    상기 채널 핀들 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막과 접하며 상기 기판에 대하여 수직 방향으로 연장하는 다수의 하부 게이트 패턴들과, 상기 제1방향에 대하여 수직하며 상기 기판을 가로지르는 제2방향으로 연장하며 상기 하부 게이트 패턴들의 상부들(upper portions)과 연결된 상부 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방 법.
  15. 제14항에 있어서, 상기 핀 구조물을 형성하는 단계는,
    상기 기판 상에 기판의 표면을 노출시키는 개구를 갖는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 마스크로 사용하여 상기 기판의 표면 부위를 이방성으로 식각함으로써 상기 핀 구조물을 형성하는 단계를 포함하되,
    상기 마스크 패턴은 상기 소스/드레인 패턴들과 대응하는 주 패턴들과 상기 채널 핀들과 대응하는 연결 패턴들을 갖고, 상기 개구는 상기 주 패턴들과 상기 연결 패턴들에 의해 한정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, 상기 마스크 패턴을 형성하는 단계는,
    상기 기판 상에 제1마스크층을 형성하는 단계;
    상기 제1마스크층 상에 제2마스크층을 형성하는 단계;
    상기 제2마스크층을 패터닝하여 상기 제1방향으로 연장하는 예비 마스크 패턴을 형성하는 단계;
    상기 제1마스크층 및 상기 예비 마스크 패턴 상에 제3마스크층을 형성하는 단계;
    상기 예비 마스크 패턴의 상부면이 노출되도록 에치백 공정을 수행하여 상기 예비 마스크 패턴의 측면 상에 스페이서를 형성하는 단계;
    상기 제2방향으로 연장하는 포토레지스트 패턴을 상기 예비 마스크 패턴의 일부 상에 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 예비 마스크 패턴을 이방성으로 식각하여 상기 제1마스크층을 노출시키는 제2개구를 갖는 제2마스크 패턴을 형성하는 단계; 및
    상기 제2마스크 패턴과 상기 스페이서를 식각 마스크로 사용하여 상기 제1마스크층을 이방성으로 식각함으로써 상기 개구를 갖는 상기 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 핀 구조물을 형성함으로써 상기 기판에 형성된 트렌치의 하부(lower portion)를 채우는 제1필드 절연 패턴을 형성하는 단계;
    상기 제1필드 절연 패턴의 상부면으로부터 돌출된 상기 핀 구조물의 채널 핀들과 상기 연결 패턴들의 외측면들 상에 희생 스페이서들을 형성하고, 상기 채널 핀들과 상기 연결 패턴들 사이의 적어도 하나의 공간을 매립하는 적어도 하나의 희생 플러그를 형성하는 단계;
    상기 트렌치의 나머지 부분(remaining portion)을 채우는 제2필드 절연 패턴을 형성하는 단계;
    상기 희생 스페이서들과 상기 적어도 하나의 희생 플러그를 제거하여 상기 채널 핀들의 측면들을 노출시키는 개구들을 형성하는 단계; 및
    상기 노출된 채널 핀들의 표면들 상에 상기 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서, 상기 게이트 절연막을 형성하기 전에 상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서, 상기 하부 게이트 패턴들은 상기 개구들을 매립하는 도전층을 형성함으로써 형성되며, 상기 상부 게이트 패턴은 상기 도전층을 패터닝함으로써 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제19항에 있어서, 상기 상부 게이트 패턴 상에 금속 실리사이드 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제14항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 핀 구조물을 형성함으로써 상기 기판에 형성된 트렌치의 하부(lower portion)를 채우는 제1필드 절연 패턴을 형성하는 단계;
    상기 제1필드 절연 패턴의 상부면으로부터 돌출된 상기 핀 구조물의 채널 핀들의 외측면들 상에 희생 스페이서들을 형성하고, 상기 채널 핀들 사이의 적어도 하나의 공간을 매립하는 적어도 하나의 희생 플러그를 형성하는 단계;
    상기 트렌치의 나머지 부분(remaining portion)을 채우는 제2필드 절연 패턴 을 형성하는 단계;
    상기 희생 스페이서들과 상기 적어도 하나의 희생 플러그를 제거하여 상기 채널 핀들의 측면들을 노출시키는 개구들을 형성하는 단계; 및
    상기 노출된 채널 핀들의 표면들 상에 상기 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020040060069A 2004-07-30 2004-07-30 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법 Expired - Fee Related KR100545863B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040060069A KR100545863B1 (ko) 2004-07-30 2004-07-30 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법
US11/183,995 US7420244B2 (en) 2004-07-30 2005-07-19 Semiconductor device having a fin structure and method of manufacturing the same
US12/219,984 US7883972B2 (en) 2004-07-30 2008-07-31 Semiconductor device having a fin structure and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040060069A KR100545863B1 (ko) 2004-07-30 2004-07-30 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법

Publications (1)

Publication Number Publication Date
KR100545863B1 true KR100545863B1 (ko) 2006-01-24

Family

ID=35731150

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040060069A Expired - Fee Related KR100545863B1 (ko) 2004-07-30 2004-07-30 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법

Country Status (2)

Country Link
US (2) US7420244B2 (ko)
KR (1) KR100545863B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160101503A (ko) * 2015-02-17 2016-08-25 경북대학교 산학협력단 반도체 소자 및 그 제조 방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724561B1 (ko) * 2005-12-20 2007-06-04 삼성전자주식회사 단일측벽 핀 전계효과트랜지스터를 갖는 반도체소자 및 그형성방법
US7264743B2 (en) * 2006-01-23 2007-09-04 Lam Research Corporation Fin structure formation
US7582549B2 (en) * 2006-08-25 2009-09-01 Micron Technology, Inc. Atomic layer deposited barium strontium titanium oxide films
KR100877100B1 (ko) * 2007-04-16 2009-01-09 주식회사 하이닉스반도체 비휘발성 메모리 소자 제조 방법
US8852820B2 (en) 2007-08-15 2014-10-07 Bloom Energy Corporation Fuel cell stack module shell with integrated heat exchanger
KR101093561B1 (ko) * 2010-01-15 2011-12-14 주식회사 하이닉스반도체 홀 패턴 제조 방법
US8294511B2 (en) * 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
JP5646416B2 (ja) * 2011-09-01 2014-12-24 株式会社東芝 半導体装置の製造方法
US8580642B1 (en) * 2012-05-21 2013-11-12 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials
US8610241B1 (en) * 2012-06-12 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Homo-junction diode structures using fin field effect transistor processing
US8815742B2 (en) * 2012-12-12 2014-08-26 Globalfoundries Inc. Methods of forming bulk FinFET semiconductor devices by performing a liner recessing process to define fin heights and FinFET devices with such a recessed liner
US8835262B2 (en) 2013-01-08 2014-09-16 Globalfoundries Inc. Methods of forming bulk FinFET devices by performing a recessing process on liner materials to define different fin heights and FinFET devices with such recessed liner materials
US9634000B2 (en) * 2013-03-14 2017-04-25 International Business Machines Corporation Partially isolated fin-shaped field effect transistors
US20140315371A1 (en) * 2013-04-17 2014-10-23 International Business Machines Corporation Methods of forming isolation regions for bulk finfet semiconductor devices
US9048303B1 (en) 2014-01-30 2015-06-02 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US9337279B2 (en) 2014-03-03 2016-05-10 Infineon Technologies Austria Ag Group III-nitride-based enhancement mode transistor
US10418271B2 (en) * 2014-06-13 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming isolation layer
US9269628B1 (en) 2014-12-04 2016-02-23 Globalfoundries Inc. Methods of removing portions of at least one fin structure so as to form isolation regions when forming FinFET semiconductor devices
JP5974066B2 (ja) * 2014-12-12 2016-08-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
KR102352157B1 (ko) * 2015-09-01 2022-01-17 삼성전자주식회사 집적회로 소자
JP6026610B2 (ja) * 2015-09-17 2016-11-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法と半導体装置
US9935101B2 (en) * 2016-07-27 2018-04-03 International Business Machines Corporation Vertical field effect transistor with uniform gate length
US9960275B1 (en) 2016-10-28 2018-05-01 Applied Materials, Inc. Method of fabricating air-gap spacer for N7/N5 finFET and beyond
KR102337408B1 (ko) * 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법
CN111801796A (zh) * 2018-02-08 2020-10-20 英特尔公司 集成晶体管器件的硅化物结构及其提供方法
US11862468B2 (en) 2021-01-29 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3378414B2 (ja) 1994-09-14 2003-02-17 株式会社東芝 半導体装置
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
KR100431489B1 (ko) 2001-09-04 2004-05-12 한국과학기술원 플래쉬 메모리 소자 및 제조방법
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6720619B1 (en) * 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
KR100471189B1 (ko) * 2003-02-19 2005-03-10 삼성전자주식회사 수직채널을 갖는 전계효과 트랜지스터 및 그 제조방법
US7045401B2 (en) * 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
KR100521384B1 (ko) * 2003-11-17 2005-10-12 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100605104B1 (ko) * 2004-05-04 2006-07-26 삼성전자주식회사 핀-펫 소자 및 그 제조 방법
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US20060113603A1 (en) * 2004-12-01 2006-06-01 Amberwave Systems Corporation Hybrid semiconductor-on-insulator structures and related methods
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
KR100675290B1 (ko) * 2005-11-24 2007-01-29 삼성전자주식회사 다중채널 전계효과트랜지스터 및 핀 전계효과트랜지스터를갖는 반도체소자의 제조방법 및 관련된 소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160101503A (ko) * 2015-02-17 2016-08-25 경북대학교 산학협력단 반도체 소자 및 그 제조 방법
KR101684616B1 (ko) 2015-02-17 2016-12-07 경북대학교 산학협력단 반도체 소자의 제조 방법

Also Published As

Publication number Publication date
US7883972B2 (en) 2011-02-08
US20060022262A1 (en) 2006-02-02
US7420244B2 (en) 2008-09-02
US20080293203A1 (en) 2008-11-27

Similar Documents

Publication Publication Date Title
KR100545863B1 (ko) 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법
CN106098775B (zh) 半导体器件
US8487352B2 (en) Metal oxide semiconductor (MOS) transistors having a recessed gate electrode
US7994572B2 (en) MOSFET having recessed channel
KR100467020B1 (ko) 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
KR100714900B1 (ko) 매몰 게이트 전극을 갖는 반도체 소자 및 그 제조방법
US9390975B2 (en) Methods for producing a tunnel field-effect transistor
CN103050407B (zh) 嵌入式晶体管
KR100541515B1 (ko) 수직 채널 패턴을 갖는 반도체 장치 및 이를 제조하는 방법
US20080079071A1 (en) Semiconductor device for preventing reciprocal influence between neighboring gates and method for manufacturing the same
US8378395B2 (en) Methods of fabricating field effect transistors having protruded active regions
KR100668838B1 (ko) 반도체 소자의 게이트 형성방법
KR100840789B1 (ko) 리세스 트랜지스터 및 그 제조 방법
KR100718248B1 (ko) 리세스 구조의 형성 방법, 이를 이용한 리세스된 채널을갖는 트랜지스터 및 그 제조 방법
KR20070007451A (ko) 리세스 게이트를 갖는 반도체 장치 및 이의 제조 방법
KR100586553B1 (ko) 반도체 소자의 게이트 및 이의 형성 방법
KR100594293B1 (ko) 리세스 채널 트랜지스터를 구비하는 반도체 소자 및 그제조 방법
KR100589498B1 (ko) 반도체 소자 및 그의 제조방법
US20070114581A1 (en) Transistor of semiconductor device and method for manufacturing the same
KR100262012B1 (ko) 반도체장치의 제조 방법
KR101024754B1 (ko) 반도체 소자 및 그 형성 방법
KR20090003909A (ko) 불휘발성 메모리 장치 및 이의 제조 방법
KR20060127515A (ko) 리세스 게이트를 갖는 반도체 소자의 제조방법
KR20020006089A (ko) 반도체 메모리 소자의 필드 식각 저지막 형성방법
KR20030000668A (ko) 반도체 소자의 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20040730

PA0201 Request for examination
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20060116

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20060118

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20060118

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20090102

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20100114

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20110103

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20111229

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20130102

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20140103

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20151209