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KR100840789B1 - 리세스 트랜지스터 및 그 제조 방법 - Google Patents

리세스 트랜지스터 및 그 제조 방법 Download PDF

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KR100840789B1
KR100840789B1 KR1020070011527A KR20070011527A KR100840789B1 KR 100840789 B1 KR100840789 B1 KR 100840789B1 KR 1020070011527 A KR1020070011527 A KR 1020070011527A KR 20070011527 A KR20070011527 A KR 20070011527A KR 100840789 B1 KR100840789 B1 KR 100840789B1
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KR
South Korea
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recess
substrate
forming
insulating film
trench
Prior art date
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Active
Application number
KR1020070011527A
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English (en)
Inventor
마코토 요시다
김근남
이철
박동건
양원석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

리세스 트랜지스터는 액티브 영역 및 필드 영역을 정의하는 소자 분리막 및 액티브 영역에 형성되고 상부 리세스 및 상부 리세스와 연통된 하부 리세스를 구비하는 리세스 구조가 형성된 기판, 소자 분리막의 측벽 및 하부 리세스의 측벽 사이 및 액티브 영역 및 필드 영역의 경계 부위에 형성된 액티브 핀, 리세스 구조의 내부면에 형성된 게이트 절연막과 게이트 절연막 상에 리세스 구조를 매립하도록 형성된 게이트 전극을 구비하는 게이트 패턴 및 액티브 영역 게이트 전극에 인접하여 형성된 소스/드레인 영역을 포함한다. 따라서, 소자 분리막의 측벽 및 하부 리세스의 측벽 사이에 형성된 액티브 핀에 의하여 트랜지스터의 전기적 특성이 향상된다.

Description

리세스 트랜지스터 및 그 제조 방법{RECESSED TRANSISTOR AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
도 1은 종래의 리세스 게이트 구조물을 설명하기 위한 단면도이다.
도 2는 도1에 도시된 리세스 게이트 구조물의 채널 위치에 따른 단위 게이트 길이당 유효 전하 밀도를 나타낸 그래프이다.
도 3a는 본 발명의 일 실시예에 따른 리세스 트랜지스터를 설명하기 위한 평면도이다.
도 3b는 도 3a의 I-I'선을 따라 절단한 단면도이다.
도 3c는 도 3a의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 4a는 본 발명의 다른 실시예에 따른 리세스 트랜지스터를 설명하기 위한 평면도이다.
도 4b는 도 4a의 I-I'선을 따라 절단한 단면도이다.
도 4c는 도 4a의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 5a는 본 발명의 또 다른 실시예에 따른 리세스 트랜지스터를 설명하기 위한 평면도이다.
도 5b는 도 5a의 I-I'선을 따라 절단한 단면도이다.
도 5c는 도 5a의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 6a 내지 도 15a는 본 발명의 일 실시예에 따른 리세스 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 6b 내지 도 15b는 도 6a 내지 도 15a의 I-I'선을 따라 절단한 단면도들이다.
도 6c 내지 도 15c는 도 6a 내지 도 15c의 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.
도 16a 내지 도 22a는 본 발명의 다른 실시예에 따른 리세스 트랜지스터의 제조 방법을 설명하기 위한 평면도들이다.
도 16b 내지 도 22b는 도 16a 내지 도 22a의 I-I'선을 따라 절단한 단면도들이다.
도 16c 내지 도 22c는 도 16a 내지 도 22c의 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100：리세스 트랜지스터 101 : 액티브 영역
103 : 필드 영역 105：기판
110：소자 분리막 117 :큐어링막
119 : 라이너막 120：패드 절연막
123 : 하드 마스크막 127 : 스페이서 막
129 : 제1 스페이서 130 : 리세스 구조
131 : 상부 리세스 133 : 하부 리세스
160 : 액티브 핀 161 : 제1 액티브 핀
162 : 제2 액티브 핀 170 : 게이트 절연막
180 : 게이트 전극 185 : 게이트 패턴
190 : 트렌치 구조 191 : 상부 트렌치
193 : 하부 트렌치 196 : 소스/드레인 영역들
본 발명은 리세스 트랜지스터 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 액티브 영역에 리세스 구조 내에 형성된 게이트 구조물을 포함하는 트랜지스터 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화 되어감에 따라 반도체 장치를 구성하는 패턴의 선폭 및 패턴 사이의 간격도 감소되기 때문에 미세한 패턴을 보다 정밀하고 정확하게 형성하는 기술이 요구된다. 이러한 반도체 장치에 있어서, 게이트의 폭도 반도체 장치의 디자인 룰의 감소에 따라 축소되어야 하기 때문에 미세한 폭을 가지면서도 증가된 유효 채널 길이를 갖는 리세스 게이트 전극을 구비하는 반도체 장치가 개발되었다.
도 1은 종래의 리세스 게이트 구조물을 설명하기 위한 단면도이다. 도 2는 도1에 도시된 리세스 게이트 구조물의 채널의 실선을 따른 단위 게이트 길이당 유효 전하 밀도를 나타낸 그래프이다.
도 1 및 도 2를 참조하면, 종래의 리세스 게이트 구조물(10)은 리세스가 형성된 기판(1), 리세스의 측면 및 저면을 따라 형성된 게이트 절연막(2) 및 상기 리세스를 매립하는 게이트 전극(3)을 포함한다.
따라서, 종래의 리세스 게이트 구조물(10)은 기판의 상면에 형성된 게이트 절연막을 따라 채널이 형성되는 플래너 타입의 게이트 구조물과 비교할 때, 증가된 채널 길이를 가진다. 하지만, 리세스의 형태에 따라 단위 게이트 길이당 유효 전하 밀도가 크게 변화하게 된다. 특히, 리세스의 바닥부에 형성된 게이트 절연막의 프로파일(도1 및 도2의 화살표로 표시됨)에 따라 단위 게이트 길이 당 유효 전하 밀도가 크게 변화하게 됨에 따라 스윙 특성이 악화된다. 따라서, 게이트 구조물의 전기적 특성이 열화되는 문제가 있다.
본 발명의 제1 목적은 개선된 전기적 특성을 가질 수 있는 리세스 트랜지스터를 제공하는 것이다.
본 발명의 제2 목적은 전기적 특성을 개선시킬 수 있는 리세스 트랜지스터의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 일 실시예들에 따른 리세스 트랜지스터는 액티브 영역 및 필드 영역을 정의하는 소자 분리막 및 상기 액티브 영역에 형성되고 상부 리세스 및 상기 상부 리세스와 연통된 하부 리세스를 구비하는 리세스 구조가 형성된 기판, 상기 소자 분리막의 측벽 및 상기 하부 리세스의 측벽 사이 및 상기 액티브 영역 및 상기 필드 영역의 경계 부위에 형성된 액티브 핀, 상기 리세스 구조의 내부면에 형성된 게이트 절연막과 상기 게이트 절연막 상에 상기 리세스 구조를 매립하도록 형성된 게이트 전극을 구비하는 게이트 패턴 및 상기 액티브 영역 상기 게이트 전극에 인접하여 형성된 소스/드레인 영역을 포함한다.
본 발명의 일 실시예에 있어서, 상기 상부 리세스는 제1 폭을 갖고, 상기 하부 리세스는 상기 제1 폭보다 작은 제2 폭을 가질 수 있다. 또한, 상기 상부 리세스의 측벽은 상기 기판에 대하여 실질적으로 수직한 프로파일을 가질 수 있다. 또한, 상기 액티브 핀은 복수이고, 상기 게이트 전극의 연장 방향으로 상기 액티브 영역 및 상기 필드 영역의 경계 부위에 인접하여 배치될 수 있다. 또한, 상기 소자 분리막은 상기 기판의 표면으로 갈수록 넓어지는 단면적을 갖도록 경사진 측벽을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 소자 분리막은 상부에 제1 절연막 패턴 및 하부에 제2 절연막 패턴을 포함할 수 있다. 여기서, 상기 제2 절연막 패턴은 상기 기판의 표면으로 갈수록 넓어지는 단면적을 갖도록 경사진 측벽을 가질 수 있다. 또한, 상기 제1 절연막 패턴은 상기 제2 절연막 패턴보다 넓은 폭을 가질 수 있다. 나아가, 상기 상부 리세스는 상기 하부 리세스보다 넓은 폭을 가질 수 있다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 일 실시예들에 따른 리세스 트랜지스터기판의 제조 방법에 있어서, 필드 영역 및 액티브 영역을 정의하는 소자 분리막을 형성한 후, 상기 액티브 영역에 해당하는 상기 기판에 제1 폭을 갖는 상부 리세스를 형성한다. 상기 상부 리세스에 노출된 상기 기판을 부분적으로 식각하여, 상기 제1 폭보다 작은 제2 폭을 갖는 하부 리세스 및 상기 하부 리세스와 상기 소자 분리막 사이에 액티브 핀을 형성한다. 상기 리세스 구조의 내부면 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성한다. 이어서, 상기 액티브 영역내의 상기 기판의 상부에 상기 게이트 전극과 인접하여 형성된 소스/드레인 영역을 형성한다. 상기 상부 리세스를 형성하는 공정에 있어서, 상기 기판에 패드 절연막을 형성한 후, 상기 패드 절연막 상에 하드 마스크용 절연막을 형성한다. 이어서, 상기 하드 마스크용 절연막 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크용 절연막, 상기 패드 절연막 및 상기 기판을 부분적으로 식각한다. 여기서, 상기 하드 마스크용 절연막, 상기 패드 절연막 및 상기 기판을 부분적으로 식각하는 단계는 이방성 식각 공정에 의하여 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 리세스에 노출된 상기 기판을 부분적으로 식각하는 방법에 있어서, 상기 상부 리세스의 측벽에 제1 스페이서를 형성한 후, 상기 제1 스페이서를 마스크로 이용하여 상기 하부 리세스를 통하여 노출된 상기 기판의 일부를 식각할 수 있다. 또한, 상기 소자 분리막을 형성하는 방법에 있어서, 상기 필드 영역에 해당하는 상기 기판의 상부에 트렌치 구조를 형성한 후, 상기 트렌치 구조의 측벽 및 저면에 큐어링 막을 형성한다. 이후, 상기 트렌치 구조를 매립하는 필드 절연막을 형성한 후, 상기 기판의 상면이 노출될 까지 상기 큐어링 막 및 상기 필드 절연막을 평탄화한다.
상술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 일 실시예들에 따른 리세스 트랜지스터기판의 제조 방법에 있어서, 기판의 상부에 제1 폭을 갖는 상부 트렌치를 형성한 후, 상기 상부 트렌치와 연통되며, 상기 제1 폭보다 좁은 제2 폭을 갖는 하부 트렌치를 형성한다. 이후, 상기 상부 및 하부 트렌치들을 매립하여 상기 기판을 필드 영역 및 액티브 영역으로 구분하는 소자 분리막을 형성한 후, 상기 액티브 영역내의 상기 기판을 부분적으로 식각하여, 상부 및 하부 리세스들을 갖는 리세스 구조 및 상기 하부 리세스의 측벽과 상기 소자 분리막의 측벽 사이에 액티브 핀을 형성한다. 이어서, 상기 리세스 구조의 내측면에 게이트 절연막을 형성한 후, 상기 게이트 절연막 상에 게이트 전극을 형성한다.
본 발명에 따르면, 하부 리세스의 측벽 및 소자 분리막의 측벽 사이에 액티브 핀을 형성하여, 하부 리세스의 바닥부의 프로파일에 의하여 단위 길이당 전하 밀도가 현저하게 변화함으로써 발생할 수 있는 스윙 현상을 개선을 할 수 있다. 즉, 액티브 핀의 상면 및 상부 리세스의 측벽 상에 형성된 게이트 절연막을 따라 주도적인 채널이 형성됨으로써, 하부 리세스의 프로파일에 의하여 트랜지스터의 전기적 특성의 변화를 억제될 수 있다. 결과적으로 리세스 트랜지스터의 전기적 특성이 개선된다.
이하, 본 발명의 바람직한 실시예들에 따른 리세스 트랜지스터 및 그 제조 방법을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
리세스 트랜지스터
도 3a는 본 발명의 일 실시예에 따른 리세스 트랜지스터의 평면도를 도시한 것이다. 도 3b는 도 3a의 I-I'선을 따라 절단한 단면도를 도시한 것이다. 도 3c는 도 3a의 Ⅱ-Ⅱ'선을 따라 절단한 단면도를 도시한 것이다.
도 3a 내지 도 3c를 참조하면, 리세스 트랜지스터(100)는 리세스 구조(130)가 형성된 기판(105), 액티브 핀(160), 게이트 절연막(170), 게이트 전극(180) 및 소스/드레인 영역들(196)을 포함한다.
기판(105)은 실리콘 웨이퍼, 실리콘-온-인슐레이터(silicon on insulator; SOI) 기판, 게르마늄-온-인슐레이터(germanium on insulator; GOI) 기판 등과 같은 반도체 기판을 포함한다.
기판(105)의 상부에는 소자 분리막(110)이 형성된다. 소자 분리막(110)은 기판을 액티브 영역(101) 및 필드 영역(103)으로 구분한다. 예를 들면, 소자 분리막(110)이 형성된 영역은 필드 영역(103)으로 정의되고, 소자 분리막(110)에 의하여 감싸진 영역은 액티브 영역(101)으로 정의될 수 있다. 소자 분리막(110)은 실리콘 산화물과 같은 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 소자 분리막(110)은 셀로우 트렌치 소자 분리(shallow trench isolation; STI) 공정에 의하여 형성될 수 있다. 상기 셀로우 트렌치 소자 분리 공정에 의하여 소자 분리막을 형성할 경우, 기판에 트렌치(190)를 형성할 때 발생하는 기판에 대한 손상을 규어링하기 위하여 큐어링막(117)이 상기 트렌치(190)의 내면에 형성될 수 있다. 큐어링막(117)은, 예를 들면, 열산화막을 포함할 수 있다. 또한, 상기 규어링막(117) 및 소자 분리막(110) 사이에는 라이너막(119)이 추가적으로 개재될 수 있다. 라이너막(119)은 소자 분리막(110) 내의 탄소 또는 수소 원자와 같은 불순물이 기판(105)의 액티브 영역(101)으로 확산되는 것을 억제할 수 있다.
기판(105)의 액티브 영역(101) 내에 리세스 구조(130)가 형성된다. 리세스 구조(130)는 상부 리세스(131) 및 상부 리세스(131)와 연통되는 하부 리세스(133) 를 포함한다.
본 발명의 일 실시예에 있어서, 상부 리세스(131)는 기판(105)의 상면에 대하여 실질적으로 수직한 프로파일을 갖는 측벽을 포함한다. 따라서, 기판(105)이 실리콘 웨이퍼일 경우, 상부 리세스(131)의 측벽과 소자 분리막(110)의 측벽 사이에 실리콘이 용이하게 제거될 수 있다.
상부 리세스(131)는 제1 폭을 가지고, 이에 반하여 하부 리세스(133)는 제2 폭을 가진다. 본 발명의 일 실시예에 있어서, 상부 리세스(131)의 제1 폭은 하부 리세스(133)의 제 2폭보다 넓을 수 있다.
액티브 핀(160)은 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된다. 예를 들면, 상부 리세스(131)의 제1 폭은 하부 리세스(133)의 제 2폭보다 넓을 경우, 액티브 핀(160)은 하부 리세스(133)의 측벽을 감싸도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 액티브 핀(160)은 후술하는 게이트 전극(180)의 연장 방향에서 액티브 영역(101) 중 필드 영역(103)의 경계부에 인접하여 배치된 제1 액티브 핀(161) 및 제2 액티브 핀(162)을 포함한다. 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된 액티브 핀(160)의 상면에 게이트 절연막(170)이 형성될 수 있다.
게이트 절연막(170)은 리세스 구조(130)의 표면과 기판(105)의 표면상에 형성된다. 즉, 게이트 절연막(170)은 리세스 구조(130)의 표면으로부터 기판(105) 상으로 연장된다. 보다 상세하게는, 게이트 절연막(170)은 상부 리세스(131)의 측벽, 하부 리세스(133)의 상면, 측면 및 바닥면을 따라 형성된다.
게이트 절연막(170)은 산화물 또는 큰 유전 상수를 갖는 금속 산화물로 구성된다. 예를 들면, 게이트 절연막(170)은 실리콘 산화물(SiO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2) 또는 알루미늄 산화물(Al2O3)을 사용하여 형성된다.
게이트 절연막(170)은 리세스 구조(130)의 표면을 기준으로 하여 제1 두께를 가진다. 예를 들면, 리세스 구조(130)의 표면으로부터 게이트 절연막(170)은 약 50Å 내지 약 100Å 정도의 제1 두께를 가진다.
게이트 절연막(170)에는 후술하는 게이트 전극(180)에 문턱 전압(threshold voltage) 이상의 전압이 인가될 경우 채널이 형성된다. 이 때, 상부 리세스(131)의 측벽 및 액티브 핀(160)의 상면에 형성된 게이트 절연막(170)에 형성되는 제1 채널 경로가 형성된다. 또한, 상부 리세스(131)의 측벽 및 하부 리세스(133)의 측벽과 바닥면을 따라 형성된 게이트 절연막(170)에 형성되는 제2 채널 경로가 형성될 수 있다. 상기 제1 채널 경로가 상기 제2 채널 경로에 비하여 상대적으로 짧기 때문에 제1 채널 경로가 상기 제2 채널 경로에 비하여 주도적으로 채널 형성에 기여한다. 따라서, 상기 제1 채널 경로 및 제2 채널 경로를 포함하는 채널이 형성될 경우, 게이트 절연막(170)을 따라 축적되는 단위 길이당 유효 전하 밀도는 하부 리세스(133)의 프로파일에 대한 영향이 현저히 감소한다. 따라서, 상기 제1 채널 경로를 따라 형성되는 채널은 상대적으로 하부 리세스(133)의 프로파일에 의한 영향이 감소되어, 리세스 트랜지스터의 스윙 특성이 향상될 수 있다.
게이트 전극(180)은 게이트 절연막(170) 상에 리세스 구조(130)를 매립하도록 형성된다. 따라서, 게이트 절연막(170) 및 게이트 전극(180)을 포함하는 게이트 패턴(185)이 형성된다.
본 발명의 일 실시예에 있어서, 게이트 전극(180)은 불순물이 도핑된 폴리실리콘 물질을 포함할 수 있다. 상기 불순물의 예로는 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 구리(Cu)를 포함할 수 있다. 본 발명의 다른 실시예에 있어서, 게이트 전극(180)은 금속막 패턴을 포함할 수 있다. 예를 들면, 상기 금속막 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 구리(Cu)를 포함할 수 있다. 또한, 본 발명의 또 다른 실시예에 있어서, 게이트 전극(180)은 도핑된 폴리실리콘과 금속 실리사이드를 포함하는 폴리사이드(polycide) 구조를 가질 수 있다.
소스/드레인 영역들(196)은 액티브 영역(101)내의 기판(105) 상에 게이트 전극(180)과 인접하여 배치된다. 소스/드레인 영역들(196)은 도전성 물질을 포함한다. 도전성 물질의 예로는 인듐, 비소, 안티몬 등과 같은 5족 원소 또는 알루미늄, 갈륨, 인과 같은 3족 원소를 들 수 있다.
전술한 바와 같이, 리세스 트랜지스터(100)의 채널이 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된 액티브 핀(160)의 상면을 통하여 형성됨으로써, 하부 리세스(133)의 프로파일에 따른 리세스 트랜지스터(100)의 전기적 특성에 대한 영향을 감소시킬 수 있다.
도 4a는 본 발명의 다른 실시예에 따른 리세스 트랜지스터를 설명하기 위한 평면도이다. 도 4b는 도 4a의 I-I'선을 따라 절단한 단면도이다. 도 4c는 도 4a의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다. 본 발명의 다른 실시예에 따른 리세스 트랜지스터의 부재들은 도 3a 내지 도 3c를 참조고 전술한 리세스 트랜지스터의 구성 요소들과 동일한 부재들을 포함한다. 따라서, 동일한 부재들에는 동일한 참조 번호를 사용하기로 한다.
도 4a 내지 도 4c를 참조하면, 리세스 트랜지스터(100)는 리세스 구조(130)가 형성된 기판(105), 액티브 핀(160), 게이트 패턴(185) 및 소스/드레인 영역들(196)을 포함한다.
기판(105)은 실리콘 웨이퍼, 실리콘-온-인슐레이터(silicon on insulator; SOI) 기판, 게르마늄-온-인슐레이터(germanium on insulator; GOI) 기판과 같은 반도체 기판을 포함한다.
기판(105)의 상부에는 소자 분리막(110)이 형성된다. 소자 분리막(110)은 기판을 액티브 영역(101) 및 필드 영역(103)으로 구분한다. 예를 들면, 소자 분리막(110)이 형성된 영역은 필드 영역(103)으로 정의되고, 소자 분리막(110)이 형성된 영역이 감싸는 영역은 액티브 영역(101)으로 정의될 수 있다. 소자 분리막(110)은 실리콘 산화물과 같은 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 소자 분리막(110)은 셀로우 트렌치 소자 분리(shallow trench isolation; STI) 공정에 의하여 형성될 수 있다. 상기 셀로우 트렌치 소자 분리 공정에 의하여 소자 분리막을 형성할 경우, 기판에 트렌치를 형성할 때 발생하는 기판에 대한 손상을 규어링하기 위하여 큐어링막(117)이 상기 트렌치의 내측면에 형성될 수 있다. 큐어링막(117)은, 예를 들면, 열산화막을 포함할 수 있다. 또한, 상기 규어링막(117) 및 소자 분리막(110) 사이에는 라이너막(119)이 추가적으로 개재될 수 있다. 라이너막(119)은 소자 분리막(110) 내의 탄소 또는 수소 원자와 같은 불순물이 기판(105)의 액티브 영역(101)으로 확산되는 것을 억제할 수 있다.
본 발명의 일 실시예에 있어서, 소자 분리막(110)은 기판(105)의 표면으로 갈수록 넓어지는 단면적을 갖도록 경사진 측벽을 가질 수 있다. 따라서, 후술하는 하부 리세스(133) 및 소자 분리막(110)의 측벽 사이에 개재되는 액티브 핀(160)이 충분한 폭을 가질 수 있다. 따라서, 액티브 핀(160)의 상면에 형성되는 게이트 절연막(170)이 충분한 채널 길이를 확보할 수 있다.
본 발명의 일 실시예에 있어서, 소자 분리막(110)은 상부에 형성되는 제1 절연막 패턴(111) 및 제2 절연막 패턴(112)을 포함할 수 있다. 이 경우, 제2 절연막 패턴(112)은 기판(105)의 표면으로 갈수록 넓어지는 단면적을 갖도록 경사진 측벽을 가질 수 있다. 따라서, 후술하는 하부 리세스(133) 및 소자 분리막(110)의 측벽 사이에 개재되는 액티브 핀(160)이 충분한 폭을 확보할 수 있다. 따라서, 액티브 핀(160)의 상면에 형성되는 게이트 절연막(170)이 충분한 채널 길이를 확보할 수 있다.
리세스 구조(130)는 액티브 영역(101) 내에 형성된다. 리세스 구조는 상부 리세스(131) 및 상부 리세스(131)와 연통되는 하부 리세스(133)를 포함한다.
본 발명의 일 실시예에 있어서, 상부 리세스(131)는 소자 분리막(110)의 경사진 측벽에 대응하여 경사진 측벽을 가진다. 이때, 상부 리세스(131)의 측벽 및 소자 분리막(110)의 측벽 사이에 액티브 영역에 해당되는 기판의 일부가 용이하게 제거된다.
액티브 핀(160)은 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된다. 예를 들면, 액티브 핀(160)은 하부 리세스(133)의 측벽을 감싸도록 형성될 수 있다.
본 발명의 일 실시예에 있어서, 액티브 핀(160)은 후술하는 게이트 전극의 연장 방향으로 소자 분리막(110)의 양 단부에 인접하여 배치된 제1 액티브 핀(161) 및 제2 액티브 핀(162)을 포함한다. 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된 액티브 핀(160)의 상면에 형성되는 게이트 절연막(170)을 통하여 채널이 형성될 수 있다.
게이트 절연막(170)은 리세스 구조(130)의 표면과 기판(105)의 표면상에 형성된다. 즉, 게이트 절연막(170)은 리세스 구조(130)의 표면으로부터 기판(105) 상으로 연장된다. 보다 상세하게는, 게이트 절연막(170)은 상부 리세스(131)의 측벽, 하부 리세스(133)의 상면, 측면 및 바닥면을 따라 형성된다.
게이트 절연막(170)은 산화물 또는 큰 유전 상수를 갖는 금속 산화물로 구성된다. 예를 들면, 게이트 절연막(170)은 실리콘 산화물(SiO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2) 또는 알루미늄 산화물(Al2O3)을 사용하여 형성된다.
게이트 절연막(170)은 리세스 구조(130)의 표면을 기준으로 하여 제1 두께를 가진다. 예를 들면, 리세스 구조(130)의 표면으로부터 게이트 절연막(170)은 약 50Å 내지 약 100Å 정도의 제1 두께를 가진다.
게이트 절연막(170)에는 후술하는 게이트 전극(180)에 문턱 전압(threshold voltage) 이상의 전압이 인가될 경우 채널이 형성된다. 이 때, 상부 리세스(131)의 측벽 및 액티브 핀(160)의 상면에 형성된 게이트 절연막(170)에 형성되는 제1 채널 경로가 형성된다. 또한, 상부 리세스(131)의 측벽 및 하부 리세스(133)의 측벽과 바닥면을 따라 형성된 게이트 절연막(170)에 형성되는 제2 채널 경로가 형성될 수 있다. 상기 제1 채널 경로가 상기 제2 채널 경로에 비하여 상대적으로 짧기 때문에 제1 채널 경로가 상기 제2 채널 경로에 비하여 주도적으로 채널 형성에 기여한다. 따라서, 상기 제1 채널 경로 및 제2 채널 경로를 포함하는 채널이 형성될 경우, 게이트 절연막(170)을 따라 축적되는 단위 길이당 유효 전하 밀도는 하부 리세스(133)의 프로파일에 대한 영향이 현저히 감소한다. 따라서, 상기 제1 채널 경로를 따라 형성되는 채널은 상대적으로 하부 리세스(133)의 프로파일에 의한 영향이 감소되어, 리세스 트랜지스터(100)의 스윙 특성이 향상될 수 있다.
게이트 전극(180)은 게이트 절연막(170) 상에 리세스 구조(130)를 매립하도록 형성된다. 따라서, 게이트 절연막(170) 및 게이트 전극(180)을 포함하는 게이트 패턴(185)이 형성된다.
본 발명의 일 실시예에 있어서, 게이트 전극(180)은 불순물이 도핑된 폴리실리콘 물질을 포함할 수 있다. 상기 불순물의 예로는 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 구리(Cu)를 포함할 수 있다. 본 발명의 다른 실시예에 있어서, 게이트 전극(180)은 금속막 패턴을 포함할 수 있다. 예를 들면, 상기 금속막 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 구리(Cu)를 포함할 수 있다. 또한, 본 발명의 또 다른 실시예에 있어서, 게이트 전극(180)은 도핑된 폴리실리콘과 금속 실리사이드를 포함하는 폴리사이드(polycide) 구조를 가질 수 있다.
전술한 바와 같이, 리세스 트랜지스터(100)의 채널이 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된 액티브 핀(160)의 상면을 통하여 형성됨으로써, 하부 리세스(133)의 프로파일에 의한 리세스 트랜지스터(100)의 전기적 특성에 대한 영향을 감소시킬 수 있다.
도 5a는 본 발명의 또 다른 실시예에 따른 리세스 트랜지스터를 설명하기 위한 평면도이다. 도 5b는 도 5a의 I-I'선을 따라 절단한 단면도이다. 도 5c는 도 5a의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다. 본 발명의 또 다른 실시예에 따른 리세스 트랜지스터의 부재들은 도 3a 내지 도 3c를 참조로 전술한 리세스 트랜지스터의 구성 요소들과 동일한 부재들을 포함한다. 따라서, 동일한 부재들에는 동일한 참조 번호를 사용하기로 한다.
도 5a 내지 도 5c를 참조하면, 리세스 트랜지스터(100)는 기판(105), 리세스 구조(130), 액티브 핀(160), 게이트 패턴(185)을 포함한다.
기판(105)은 실리콘 웨이퍼, 에스오아이(SOI; silicon on insulator) 기판, 지오아이(GOI; germanium on insulator) 기판과 같은 반도체 기판을 포함한다.
기판(105)의 상부에는 소자 분리막(110)이 형성된다. 소자 분리막(110)은 기판을 액티브 영역(101) 및 필드 영역(103)으로 구분한다. 예를 들면, 소자 분리막(110)이 형성된 영역은 필드 영역(103)으로 정의되고, 소자 분리막(110)이 형성된 영역이 감싸는 영역은 액티브 영역(101)으로 정의될 수 있다. 소자 분리막(110)은 실리콘 산화물과 같은 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 소자 분리막(110)은 셀로우 트렌치 소자 분리(shallow trench isolation; STI) 공정에 의하여 형성될 수 있다. 상기 STI 공정에 의하여 소자 분리막을 형성할 경우, 기판에 트렌치를 형성할 때 발생하는 기판에 대한 손상을 규어링하기 위하여 큐어링막(117)이 상기 트렌치의 내측면에 형성될 수 있다. 큐어링막(117)은, 예를 들면, 열산화막을 포함할 수 있다. 또한, 상기 규어링막(107) 및 소자 분리막(110) 사이에는 라이너막(119)이 추가적으로 개재될 수 있다. 라이너막(119)은 소자 분리막(110) 내의 탄소 또는 수소 원자와 같은 불순물이 기판(105)의 액티브 영역(101)으로 확산되는 것을 억제할 수 있다.
본 발명의 일 실시예에 있어서, 소자 분리막(110)은 상부에 형성되는 제1 절연막 패턴(111) 및 제2 절연막 패턴(112)을 포함할 수 있다. 이 경우, 제1 절연막 패턴(111)은 제2 절연막 패턴(112)보다 넓은 폭을 가질 수 있다. 따라서, 소자 분리막(110)에 의하여 정의되는 액티브 영역(101)은 제1 폭을 갖는 상부와 상기 제1 폭보다 넓은 제2 폭을 갖는 하부를 포함할 수 있다. 그 결과, 후술하는 하부 리세스(133) 및 소자 분리막(110)의 제2 절연막 패턴(121)의 측벽 사이에 개재되는 액티브 핀(160)이 충분한 폭을 확보할 수 있다.
리세스 구조(130)는 액티브 영역(101) 내에 형성된다. 리세스 구조(130)는 상부 리세스(131) 및 상부 리세스(131)와 연통되는 하부 리세스(133)를 포함한다.
본 발명의 일 실시예에 있어서, 상부 리세스(131)는 하부 리세스(133)와 동일한 폭을 갖도록 형성할 수 있다. 액티브 영역(101)이 제1 폭을 갖는 상부와 상기 제1 폭보다 넓은 제2 폭을 갖는 하부를 포함함으로써, 하부 리세스(133)의 측벽 및 소자 분리막(110)의 측벽 사이에 액티브 핀(160)이 형성될 수 있다. 또한, 액티브 핀(160)은 후술하는 게이트 전극의 연장 방향으로 소자 분리막(110)의 양 단부에 인접하여 배치된 제1 액티브 핀(161) 및 제2 액티브 핀(162)을 포함한다. 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된 액티브 핀(160)의 상면에 형성되는 게이트 절연막(170)을 통하여 채널이 형성될 수 있다.
게이트 절연막(170)은 리세스 구조(130)의 표면과 기판(105)의 표면상에 형성된다. 즉, 게이트 절연막(170)은 리세스 구조(130)의 표면으로부터 기판(105) 상으로 연장된다. 보다 상세하게는, 게이트 절연막(170)은 상부 리세스(131)의 측벽, 하부 리세스(133)의 상면, 측면 및 바닥면을 따라 형성된다.
게이트 절연막(170)은 산화물 또는 큰 유전 상수를 갖는 금속 산화물로 구성된다. 예를 들면, 게이트 절연막(170)은 실리콘 산화물(SiO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2) 또는 알루미늄 산화물(Al2O3)을 사용하여 형성된다.
게이트 절연막(170)은 리세스 구조(130)의 표면을 기준으로 하여 제1 두께를 가진다. 예를 들면, 리세스 구조(130)의 표면으로부터 게이트 절연막(170)은 약 50Å 내지 약 100Å 정도의 제1 두께를 가진다.
게이트 절연막(170)에는 후술하는 게이트 전극(180)에 문턱 전압(threshold voltage) 이상의 전압이 인가될 경우 채널이 형성된다. 이 때, 상부 리세스(131)의 측벽 및 액티브 핀(160)의 상면에 형성된 게이트 절연막(170)에 형성되는 제1 채널 경로가 형성된다. 또한, 상부 리세스(131)의 측벽 및 하부 리세스(133)의 측벽과 바닥면을 따라 형성된 게이트 절연막(170)에 형성되는 제2 채널 경로가 형성될 수 있다. 상기 제1 채널 경로가 상기 제2 채널 경로에 비하여 상대적으로 짧기 때문에 제1 채널 경로가 상기 제2 채널 경로에 비하여 주도적으로 채널 형성에 기여한다. 따라서, 상기 제1 채널 경로 및 제2 채널 경로를 포함하는 채널이 형성될 경우, 게이트 절연막(120)을 따라 축적되는 단위 길이당 유효 전하 밀도는 하부 리세스(133)의 프로파일에 대한 영향이 현저히 감소한다. 따라서, 상기 제1 채널 경로를 따라 형성되는 채널은 상대적으로 하부 리세스(133)의 프로파일에 의한 영향이 감소되어, 리세스 트랜지스터의 스윙 특성이 향상될 수 있다.
게이트 전극(180)은 게이트 절연막(170) 상에 리세스 구조(130)를 매립하도록 형성된다. 따라서, 게이트 절연막(170) 및 게이트 전극(180)을 포함하는 게이트 패턴(185)이 형성된다.
본 발명의 일 실시예에 있어서, 게이트 전극(180)은 불순물이 도핑된 폴리실리콘 물질을 포함할 수 있다. 상기 불순물의 예로는 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 구리(Cu)를 포함할 수 있다. 본 발명의 다른 실시예에 있어서, 게이트 전극(180)은 금속막 패턴을 포함할 수 있다. 예를 들면, 상기 금속막 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta) 또는 구리(Cu)를 포함할 수 있다. 또한, 본 발명의 또 다른 실시예에 있어서, 게이트 전극(180)은 도핑된 폴리실리콘과 금속 실리사이드를 포함하는 폴리사이드(polycide) 구조를 가질 수 있다.
전술한 바와 같이, 리세스 트랜지스터(100)의 채널이 소자 분리막(110)의 측벽 및 하부 리세스(133)의 측벽 사이에 형성된 액티브 핀(160)의 상면을 통하여 형성됨으로써, 하부 리세스(133)의 프로파일에 의한 리세스 트랜지스터(100)의 전기적 특성에 대한 영향을 감소시킬 수 있다.
리세스 트랜지스터의 제조 방법
도 6a 내지 도 15a는 본 발명의 일 실시예에 따른 리세스 트랜지스터의 형성 방법을 설명하기 위한 평면도들이다. 도 6b 내지 도 15b는 도 6a 내지 도 15a의 I-I'선을 따라 절단한 단면도들이다. 도 6c 내지 도 15c는 도 6a 내지 도 15c의 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.
도 6a 내지 도 6c를 참조하면, 소자 분리 공정을 통하여 반도체 기판(105)에 소자 분리막(110)을 형성함으로써, 기판(105)에 액티브 영역(101) 및 필드 영역(103)을 정의한다. 산화물을 포함하는 소자 분리막(110)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성된다. 보다 상세하게는, 기판(105)에 제1 포토레지스트 패턴(미도시)을 형성한 후, 상기 제1 포토레지스트 패턴을 이용하여 기판(105)에 트렌치 구조(190)를 형성한다.
본 발명의 일 실시예에 있어서, 상기 트렌치 구조(190)는 그 측벽이 기판(105)에 대하여 예각을 갖도록 형성된다. 즉, 상기 트렌치 구조(190)는 하부로 갈수록 넓어지는 폭을 가질 수 있도록 형성되어, 상기 트렌치 구조(190)는 기판(105)에 대하여 예각을 가질 수 있다.
본 발명의 일 실시예에 있어서, 먼저 기판(105)의 상면에 대하여 실질적으로 수직한 프로파일을 갖는 측벽을 구비하는 상부 트렌치(191)를 형성한다. 이후, 상부 트렌치의 바닥부에 인접하여 노출된 기판(105)을 식각하여 기판(105)의 상면에 대하여 예각을 갖도록 하부 트렌치(193)를 형성한다. 따라서, 상부 트렌치(191) 및 하부 트렌치(193)를 포함하는 트렌치 구조(190)가 형성된다.
이후, 상기 제1 포토레지스트 패턴을 애싱 공정, 스트립 공정 또는 이들의 조합 공정으로 제거한 후, 트렌치 구조(190)의 측면 및 저면 상에 큐어링 막(116)을 형성한다. 상기 큐어링 막(116)은 상대적으로 높은 에너지를 갖는 이온들의 충돌에 의하여 야기될 수 있는 기판(105)의 손상을 큐어링한다. 상기 큐어링 막(116)은 열산화 공정을 이용하여 형성될 수 있다.
이후, 후속하여 형성되는 소자 분리막(110) 내부의 탄소 또는 수소와 같은 불순물이 액티브 영역(101)으로 확산되는 것을 방지하기 위하여 라이너 막(118)이 큐어링 막(116) 상에 형성된다. 상기 라이너 막(118)은 예를 들면, 실리콘 질화물을 이용하여 형성될 수 있다. 상기 라이너 막(118)은, 예를 들면, 약 50 내지 약 100Å의 두께를 갖도록 형성될 수 있다.
이후, 필드 절연막(미도시)이 기판(105) 상부와 상기 트렌치 구조(190)의 내부에 형성된다. 상기 필드 절연막은 언도프 실리케이트 글라스(undoped silicate glass; USG), 테트라-에틸-오소-실리케이트(tetra-ethyle-ortho-silicate; TEOS), 고밀도 플라즈마(high density plasma; HDP) 산하물로 형성될 수 있다. 상기 필드 절연막이 고밀도 플라즈마 산화물로 형성될 경우, 실란, 산소 가스 및 아르곤 가스를 포함하는 플라즈마 소스를 이용하여 고밀도 플라즈마 산화물이 형성될 수 있다.
이후, 상기 필드 절연막이 상기 액티브 영역(101) 내의 상기 큐어링 막(116)의 상면이 노출될 때까지 평탄화되어 상기 트렌치 구조(190) 내부에 소자 분리막(110)이 형성된다. 예를 들면, 상기 필드 절연막은 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정을 통하여 평탄화될 수 있다.
도 7a 내지 도 7c를 참조하면, 큐어링 막(116) 중 노출 부위를 제거한다. 이때, 스트립 공정을 통하여 노출된 큐어링 막(116)이 제거될 수 있다.
본 발명의 일 실시예에 있어서, 전술한 평탄화 공정을 통하여 기판의 상면이 노출될까지 큐어링 막(118)이 함께 제거될 수 있다.
도 8a 및 도 8c를 참조하면, 기판(105) 상에 패드 절연막(120) 및 하드 마스 크막(123)을 순차적으로 형성한다.
패드 절연막(120)은 열산화(thermal oxidation) 공정, 화학 기상 증착(CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
하드 마스크막(123)은 기판(105) 및 패드 절연막(120)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 하드 마스크막(123)은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 또는 티타늄 산질화물 등의 산질화물을 사용하여 형성된다. 또한, 하드 마스크막(123)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다.
하드 마스크막(123) 상에 하드 마스크막(123)의 소정 영역을 노출시키는 제2 포토레지스트 패턴(125)을 형성한다.
도 9a 내지 도 9c를 참조하면, 제2 포토레지스트 패턴(125)을 식각 마스크로 이용하여 하드 마스크막(123)을 부분적으로 식각함으로써, 패드 절연막(120) 상에 하드 마스크 패턴(124)을 형성한다. 제2 포토레지스트 패턴(125)은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 통하여 제거될 수 있다.
하드 마스크 패턴(124)을 식각 마스크로 이용하는 식각 공정을 통하여 패드 절연막(120)을 부분적으로 식각함으로써, 기판(105) 상에 패드 절연막 패턴(121)을 형성한다.
도 10a 내지 도 10c를 참조하면, 하드 마스크 패턴(124) 및 패드 절연막 패턴(121)을 식각 마스크로 이용하여 기판(105)을 제1 식각 공정을 통하여 식각하여 기판(105)에 상부 리세스를 형성한다. 예를 들면, 상기 제1 식각 공정은 이방성 식각 공정을 포함한다. 상부 리세스(131)는 제1 폭을 가지며, 기판(105)의 표면으로부터 기판(105)에 대하여 실질적으로 수직하게 형성된 측벽을 가진다. 예를 들면, 상부 리세스(131)는 약 500Å 내지 약 700Å 정도의 제1 폭을 가진다.
도 11a 내지 도 11c를 참조하면, 하드 마스크 패턴(124) 및 패드 절연막 패턴(121)을 제거한 후, 기판(105)의 전면에 걸쳐 스페이서를 형성하기 위한 스페이서 막(미도시)을 형성한다. 이때, 상기 스페이서 막은 상부 리세스(131)의 프로파일을 따라 형성된다. 상기 스페이서 막은 기판(105)에 대하여 식각 선택비를 갖는 물질을 이용하여 형성할 수 있다. 예를 들면, 상기 스페이서 막은 열산화물을 이용하여 형성될 수 있다.
이후, 상기 스페이서 막이 이방성 식각되어, 상부 리세스(131)의 측벽 및 기판의 상면에 스페이서(129)를 형성한다.
도 12a 내지 도 12c를 참조하면, 상기 스페이서(129)를 이용하여 상기 상부 리세스(131)를 통하여 노출된 기판(105)의 일부를 식각하여 하부 리세스(133)를 형성한다. 따라서, 상부 리세스(131) 및 상부 리세스(131)와 연통된 하부 리세스(133)를 갖는 리세스 구조(130)가 형성된다. 그 결과, 하부 리세스(133)는 상부 리세스(131)의 제1 폭보다 좁은 제2 폭을 가진다.
도 13a 내지 도 13c를 참조하면, 스페이서(129)를 기판(105)으로부터 제거한다. 스페이서(129)는 스트립 공정을 이용하여 제거될 수 있다. 그 결과, 하부 리세스(133)의 측벽 및 소자 분리막(110)의 측벽 사이에는 액티브 핀(160)이 형성된다.
본 발명의 일 실시예에 있어서, 액티브 핀(160)은 하부 리세스(133)의 측벽을 감싸는 형상을 가질 수 있다. 또한, 액티브 핀(160)은 하부 리세스(133)의 측벽 및 소자 분리막(110)의 측벽이 만나는 위치에서 복수로 형성된다. 예를 들면, 액티브 핀(160)은 제1 액티브 핀(161) 및 제2 액티브 핀(162)을 포함할 수 있다.
도 14a 내지 도 14c를 참고하면, 리세스 구조(130)의 표면과 액티브 영역(101)의 기판(105) 표면상에 게이트 절연막(170)을 형성한다. 즉, 상부 및 하부 리세스들(131, 133)의 표면으로부터 기판(105) 상까지 연장되는 게이트 절연막(170)을 형성한다. 게이트 절연막(170)은 열산화 공정, 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성될 수 있다.
게이트 절연막(170)은 산화물이나 높은 유전율을 갖는 금속 산화물을 사용하여 형성된다. 예를 들면, 게이트 절연막(170)은 실리콘 산화물, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 티타늄 산화물 또는 알루미늄 산화물을 사용하여 형성된다. 게이트 절연막(170)은 상부 및 하부 리세스들(131, 133)의 표면을 기준으로 하여 제1 두께를 갖도록 형성된다. 예를 들면, 게이트 절연막(170)은 약 50Å 내지 약 100Å 정도의 제1 두께로 형성된다.
도 15a 내지 도 15c를 참조하면, 상부 및 하부 리세스들(131, 133)을 포함하는 리세스 구조(130)를 채우면서 기판(105) 상에 도전막(미도시)을 형성한다. 상기 도전막은 불순물로 도핑된 폴리실리콘 또는 금속 등의 도전 물질을 사용하여 형성된다. 또한, 상기 도전막은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 스 퍼터링 공정, 펄스 레이저 증착(PLD) 공정 또는 전자빔 증착 공정을 이용하여 형성된다.
본 발명의 다른 실시예에 따르면, 상기 도전막은 불순물이 도핑된 폴리실리콘 및 금속 실리사이드를 포함하는 폴리사이드 구조로 형성될 수 있다.
상기 도전막 상에는 게이트 마스크층(미도시)이 형성된다. 상기 게이트 마스크층은 상기 도전막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 또는 티타늄 산질화물 등의 산질화물 또는 실리콘 산화물 등의 산화물을 사용하여 형성된다. 또한, 상기 게이트 마스크층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
이후, 상기 게이트 마스크층 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 마스크층을 식각함으로써, 상기 도전막 상에 게이트 마스크(미도시)를 형성한다.
애싱 공정 및/또는 스트리핑 공정을 이용하여 상기 제3 포토레지스트 패턴을 제거한 다음, 상기 게이트 마스크를 이용하여 도전막을 패터닝한다. 즉, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 도전막을 부분적으로 식각함으로써, 리세스 구조(130) 내부에 도전막 패턴(미도시)을 형성한다. 따라서, 상기 도전막 패턴 및 상기 게이트 마스크를 포함하는 게이트 전극(180)이 형성된다. 결과적으로 게이트 절연막(170) 및 게이트 전극(180)을 포함하는 게이트 패턴(185)이 형성된다.
이후, 상기 게이트 패턴(185)을 이온 주입 마스크로 이용하는 이온 주입 공정을 통하여 게이트 전극(180) 주변의 상기 액티브 영역(101)에 불순물을 주입함으로써, 게이트 전극(180)에 인접하는 소스/드레인 영역들(196)을 형성한다. 따라서, 액티브 영역 내에 게이트 패턴(185) 및 소스/드레인 영역들(196)을 포함하는 리세스 트랜지스터가 완성된다.
도 16a 내지 도 22a는 본 발명의 다른 실시예에 따른 게이트 트랜지스터의 형성 방법을 설명하기 위한 평면도들이다. 도 16b 내지 도 22b는 도 16a 내지 도 23a의 I-I'선을 따라 절단한 단면도들이다. 도 16c 내지 도 22c는 도 16a 내지 도 23c의 Ⅱ-Ⅱ'선을 따라 절단한 단면도들이다.
도 16a 내지 도 16c를 참조하면, 기판(105) 상에 하드 마스크막(미도시)을 형성한다. 상기 하드 마스크막은 기판(105)에 대하여 식각 선택비를 갖는 물질을 이용하여 형성될 수 있다. 예를 들면, 상기 하드 마스크막은 실리콘 질화물, 실리콘 산질화물을 이용하여 형성된다.
상기 하드 마스크막 상에 제1 포토레지스트 패턴(미도시)을 형성한다. 상기 제1 포토레지스트 패턴을 이용하여 상기 하드 마스크막을 패터닝하여 기판(105)의 일부 상에 하드 마스크 패턴(106)을 형성한다. 하드 마스크 패턴(106)이 형성된 영역은 액티브 영역(101)으로 정의되며, 액티브 영역(101)을 감싸는 영역은 필드 영역(103)으로 정의된다.
상기 제1 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한 후, 하드 마스크 패턴(106)을 이용하여 노출된 기판의 일부, 즉, 필드 영역(103)을 제1 식각 공정으로 식각하여 필드 영역(103)에 상부 트렌치(191)를 형성한다. 이 때, 상부 트렌치(191)는 제1 폭을 가진다. 상기 제1 식각 공정은 이방성 식각 공정을 포함한다. 예를 들면, 상기 제1 식각 공정은 건식 이방성 식각 공정 또는 케미컬 이방성 식각 공정을 포함한다.
도 17a 내지 도 17c를 참조하면, 하드 마스크 패턴(106)을 포함하는 기판(106) 전면에 걸쳐 제1 스페이서 막(미도시)이 형성된다. 상기 제1 스페이서 막을 이방성 식각하여 상부 트렌치(191)의 측벽에 제1 스페이서(107)를 형성한다.
이후, 하드 마스크 패턴(106) 및 제1 스페이서(107)를 이용하여 상부 트렌치(191)의 바닥부와 인접하는 기판(105)의 일부를 제2 식각 공정으로 식각하여 상부 트렌치(191)와 연통되는 하부 트렌치(193)를 형성한다. 이때, 하부 트렌치(193)는 상부 트렌치(191)의 제1 폭보다 넓은 제2 폭을 가진다. 따라서, 상부 및 하부 트렌치들(191, 193)을 포함하는 트렌치 구조(190)가 기판(105)에 형성된다.
본 발명의 일 실시예에 있어서, 하부 트렌치(193)는 기판(105)에 대하여 경사진 측벽을 가질 수 있다.
도 18a 내지 도 18c를 참조하면, 트렌치 구조(190)의 측면 및 저면 상에 큐어링 막(미도시) 및 라이너 막(미도시)을 순차적으로 형성한다. 상기 큐어링 막은 상대적으로 높은 에너지를 갖는 이온들의 충돌에 의하여 야기될 수 있는 기판(105)의 손상을 큐어링한다. 한편, 상기 라이너막은 후속하여 형성되는 소자 분리막 내부의 탄소 또는 수소와 같은 불순물이 액티브 영역(101)으로 확산되는 것을 방지하 기 위하여 큐어링 막 상에 형성된다.
이후, 필드 절연막(미도시)이 기판(105) 상부와 상기 트렌치 구조의 내부에 형성된다. 필드 절연막은 언도프 실리케이트 글라스(undoped silicate glass; USG), 테트라-에틸-오소-실리케이트(tetra-ethyle-ortho-silicate; TEOS), 고밀도 플라즈마(high density plasma; HDP) 산화물로 형성될 수 있다. 상기 절연막이 고밀도 플라즈마 산화물로 형성될 경우, 실란, 산소 가스 및 아르곤 가스를 포함하는 플라즈마 소스를 이용하여 고밀도 플라즈마 산화물이 형성될 수 있다.
이후, 상기 필드 절연막이 상기 큐어링 막의 상면이 노출될 때까지 평탄화되어 상기 트렌치 내부에 소자 분리막(110)이 형성된다. 예를 들면, 상기 필드 절연막은 화학 기계적 평탄화(chemical mechanical planarization; CMP) 공정, 에치백(etch-back) 공정 또는 이들의 조합 공정을 통하여 평탄화될 수 있다. 따라서, 상부 트렌치(191)를 매립하는 제1 절연막 패턴(111) 및 하부 트렌치(193)를 매립하는 제2 절연막 패턴(112)을 포함하는 소자 분리막(110)이 형성된다. 이때, 제1 절연막 패턴(111)은 제2 절연막 패턴(112)보다 넓은 폭을 가진다.
도 19a 내지 도 19c를 참조하면, 기판(105) 상에 패드 절연막(미도시) 및 하드 마스크막(미도시)을 순차적으로 형성한다.
상기 패드 절연막은 열산화(thermal oxidation) 공정, 화학 기상 증착(CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
상기 하드 마스크막은 기판(105) 및 상기 패드 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 하드 마스크막은 실리콘 질화 물과 같은 질화물이나 실리콘 산질화물 또는 티타늄 산질화물 등의 산질화물을 사용하여 형성된다. 또한, 상기 하드 마스크막은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다.
상기 하드 마스크막 상에 상기 하드 마스크막의 소정 영역을 노출시키는 제2 포토레지스트 패턴(미도시)을 형성한다.
상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크막을 부분적으로 식각함으로써, 상기 패드 절연막 상에 하드 마스크 패턴(124)을 형성한다. 상기 제2 포토레지스트 패턴은 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통하여 제거될 수 있다.
하드 마스크 패턴(124)을 식각 마스크로 이용하는 식각 공정을 통하여 상기 패드 절연막을 부분적으로 식각함으로써, 기판(105) 상에 패드 절연막 패턴(121)을 형성한다.
도 20a 내지 도 20c를 참조하면, 하드 마스크 패턴(124) 및 패드 절연막 패턴(121)을 식각 마스크로 이용하여 기판(105)을 제3 식각 공정을 통하여 식각하여 기판(105)에 상부 리세스를 형성한다. 예를 들면, 상기 제3 식각 공정은 이방성 식각 공정을 포함한다. 상부 리세스(131)는 제1 폭을 가지며, 기판(105)의 표면으로부터 기판(105)에 대하여 실질적으로 수직하게 형성된 측벽을 가진다. 예를 들면, 상부 리세스(131)는 약 500Å 내지 약 700Å 정도의 제1 폭을 가진다.
도 21a 내지 도 21c를 참조하면, 하드 마스크 패턴(124) 및 패드 절연막 패 턴(121)을 제거한 후, 기판(105)의 전면에 걸쳐 제2 스페이서를 형성하기 위한 스페이서 막(미도시)을 형성한다. 이때, 스페이서 막은 상부 리세스(131)의 프로파일을 따라 형성된다. 상기 스페이서 막은 기판(105)에 대하여 식각 선택비를 갖는 물질을 이용하여 형성할 수 있다. 예를 들면, 상기 스페이서 막은 열산화물을 이용하여 형성될 수 있다. 이후, 상기 스페이서 막이 이방성 식각되어, 상부 리세스(131)의 측벽에 제2 스페이서(129)를 형성한다.
상기 제2 스페이서(129)를 이용하여 상기 상부 리세스(131)를 통하여 노출된 기판(105)의 일부를 식각하여 하부 리세스(133)를 형성한다. 따라서, 상부 리세스(131) 및 상부 리세스와 연통된 하부 리세스(133)가 형성된다. 그 결과, 하부 리세스(133)는 상부 리세스(131)의 제1 폭보다 좁은 제2 폭을 가진다. 이어서, 제2 스페이서(129)를 기판(105)으로부터 제거한다. 스페이서(129)는 스트립 공정을 이용하여 제거될 수 있다. 그 결과, 하부 리세스(133)의 측벽 및 소자 분리막(110)의 측벽 사이에는 액티브 핀(160)이 형성된다.
본 발명의 일 실시예에 있어서, 액티브 핀(160)은 하부 리세스(133)의 측벽을 감싸는 형상을 가질 수 있다. 또한, 액티브 핀(160)은 하부 리세스(133)의 측벽 및 소자 분리막(110)의 측벽이 만나는 위치에서 복수로 형성된다. 예를 들면, 액티브 핀(160)은 제1 액티브 핀(161) 및 제2 액티브 핀(162)을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 제2 스페이서(129)를 이용하여 하부 리세스(133)를 형성하는 공정을 생략할 수 있다. 이 경우, 상부 리세스(131)와 하부 리세스(133)는 하드 마스크 패턴(124) 및 패드 절연막 패턴(121)을 식각 마스크로 이용하는 상기 제3 식각 공정에서 형성될 수 있다. 또한, 상부 리세스(131) 및 하부 리세스(133)는 동일한 폭을 가진다. 동일한 폭을 가지는 상부 리세스(131) 및 하부 리세스(133)를 포함하는 리세스 구조(130)가 형성될 때, 하부 리세스(131)의 측벽 및 소자 분리막(110)의 측벽 사이에 개재된 액티브 핀(160)이 형성된다. 이 경우, 액티브 핀(160)은 후술하는 게이트 전극(180)의 연장 방향에서 액티브 영역(101) 및 필드 영역(103)의 경계 부위에서 복수로 형성된다. 예를 들면, 액티브 핀(160)은 제1 액티브 핀(161) 및 상기 제1 액티브 핀(161)에 대향하는 제2 액티브 핀(162)을 포함할 수 있다.
도 22a 내지 도 22c를 참조하면, 리세스 구조(130)의 표면과 액티브 영역(101)의 기판(105) 표면상에 게이트 절연막(170)을 형성한다. 즉, 상부 및 하부 리세스들(131, 133)의 표면으로부터 기판(105) 상면까지 연장되는 게이트 절연막(170)을 형성한다. 게이트 절연막(170)은 열산화 공정, 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성될 수 있다.
게이트 절연막(170)은 산화물이나 높은 유전율을 갖는 금속 산화물을 사용하여 형성된다. 예를 들면, 게이트 절연막(170)은 실리콘 산화물, 하프늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 티타늄 산화물 또는 알루미늄 산화물을 사용하여 형성된다. 게이트 절연막(170)은 상부 및 하부 리세스들(131, 133)의 표면을 기준으로 하여 제1 두께를 갖도록 형성된다. 예를 들면, 게이트 절연막(170)은 약 50Å 내지 약 100Å 정도의 제1 두께로 형성된다.
상부 및 하부 리세스들(131, 133)을 포함하는 리세스 구조(130)를 채우면서 기판(105) 상에 도전막(미도시)을 형성한다. 상기 도전막은 불순물로 도핑된 폴리실리콘 또는 금속 등의 도전 물질을 사용하여 형성된다. 또한, 상기 도전막은 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 스퍼터링 공정, 펄스 레이저 증착(PLD) 공정 또는 전자빔 증착 공정을 이용하여 형성된다.
본 발명의 다른 실시예에 따르면, 상기 도전막은 불순물이 도핑된 폴리실리콘 및 금속 실리사이드를 포함하는 폴리사이드 구조로 형성될 수 있다.
상기 도전막 상에는 게이트 마스크층(미도시)이 형성된다. 상기 게이트 마스크층은 상기 도전막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 또는 티타늄 산질화물 등의 산질화물 또는 실리콘 산화물 등의 산화물을 사용하여 형성된다. 또한, 상기 게이트 마스크층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
이후, 상기 게이트 마스크층 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 상기 게이트 마스크층을 식각함으로써, 상기 도전막 상에 게이트 마스크(미도시)를 형성한다.
애싱 공정 및/또는 스트리핑 공정을 이용하여 상기 제3 포토레지스트 패턴을 제거한 다음, 상기 게이트 마스크를 이용하여 도전막을 패터닝한다. 즉, 상기 게이트 마스크를 식각 마스크로 이용하여 상기 도전막을 부분적으로 식각함으로써, 트 렌치 구조(130) 내부에 도전막 패턴(미도시)을 형성한다. 따라서, 상기 도전막 패턴 및 상기 게이트 마스크를 포함하는 게이트 전극(180)이 형성된다.
상기 게이트 마스크를 이온 주입 마스크로 이용하는 이온 주입 공정을 통하여 게이트 전극(180) 주변의 상기 액티브 영역(101)에 불순물을 주입함으로써, 게이트 전극(180)에 인접하는 소스/드레인 영역들(미도시)을 형성한다. 따라서, 액티브 영역 내(101)에 게이트 전극(180) 및 상기 소스/드레인 영역들을 포함하는 리세스 트랜지스터가 완성된다.
본 발명에 따르면, 하부 리세스의 측벽 및 소자 분리막의 측벽 사이에 액티브 핀을 형성하여, 하부 리세스의 바닥부의 프로파일에 의하여 단위 길이당 전하 밀도가 현저하게 변화함으로써 발생할 수 있는 스윙 현상을 개선을 할 수 있다. 즉, 액티브 핀의 상면 및 상부 리세스의 측벽 상에 형성된 게이트 절연막을 따라 주도적인 채널이 형성됨으로써, 하부 리세스의 프로파일에 의하여 트랜지스터의 전기적 특성의 변화를 억제될 수 있다. 결과적으로 리세스 트랜지트터의 전기적 특성이 개선된다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 액티브 영역 및 필드 영역을 정의하고, 그 상부에 제1 절연막 패턴 및 그 하부에 제2 절연막 패턴을 구비하는 소자 분리막 및 상기 액티브 영역에 형성되고 상부 리세스 및 상기 상부 리세스와 연통된 하부 리세스를 구비하는 리세스 구조가 형성된 기판;
    상기 소자 분리막 및 상기 리세스 구조를 형성함으로써 상기 소자 분리막의 측벽 및 상기 하부 리세스의 측벽 사이 및 상기 액티브 영역 및 상기 필드 영역의 경계 부위에 개재된 액티브 핀;
    상기 리세스 구조의 측벽 및 저면을 따라 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되며 상기 리세스 구조를 충분하게 매립하는 게이트 도전막을 포함하는 리세스 트랜지스터.
  2. 제1항에 있어서, 상기 상부 리세스는 제1 폭을 갖고, 상기 하부 리세스는 상기 제1 폭보다 작은 제2 폭을 갖는 것을 특징으로 하는 리세스 트랜지스터.
  3. 제1항에 있어서, 상기 상부 리세스의 측벽은 상기 기판에 대하여 실질적으로 수직한 프로파일을 갖는 것을 특징으로 하는 리세스 트랜지스터.
  4. 제1항에 있어서, 상기 액티브 영역 내에 상기 게이트 도전막에 인접하여 형성된 소스/드레인 영역을 더 포함하는 것을 특징으로 하는 리세스 트랜지스터.
  5. 제1항에 있어서,
    상기 소자 분리막은 상기 기판의 상부 표면으로 갈수록 넓어지는 단면적을 갖도록 경사진 측벽을 갖는 것을 특징으로 하는 리세스 트랜지스터.
  6. 삭제
  7. 제1항에 있어서, 상기 제2 절연막 패턴은 상기 기판의 표면으로 갈수록 넓어지는 단면적을 갖도록 경사진 측벽을 갖는 것을 특징으로 하는 리세스 트랜지스터.
  8. 제1항에 있어서, 상기 제1 절연막 패턴은 상기 제2 절연막 패턴보다 넓은 폭을 갖는 것을 특징으로 하는 리세스 트랜지스터.
  9. 제8항에 있어서, 상기 상부 리세스는 상기 하부 리세스보다 넓은 폭을 갖는 것을 특징으로 하는 리세스 트랜지스터.
  10. 기판에 필드 영역 및 액티브 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 액티브 영역에 해당하는 상기 기판에 제1 폭을 갖는 상부 리세스를 형성하는 단계;
    상기 상부 리세스의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서를 마스크로 이용하여 상기 상부 리세스에 노출된 상기 기판을 부분적으로 식각하여, 상기 제1 폭보다 작은 제2 폭을 갖는 하부 리세스와 상기 상부 리세스를 구비하는 리세스 구조 및 상기 하부 리세스와 상기 소자 분리막 사이에 액티브 핀을 형성하는 단계;
    상기 리세스 구조의 저면 및 측벽을 따라 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 상부 및 하부 리세스들을 충분하게 매립하도록 게이트 도전막을 형성하는 단계를 포함하는 리세스 트랜지스터의 제조 방법.
  11. 제10항에 있어서, 상기 상부 리세스를 형성하는 단계는,
    상기 기판에 패드 절연막을 형성하는 단계;
    상기 패드 절연막 상에 하드 마스크용 절연막을 형성하는 단계;
    상기 하드 마스크용 절연막 상에 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크용 절연막, 상기 패드 절연막 및 상기 기판을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  12. 제11항에 있어서, 상기 하드 마스크용 절연막, 상기 패드 절연막 및 상기 기판을 부분적으로 식각하는 단계는 이방성 식각 공정에 의하여 수행되는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  13. 삭제
  14. 제10항에 있어서, 상기 소자 분리막을 형성하는 단계는,
    상기 필드 영역에 해당하는 상기 기판의 상부에 트렌치 구조를 형성하는 단계;
    상기 트렌치 구조의 측벽 및 저면에 큐어링막을 형성하는 단계;
    상기 트렌치 구조를 충분하게 매립하는 필드 절연막을 형성하는 단계; 및
    상기 기판의 상면이 노출될 까지 상기 큐어링막 및 상기 필드 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  15. 제14항에 있어서, 상기 트렌치 구조를 형성하는 단계는 상기 트렌치 구조의 측벽이 상기 기판에 대하여 예각을 갖도록 형성하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  16. 제14항에 있어서, 상기 트렌치 구조를 형성하는 단계는,
    상기 기판을 이방성 식각하여, 상기 기판에 대하여 실질적으로 수직한 프로파일을 갖는 측벽을 구비한 상부 트렌치를 형성하는 단계; 및
    상기 상부 트렌치의 바닥부에 인접하는 상기 기판을 식각하여, 상기 기판에 대하여 예각을 갖도록 하부 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  17. 기판의 상부에 제1 폭을 갖는 상부 트렌치를 형성하는 단계;
    상기 상부 트렌치와 연통되며, 상기 제1 폭보다 좁은 제2 폭을 갖는 하부 트렌치를 형성하는 단계;
    상기 상부 및 하부 트렌치들을 매립하여 상기 기판을 필드 영역 및 액티브 영역으로 구분하는 소자 분리막을 형성하는 단계;
    상기 액티브 영역내의 상기 기판을 부분적으로 식각하여, 상부 및 하부 리세스들을 갖는 리세스 구조 및 상기 하부 리세스의 측벽과 상기 소자 분리막의 측벽 사이에 액티브 핀을 형성하는 단계;
    상기 리세소 구조의 측벽 및 저면을 따라 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 리세스 구조를 충분하게 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  18. 제17항에 있어서, 상기 상부 트렌치를 형성하는 단계는,
    상기 액티브 영역에 해당하는 상기 기판 상에 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 이용하여, 상기 기판을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  19. 제17항에 있어서, 상기 하부 트렌치를 형성하는 단계는,
    상기 상부 트렌치의 측벽 상에 제1 스페이서를 형성하는 단계; 및
    상기 제1 스페이서를 식각 마스크로 이용하여 상기 제1 스페이서에 의하여 노출된 상기 기판을 부분적으로 식각하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
  20. 제19항에 있어서, 상기 상부 및 하부 리세스들을 형성하는 단계는,
    상기 기판에 패드 절연막을 형성하는 단계;
    상기 패드 절연막 상에 하드 마스크용 절연막을 형성하는 단계;
    상기 하드 마스크용 절연막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크용 절연막, 상기 패드 절연막 및 상기 기판을 부분적으로 식각하여, 하드 마스크 용 절연막 패턴, 패드 절연막 패턴 및 상기 상부 리세스를 형성하는 단계;
    상기 상부 리세스의 측벽 상에 제2 스페이서를 형성하는 단계; 및
    상기 상부 리세스 및 상기 제2 스페이서를 통하여 노출된 상기 기판을 부분적으로 식각하여 상기 하부 리세스를 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 제조 방법.
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