CN101136249A

CN101136249A - 能够基于操作模式产生不同电压的电压产生电路

Info

Publication number: CN101136249A
Application number: CNA2007101485442A
Authority: CN
Inventors: 金镇国; 李真烨
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-08-29
Filing date: 2007-08-29
Publication date: 2008-03-05
Anticipated expiration: 2027-08-29
Also published as: CN101136249B; US7692977B2; KR100805839B1; US20080055991A1

Abstract

提供用于操作非易失性半导体存储器件的高电压产生电路和方法，与诸如快闪存储器之类的非易失性存储器一起使用，其用于选择性地产生不同类型的控制电压，以用于非易失性存储器件的各种操作模式。

Description

能够基于操作模式产生不同电压的电压产生电路

技术领域

本发明一般涉及用于操作非易失性半导体存储器件的电压产生电路和方法，具体而言，本发明涉及和诸如快闪存储器件之类的非易失性存储器一起使用的多电压产生电路，其被设计成选择性地产生不同类型的控制电压以用于非易失性存储器件的各种操作模式。

背景技术

通常，非易失性存储器件是具有存储单元的固态存储器件，所述存储单元能够在没有电源的情况下保留存储的数据，与之相反的是，不得不进行周期地刷新。存在各种类型的非易失性存储器，例如包括ROM(只读存储器)、PROM(可编程只读存储器)、EPROM(可擦可编程只读存储器)、EEPROM(电可擦可编程只读存储器)和快闪存储器(也称为快闪EEPROM)。在所述各种类型的非易失性存储器中，快闪存储器技术提供了高密度、低成本、高速数据读取和电可重编程非易失性存储器件的解决方案，其被广泛用于诸如嵌入式应用的各种应用当中。快闪EEPROM存储器件能够被设计为具有NOR型或NAND型快闪存储单元结构，如本技术领域已知的那样。与NOR型快闪存储器相比，NAND型快闪存储器提供了与动态RAM相似的集成度和存储容量，因而被广泛使用。

图1是具有传统结构的快闪存储器件(10)的示意性框图。一般地，快闪存储器件(10)包括高电压产生电路(100)、行译码器和控制电路(110)(或X译码器)、存储单元阵列(140)、页缓冲器(150)、列译码器(或Y译码器)和I/O缓冲器(160)以及编程控制器(170)。所述电压产生电路(100)包括：高电压(Vpp)产生器(101)、选择电压(Va)产生器(102)、编程电压(Vpgm)产生器(103)、通过电压(Vpass)产生器(104)以及读电压(Vread)产生器(105)，用于产生用来在编程、读取、擦除操作等期间操作快闪存储器的各种电压，如下所讨论的那样。

存储阵列(140)包括以多个行和多个列的矩阵形式排列的多个晶体管，且具有划分成多个(n个)存储块MB1～MBn(一般地，MBi)的多个存储单元。存储阵列(140)包括一组行控制线，其被应用于每个存储块MBi。例如，如图1所示，输入到存储块MB1的行控制线包括串选择线SSL、地选择线GSL和字线WL0～WL31。行控制电路块(110)通过施加在存储器编程操作、擦除操作或者读取操作中使用的驱动电压而选择性地激活行控制线SSL、WL0～WL31和GSL。

多条位线BL1～BLm(一般地，BLi)并行排列且延伸穿过阵列(140)的所有存储块MB1～MBn。每条位线BL1～BLm可操作地连接到页缓冲器(150)以及列译码器和I/O缓冲器块(160)，其实现已知功能和电路：读取存储在存储单元中的数据、判定编程操作期间存储单元的状态、控制对于各种操作模式的位线BLi的电位电平，以及存储要被存储到存储单元的数据或从存储单元读取的数据。编程控制器(170)产生控制信号以控制列控制和I/O缓冲器电路(150、160)、行控制电路(110)和高电压产生电路(100)的功能。

图1所示的存储阵列(140)具有NAND型快闪EEPROM存储结构，其中每个存储块MBi包括多个串行连接的浮置栅极EEPROM晶体管的串(或者，“NAND串”)，其连接到在每个存储块MB1～MBn中的相应的一条位线BL1～BLm上。为示例目的，在图1中只详细示出了一个存储单元块MB1，其具有多个NAND串，其在串选择晶体管SST(第一选择晶体管)的源极和地选择晶体管GST(第二选择晶体管)的漏极之间具有32个串行连接的EEPROM单元晶体管M0～M31。尽管图1描述了每个NAND单元是由32个EEPROM浮置栅极晶体管形成的一个实施例，但是NAND单元能够由例如8或16个存储单元形成。

对于每个NAND串，SST的漏极连接到相应的位线BLi上，且GST的源极连接到公共源极线CSL上。在这种情况下，每个NAND串连接在相应的位线BLi和CSL上提供的参考电位之间。选择线SSL公共地连接到在存储块MB1的同一行中的每个SST的栅极端，选择线GSL公共地连接到存储块MB1中的每个GST的栅极端。在每个NAND串中的EEPROM存储单元晶体管M0～M31的控制栅极公共地分别连接到字线WL0～WL31上。

行控制电路块(110)一般通过对所接收的地址信号译码和利用在编程操作、擦除操作或者读取操作中所需的驱动电压而选择性地激活串选择线SSL、字线WL0～WL31和地选择线GSL来进行操作。行控制电路块(110)包括：块译码器/驱动器电路(115)、线驱动器块(120)以及通过栅极块(130)。

线驱动器块(120)包括多个驱动器，包括：串选择(SS)驱动器(121)、字线选择(Si)驱动器(122)和地选择(GS)驱动器(123)，其产生输出到相应选择信号线SS、S0～S31以及GS上的驱动电压。相应的选择电路(或驱动电路)基于行地址译码信息PA将选择信号线SS、S0～S31以及GS激活到需要的电压。串选择驱动器(121)产生并输出串选择驱动信号至SS选择线，Si驱动器(122)产生并输出字线驱动信号至选择线S0～S31，GS驱动器(123)产生并输出地选择驱动信号至GS选择线GS上。

通过栅极块(130)包括高电压通过晶体管PGS、P0～P31和PSS(或者一般地，Pi)。地选择线GSL、字线WL0～WL31和串选择线SSL通过在通过栅极块(130)中的相应通过晶体管PGS、P0～P31和PSS而分别连接到GS、S0～S31和SS选择信号线上。通过栅极块(130)中的通过晶体管Pi的栅极端公共地连接到块字线上，所述块字线连接到块选择译码器/驱动器单元(115)的输出上。块选择单元(115)响应于译码的地址信号BA(块地址)有选择地产生控制信号BLKWL以驱动通过栅极晶体管Pi。块选择单元(115)用从高电压产生器(101)产生且输出的Vpp电压信号产生块字线控制信号BLKWL。

现在将参照图7至10进一步详细描述图1所示的NAND型快闪EEPROM存储器的操作。图7示出了存储单元(60)，其具有在半导体层(65)的有源区中的漏极/源极扩散区(64)之间的沟道区(63)之上堆叠的控制栅极(61)和浮置栅极(62)。控制栅极(61)耦接到存储阵列的字线上。如本技术领域内所公知的那样，能够用Nordheim-Fowler冷隧道处理对EEPROM存储单元(60)编程，其中，将浮置栅极(62)编程为存储对应于在单元(60)中存储的数据的电荷量。在擦除操作中，施加控制电压使得电子从浮置栅极(62)向沟道区(63)移动，以及在编程操作中，通过Fowler-Nordheim(F-N)隧道电子被从沟道区(63)注入到浮置栅极(62)中。

取决于应用，能够以每个单元不同的存储电平范围操作EEPROM存储单元。在单电平单元(SLC)技术中，每个EEPROM存储单元能够用两个电压电平存储1位数据，然而，在多电平单元(MLC)技术中，每个EEPROM存储单元能用四个电压电平而每单元存储2位数据。图8是形成阵列EEPROM存储单元的多个EEPROM浮置栅极的阈值电压分布的示范性示例，其中以二进制模式将每个EEPROM存储单元编程为具有一个或者两个编程状态。曲线71代表在存储阵列中那些处于擦除状态(“1”数据状态)的EEPROM存储单元的阈值电平分布，其中，阈值电压电平范围为-1～-3伏。曲线72代表在阵列中那些处于编程状态(“0”数据状态)的存储单元的阈值电平分布，其中，阈值电压电平范围为1～3伏。电压V0和V1代表用于在编程操作中判定的不同状态的验证电压电平，而R1(如0V)代表用来读取二进制模式的EEPROM存储单元的状态的读取电压。

诸如图1所示的阵列(140)的NAND型快闪存储阵列一般通过逐块(逐部分)擦除存储单元数据并且接着以页为单位对擦除的存储块中的存储单元进行编程来执行编程操作。页可以定义为具有等于或小于公共连接到存储阵列中的同一字线WLi并且同时被访问的存储单元Mi的数量的页尺寸。例如，在图1所示存储单元阵列(140)中，位线(列)的数量m可以是8512，其被逻辑地分成交错的偶数和奇数列，从而给定的字线WLI被划分成奇数和偶数页，每个包含4256个存储单元(或者532个字节)。由于每个块MBi包含32条字线，因此能够认为每个块MBi具有64页，其被划分成两个32页的子块，其中能够认为每个子块是用于擦除操作的块单元。

可以在编程之前同时擦除存储于每个存储块MBi中的数据。可以通过将大块衬底(bulk substrate)的电压提高到例如20V的擦除电压Verase，并且将所选择的单元块的字线接地来执行块擦除处理，同时将单元块的位线(BL)、选择线SSL、GSL和公共源极线GSL置于浮置状态。在二进制编程模式中，存储单元被编程为具有可以在-1至-3V的范围内变化的电压阈值的“擦除”状态，如图8所示。在块擦除操作之后，可以以单元页为基础对单元块内的存储单元进行编程，如下面参考图9和10所讨论的。

图9和10示意性地示出了根据传统方法的NAND型快闪存储器件的编程操作。图9示意性地示出了在图1的存储阵列(140)中的多个存储单元的单元块(90)，其中假定对于单元块(90)，选择的字线WLi的存储单元Mi代表被选择以用于编程的单元页。图10示出了施加到图9的单元块(90)中的被选择和未被选择的字线上以对被选择的字线Wi的存储单元Mi进行编程的控制电压。

参照图9和10，在编程执行时间段期间通过将编程电压Vpgm施加于被选择字线WLi上并且利用编程电压Vpgm驱动，以及将被选择的位线(即连接到具有要从擦除状态被编程的EEPROM单元Mi的NAND单元部件的位线)接地来对存储单元编程，同时利用例如8～10V的通过电压Vpass驱动未被选择的字线，以及将未被选择的位线充电到VDD(例如3V)。而且，选择信号线SSL连接到VDD，而选择信号线GSL接地(0V)。

在一种称为ISPP(步进脉冲编程)的技术中，施加到被选择的WLi上的编程电压Vpgm是脉冲信号，其递增地施加于被选择的字线WLi上，且在顺序编程执行时间段中，从初始电压(例如15V)递增(例如，步长5V)到更高的电平(例如18～20V)。在Vpgm脉冲之间的时间段内，执行编程验证操作，以读取每个正被编程的单元的编程电平从而确定所述编程电平是否等于或者大于与目标编程状态相关联的验证电平Vvfy。

更详细地，在读取和验证操作中，例如读取的4.5V～5V的通过电压Vread施加于选择线SSL和GSL以及未被选择的字线上，以使得晶体管SST、GST和未被选择的存储单元按照通过栅极运行。此外，被选择的字线WLi由对于给定读取和验证操作指定的电压来驱动，以确定给定的存储单元的阈值电压是否已到达目标阈值电平。将被选择的位线预充电到高电平(例如0.7V)。如果阈值电压高于读取或验证电平，则被选择的位线的电位电平保持在高电平，然而如果阈值电压低于读取或验证电平，在被选择的位线的电位电平降到低电平。

如图10所示，在编程操作期间，在编程循环的相应的编程执行和验证读取时间段期间，控制电压Vpgm和Vvfy被相继施加于被选择的字线WLi上。而且，在编程循环的相应的编程执行和验证读取时间段中，通过电压Vpass和Vread被相继施加于未被选择的字线上。在图1的传统存储器结构中，Vpass和Vread通过电压是高电压(高于电源电压VDD)，其在编程或验证操作期间，被相继施加于相同的未被选择的W/L上，但是由不同的电压产生器(104)和(105)产生。

发明内容

本发明的示范性实施例一般包括用于操作非易失性半导体存储器件的电压产生电路和方法。具体而言，本发明的示范性实施例包括与诸如快闪存储器之类的非易失性存储器一起使用的多电压产生器电路，其被设计为有选择地产生不同类型的控制电压，以用于非易失性存储器件的各种操作模式。

在本发明的一个示范性实施例中，半导体存储器件包括：存储阵列；和高电压产生器单元，用于产生多种恒定电压，其被施加于存储阵列以执行擦除、编程以及读取操作。所述存储阵列包括非易失性存储单元的块，其中每个存储单元的块包括多条字线，每条字线连接到块中的非易失性存储单元的行上。所述存储阵列可以包括快闪存储器。所述高电压产生器单元包括：第一电压产生器电路，其选择性地响应于第一控制信号而产生编程通过电压(Vpass)或响应于第二控制信号而产生读取电压(Vread)，其中所述编程通过电压在编程操作期间公共地施加于存储块的未被选择的字线上，所述读取电压在编程验证操作期间公共地施加于存储块的未被选择的字线上。

在另一个示范性实施例中，所述第一电压产生器电路包括振荡电路、电荷泵单元和检测单元。所述振荡电路产生振荡信号。所述电荷泵单元响应于施加于所述电荷泵单元的输入的振荡信号而逐步提高电源电压。所述检测单元响应于第一控制信号而在编程操作期间将所述电荷泵单元的输出端上的输出电压电平维持为Vpass。所述检测单元还响应于第二控制信号而在编程验证操作期间将所述电荷泵单元的输出端上的输出电压电平维持在Vread。

在本发明的一个示范性实施例中，所述检测单元包括：第一输入端口，用于输入第一控制信号；第二输入端口，用于输入第二控制信号；第三输入端口，用于输入从所述振荡电路输出的振荡信号；第四输入端口，其耦合到所述电荷泵单元的输出端，用于检测所述电荷泵单元的输出端上的输出电压电平；以及第一输出端口，其耦合到所述电荷泵单元的输入端，以有选择地将所述振荡信号施加于所述电荷泵单元的输入端。

在另一个示范性实施例中，所述检测单元包括：电压传感器电路，其连接到所述电荷泵单元的输出，以感测所述输出电压电平；比较器，其连接到所述电压传感器电路，用于将所感测到的输出电压电平与参考电压电平进行比较，并输出比较信号；以及振荡器输入控制电路，其响应于所述比较信号，以便响应于所述比较信号而控制向所述电荷泵单元的振荡器信号的输入。

所述电压传感器电路可以包括：分压电路，其具有在所述电荷泵单元的输出和地之间串联的可变电阻器和固定电阻器；以及传感节点，其连接在可变电阻器和固定电阻器之间，其中所述传感节点连接到所述比较器的反相输入端。所述可变电阻器的阻值可以在编程操作期间响应于输入到所述检测单元的第一控制信号而被设置为第一阻值，或在编程验证操作期间响应于输入到所述检测单元的第二控制信号而被设置为第二阻值。

在另一个示范性实施例中，所述分压电路可以包括：多个电阻，串联在所述电荷泵单元的输出节点和感测节点之间；多个晶体管开关，其中每个晶体管开关与所述多个串联的电阻中的相应的一个电阻并联；以及开关控制电路，响应于所述第一控制信号和第二控制信号，有选择地激活一个或多个晶体管开关，以基于所述第一控制信号或所述第二控制信号设置在所述电荷泵单元的输出节点和所述感测节点之间的可变电阻值。

通过下面的对示范性实施例的详细说明，本发明的这些和其它示范性实施例、方面、目的、特征和优点将变得清楚明了，其中所述详细说明将结合附图来阅读。

附图说明

图1是具有传统结构的快闪存储器件的示意性框图。

图2是根据本发明一个示范性实施例的实现多电压产生器的快闪存储器件的示意性框图。

图3是根据本发明一个示范性实施例的多电压产生器的高层示意性框图。

图4是根据本发明另一个示范性实施例的多电压产生器的示意性框图，其是基于图3的一般电路拓扑的。

图5是根据本发明一个示范性实施例的可编程可变电阻电路的示意性电路图，其可以被实现在图3或图4的多电压产生器中。

图6是示出根据本发明一个示范性实施例的、图3或图4的多电压产生器电路的操作模式的示范性时序图。

图7示出了形成传统存储单元的EEPROM浮置栅极晶体管。

图8是形成EEPROM存储单元的阵列的多个EEPROM浮置栅极晶体管的阈值电压分布的示范性图解，其中每个EEPROM存储单元根据传统方法以二进制模式被编程为具有一个或者两个编程状态。

图9示意性地示出了具有传统结构的快闪EEPROM存储阵列的存储单元的单元块。

图10是示出用传统编程操作、施加于在图9的存储单元的单元块中的被选择的字线和未被选择的字线上的控制电压的示范性波形图。

具体实施方式

图2是根据本发明一个示范性实施例的实现多电压产生器的快闪存储器件的示意性框图。特别地，图2示意性地示出了具有能够基于快闪存储器件(20)的操作模式而有选择地产生Vpass或Vread控制电压的多电压产生器(200)的快闪存储器件(20)。所述示范性快闪存储器件(20)具有实质上与图1的快闪存储器件(10)的结构相似的结构，除了图1中的分离的Vpass产生器(104)和Vread产生器(105)被单个的、集成的多电压产生器(200)替代之外。如上所指出的，在图1的传统配置中，Vread和Vpass电压在编程或验证操作期间被施加于相同的未被选择的W/L，但是却由不同的电压产生器产生。利用图2的示范性结构，通过将Vpass和Vread组合到一个集成的电压产生器中，能够实现硅材料上的节约和更高的集成度。快闪存储器件(20)的操作基本上与如上所述的图1的操作相同，因而，将不再重复对构成组件和功能的详细描述。

图3是根据本发明一个示范性实施例的多电压产生器的示意性框图。特别地，图3示意性地示出了能够在图2的快闪存储器件(20)中实现以根据快闪存储器件(20)的不同操作模式的要求而有选择地产生Vpass或Vread电压的多电压产生器(200)的示范性实施例。所述多电压产生器(200)包括通常的结构，其包括：振荡器(205)、电平检测电路(210)、电压泵(voltage pumping)电路(220)以及电压预充电电路(voltage precharger circuit)(230)。所述多电压产生器(200)对控制信号Vpass_En、Vread_En、和Vgen_En进行响应，以在输出节点N1上选择性地产生Vpass或Vread电压。

所述多电压产生器(200)一般如下操作。所述振荡器(205)产生具有给定频率的正弦信号OSC。根据被施加作为电平检测电路(210)的输入的控制信号Vpass_En、Vread_En和Vgen_En的状态，在电平检测电路(210)的控制下，选择性地将振荡器(205)的输出信号OSC输出到电压泵单元(220)作为时钟信号CLK。所述电压泵单元(220)响应于CLK信号而连续逐步升高节点N1上的电压以产生Vpass或Vread。

输出节点N1上的电压电平被反馈回电平检测单元(210)，其检测节点N1上的电压电平。所述电平检测单元(210)被使能以响应于控制信号Vgen_En和Vpass_En而检测在N1上的电压被充电到Vpass的状态，以及被使能以响应于控制信号Vgen_En和Vread_En而检测在N1上的电压被充电到Vread的状态。当节点N1上的电压基于操作模式而已达到期望的电平Vpass或Vread时，电平检测电路(210)将CLK信号置为无效，以停止电压泵单元(220)的充电泵操作并将节点N1上的电压维持在Vpass或Vread。电压预充电电路(230)在编程和读取操作之间的恢复操作期间响应于控制信号PC_En，而将节点N1上的电压Vpass或Vread放电到电源电压VDD。

应当理解，图3示出了实现根据本发明一个示范性实施例的多电压产生器的高电平结构，所述多电压产生器可以利用任何实现这里描述的功能的合适电路拓扑来实现。例如，图4中描述了图3的多电压产生器电路(200)的示范性实施例，其示出了电平检测电路(210)和电压泵单元(220)的示范性实施例。参照图4，电压泵单元(220)可以包括电荷泵驱动器(charge pumpdriver)(221)和电荷泵电路(charge pump circuit)(222)。电平检测电路(210)可以包括电平控制电路(211)、可编程分压电路(212)和比较器(215)。分压电路(212)包括在节点N1和地电压供电端VSS之间串联的可编程可变电阻电路(213)、固定电阻器Rg和控制开关(214)(例如，NFET)。可编程可变电阻电路(213)具有连接到节点N1的输入端和接收控制信号Vpass_En和Vread_En的控制输入端。控制开关(214)具有接收控制信号Vgen_En的栅极端。分压电路(212)的输出节点N2连接到比较器(215)的反相输入端。参考电压VREF施加于比较器(215)的同相端。比较器(215)的输出Vo被作为到电平控制电路(211)的控制输入施加。

图4中的多电压产生器(200)一般如下操作。电平控制电路(211)接收从振荡器(205)输出的OSC信号，并响应于比较器(215)输出的控制电压Vo，而选择性地将OSC信号作为CLK信号输出到电荷泵驱动器(221)。电平控制电路(211)可以用任何能够产生对应于正弦信号OSC的方波信号CLK的合适电路来实现。例如，电平控制电路(211)可以包括NAND电路和连接到NAND电路的输出端的反相器，其中OSC信号和控制信号Vo施加于NAND电路的输入端。

电荷泵驱动器(221)接收从电平控制电路(211)输出的时钟信号CLK，并产生用于驱动电荷泵电路(222)的互补的充电泵时钟脉冲信号φ、

。电荷泵驱动器(221)可以包括任何能够由输入的时钟信号CLK产生互补的时钟信号的合适电路。电荷泵电路(222)可以包括任何能够产生大于通过其运行的电源电压VDD的输出电压Vpass或Vread的合适电路。

电荷泵电路(222)在电平检测电路(210)的控制下驱动节点N1上的输出电压到Vpass或Vread，如下所述。节点N1上的电压输入到分压器(212)，其中根据由可变电阻器(213)和固定电阻器Rg提供的可编程电阻比，对节点N1上的电压进行划分，从而在输出节点N2上产生分压VDIV。分压VDIV施加于比较器(215)的反相端。比较器(215)将具有预定电平的参考电压VREF与节点N2上的分压VDIV进行比较，并基于作为施加于电平控制电路(211)的控制信号的比较结果来产生输出电压Vo。

特别地，当分压VDIV低于参考电压VREF时，电压输出Vo被设置为“逻辑高”电平(逻辑“1”)，以激活电平控制电路(211)。这样，输入信号OSC被作为CLK信号而传送至电荷泵驱动电路(221)，其使得电荷泵电路(222)逐步提高节点N1上的电压。同时，如果分压VDIV等于或者大于参考电压VREF，则比较器的电压输出Vo被设置为逻辑“低”电平(逻辑“0”)，以去激活电平控制电路(211)。结果，振荡器(205)的输出信号OSC不被传送至电荷泵驱动电路(221)，并且电荷泵(222)不操作。

控制信号Vpass_En和Vread_En施加于可编程可变电阻电路(213)，且控制电压Vgen_En施加于控制开关晶体管(214)的栅极上。施加控制电压Vgen_En从而激活/去激活电压检测电路(210)的电压检测和控制功能。当使能控制信号Vpass_En施加于可编程可变电阻电路(213)时，设置节点N1和N2之间的电阻以提供电阻比，使得当节点N1上的电压达到电压电平Vpass时，节点N2上的VDIV等于或大于参考电压VREF。当使能控制信号Vread_En施加于可编程可变电阻电路(213)上时，设置节点N1和N2之间的电阻以提供电阻比，使得当节点N1上的电压达到电压电平Vread时，节点N2上的VDIV等于或大于参考电压VREF。

图5是根据本发明一个示范性实施例的可编程可变电阻电路的示意性电路图。特别地，图5示出了可以在图4的多电压产生器(200)中实现的可编程可变电阻电路(213)的一个示范性实施例。通常，可编程可变电阻电路(213)包括：包括多个电阻器R1～R5(213_1)的电阻器链(213_1)、包括多个开关S1～S5的开关电路(213_2)和开关控制电路(213_3)。电阻器R1～R5串联在节点N1和N2之间，其中节点N1连接到图4中的充电泵电路(charge pumpingcircuit)(220)的输出端，并且节点N2是连接到图4中比较器(215)的反相输入端的分压器(212)的输出节点。

每个电阻器R1～R5与相应的开关S1～S5并联。在本示范性实施例中，开关S1～S5是由NMOS(N沟道金属氧化物半导体)晶体管实现的，该NMOS晶体管具有连接在每一相应电阻器R1～R5两端的漏极和源极端，以及连接到开关控制电路(213_3)的栅极端。电阻器R1～R5的值彼此不同。

控制信号Vpass_En和Vread_En施加于开关控制电路(213_3)的控制输入端。开关控制电路(213_3)基于控制信号Vpass_En和Vread_En的逻辑状态而产生施加于晶体管开关S1～S5的栅极端的控制信号。特别地，开关控制电路(213_3)将控制电压施加于NMOS开关S1～S5的栅极端以选择性地激活和去激活开关，从而改变节点N1和N2之间的总电阻。当给定的开关Si被激活时，相应的电阻器Ri实质上被短路，其中，相反地，当给定的开关Si被去激活时，相应的电阻Ri保持作为电阻器链(213_1)的一部分并加到节点N1和N2之间的总可变电阻中。选择电阻器链(213_1)中的电阻器值和/或可变电阻器值和固定电阻值以达到Vpass和Vread电压的不同电平的期望间隔大小，所述Vpass和Vread电压可被产生和检测以用于宽范围的应用。

电压预充电电路(230)在紧接着编程和读取操作的快闪存储器件的恢复操作时间段期间，响应于预充电控制信号PC_En，而将节点N1上的电压Vread或Vpass放电到电源电压VDD。在预充电期间，施加控制信号Vgen_En以去激活控制开关(215)，使得节点N1可以被预充电/放电，以及禁止分压器电路(213)，使得没有电流从节点N1流向分压器(213)(即，比较器(215)的反相输入端处于浮置状态)。

图6是示出根据本发明一个示范性实施例的图3或图4的多电压产生电路的操作模式的示范性时序图。特别地，图6描述了各种波形，包括：在编程/读取操作的一个循环期间的、响应于控制信号波形(b)Vpass_En、(c)Vread_En、(d)PC_En和(e)Vgen_En、在多电压产生器(200)的输出端上的节点N1的电压波形(a)。

在该示范性图中，在t0到t1之间的时间段内，响应于Vgen_En控制信号(e)的逻辑“0”电平，电平控制电路(210)被去激活，且在波形(a)中的节点N1上的电压被预充电电路(230)预充电到VDD。在时间段t0～t1内，预充电电路(230)响应于PC_En控制信号(d)的逻辑“1”电平而被激活。

在时间段t1～t2内，执行编程操作，其中被选择的字线被偏置到编程电压Vpgm，且未被选择的字线被偏置到通过电压Vpass。在时间点t1，控制信号Vgen_en转换到逻辑“1”以使能电平检测电路(210)，而PC_En控制信号(d)转换到逻辑660”以去激活预充电电路(230)。此外，Vpass_En信号(b)被设置为逻辑“1”。在时间点t1，控制信号Vpass_En被使能(逻辑“1”)，使得节点N1上的多电压产生器的电压输出逐步增加到Vpass，如波形(a)所示。Vpass输出施加于图2的线驱动器电路(122)，其在t1～t2间的编程执行时间段期间将Vpass施加于未被选择的W/L上。

时间段t2～t3是在编程操作之后的时间段，其中，节点N1上的电压输出被预充电到VDD。在时间点t2，Vpass_En控制信号(b)被禁止(逻辑“0”)、PC_En信号(d)被使能(逻辑“1”)以及Vgen_En控制信号(e)被禁止(逻辑“0”)。在此状态下，电平检测电路(210)被去激活，节点N1上的电压从电压电平Vpass放电到VDD。

在预充电时间后，在时间段t3～t4期间执行读取/验证操作。在时间点t3，Vread_En控制信号被使能(逻辑“1”)、PC_En控制信号被禁止(逻辑“0”)以及Vgen_En控制信号被使能(逻辑“1”)，使得多电压产生器(200)产生Vread电压。特别地，在时间段t3～t4期间，节点N1上的电压波形(a)从预充电电平VDD增加到Vread并保持在Vread。节点N1上的Vread电压施加于图2的线驱动器电路(122)，其在读取/验证期间驱动Vpass电压到未被选择的W/L。在时间点t4，执行预充电操作，以将节点N1上的电压从电压电平Vread放电到VDD。

应当理解，这里讨论的电压产生电路和方法适用各种类型的非易失性存储器，当前存在的那些和正被开发的预期使用新技术的那些，并且不应当被限制于快闪EEPROM存储应用。这里为了示例目的，已参考快闪电可擦除可编程只读存储器(EEPROM)描述了本发明的示范性实施例，并且不应当被认为对本发明范围设置了限制。

在这点上，尽管这里参考附图描述了示范性实施例，但是应当理解，本发明不局限于这里描述的示范性实施例，并且在不脱离本发明的范围或精神的情况下，本领域技术人员可以容易地对本发明进行各种变化和修改。所有这些变化和修改应当包括在由所附权利要求书所限定的本发明的范围内。

对相关申请的交叉引用

本申请要求于2006年9月29日提交的韩国专利申请第10-2006-0082378号的优先权，其全部内容通过引用而被合并在此。

Claims

1.一种半导体存储器件，包括：

存储阵列，包括多个非易失性存储单元的块，其中每个存储单元的块包括多条字线，每条字线连接到所述块中的非易失性存储单元的行；以及

高电压产生单元，用于产生施加于所述存储阵列以执行擦除、编程和读取操作的不同恒定电压；

其中，所述高电压产生单元包括：第一电压产生电路，其选择性地响应于第一控制信号而产生编程通过电压Vpass，或响应于第二控制信号而产生读取电压Vread，其中所述编程通过电压在编程操作期间公共地施加于存储块的未被选择的字线，所述读取电压在编程验证操作期间公共地施加于存储块的未被选择的字线。

2.如权利要求1所述的半导体存储器件，其中，所述第一电压产生电路包括：

振荡电路，用于产生振荡信号；

电荷泵单元，用于响应于施加于所述电荷泵单元的输入端的所述振荡信号，而逐步提高电源电压；以及

检测单元，其在编程操作期间响应于所述第一控制信号，而将所述电荷泵单元的输出端上的输出电压电平维持在Vpass，以及在编程验证操作期间响应于所述第二控制信号，而将所述电荷泵单元的输出端上的输出电压电平维持在Vread。

3.如权利要求2所述的半导体存储器件，其中，所述检测单元包括：

第一输入端口，用于输入所述第一控制信号；

第二输入端口，用于输入所述第二控制信号；

第三输入端口，用于输入从所述振荡电路输出的所述振荡信号；

第四输入端口，其耦接到所述电荷泵单元的输出端，以检测在所述电荷泵单元的输出端上的所述输出电压电平；以及

第一输出端口，其耦合到所述电荷泵单元的输入端，以选择性地将所述振荡信号施加于所述电荷泵单元的所述输入端上。

4.如权利要求2所述的半导体存储器件，其中，所述检测单元包括：

电压传感器电路，其连接到所述电荷泵单元的输出端，以感测所述输出电压电平；

比较器，其连接到所述电压传感器电路，以将所感测的输出电压电平与参考电压电平进行比较，并输出比较信号；

振荡器输入控制电路，其对所述比较信号进行响应，以响应于所述比较信号而控制向所述电荷泵单元的振荡器信号的输入。

5.如权利要求4所述的半导体存储器件，其中，所述电压传感器电路包括：

分压器电路，其具有串联在所述电荷泵单元的输出和地之间的可变电阻器和恒定电阻器；以及

感测节点，其连接在所述可变电阻器和恒定电阻器之间，其中所述传感节点连接到所述比较器的反相输入端。

6.如权利要求5所述的半导体存储器件，其中，所述可变电阻器的阻值在编程操作期间响应于输入到所述检测单元的所述第一控制信号而被设置为第一阻值，或在编程验证操作期间响应于输入到所述检测单元的所述第二控制信号而被设置为第二阻值。

7.如权利要求5所述的半导体存储器件，其中，所述分压器包括：

多个电阻器，串联在所述电荷泵单元的输出节点和所述感测节点之间；

多个晶体管开关，其中每个晶体管开关与所述多个串联的电阻器中的相应的一个电阻器并联；以及

开关控制电路，对所述第一控制信号和第二控制信号进行响应，以选择性地激活一个或多个晶体管开关，以基于所述第一控制信号或所述第二控制信号设置在所述电荷泵单元的输出节点和所述感测节点之间的可变电阻值。

8.如权利要求1所述的半导体存储器件，其中，所述存储阵列包括快闪存储器。

9.如权利要求1所述的半导体存储器件，其中，所述高电压产生单元包括第二电压产生电路，其产生高编程电压Vpgm，所述高编程电压在所述编程操作期间施加于所述存储块的被选择的字线上。

10.一种产生用于半导体存储器件的操作电压的方法，所述半导体存储器件包括具有非易失性存储单元的块的存储阵列，其中每个存储单元的块包括多条字线，每条字线连接到所述块中的非易失性存储单元的行，所述方法包括：

产生第一控制信号，以从电压产生电路中输出编程通过电压Vpass，该编程通过电压在编程操作期间被公共地施加于存储块的未被选择的字线，或产生第二控制信号，以从所述电压产生电路中输出读取电压Vread，该读取电压在编程验证操作期间被公共地施加于所述存储块的未被选择的字线。

11.如权利要求10所述的方法，还包括：

产生振荡信号；以及

响应于所述第一控制信号或第二控制信号而控制向电荷泵单元的振荡信号的输入，以分别在编程操作期间将在所述电荷泵单元的输出上的输出电压电平维持在Vpass，或在编程验证操作期间将所述输出电压电平维持在Vread。

12.如权利要求10所述的方法，其中控制向所述电荷泵单元的振荡信号的输入包括：

响应于所述第一控制信号，在所述编程操作期间，检测何时所述电荷泵单元的输出端上的输出电压电平达到Vpass，并阻止向所述电荷泵单元的振荡信号的输入，以去激活所述电荷泵单元并将所述输出电平维持在Vpass；以及

响应于所述第二控制信号，在所述编程验证操作期间，检测何时所述电荷泵单元的输出端上的输出电压电平达到Vread，并阻止向所述电荷泵单元的振荡信号的输入，以去激活所述电荷泵单元并将所述输出电平维持在Vread。

13.如权利要求12所述的方法，其中检测包括：

感测所述电荷泵单元的输出端上的输出电压电平；

将所感测到的输出电压电平与参考电压电平进行比较，并输出比较信号；

利用所述比较信号来控制向所述电荷泵单元的所述振荡信号的输入。

14.如权利要求13所述的方法，其中感测所述输出电压电平包括：划分所述输出电压电平，以产生划分的参考电压，其中所述划分的参考电压是所感测到的输出电压电平。

15.如权利要求14所述的方法，其中划分所述输出电压电平包括：根据所述第一控制信号和第二控制信号，利用可编程分压电路可变地划分所述输出电压电平，以分别产生不同的第一划分的参考电压电平和第二划分的参考电压电平，用于在相应的编程和编程验证操作期间与参考电压电平进行比较。

16.如权利要求15所述的方法，其中可变地划分所述输出电压电平包括：改变第一节点和第二节点之间的电阻，其中所述第一节点连接到所述电荷泵单元的输出端，并被充电到所述输出电压电平，以及其中所述第二节点被充电到输入到所述比较器的第一划分的参考电压电平或者第二划分的参考电压电平。

17.如权利要求10所述的方法，其中所述半导体存储器件是快闪存储器。