KR100805839B1

KR100805839B1 - 고전압 발생기를 공유하는 플래시 메모리 장치

Info

Publication number: KR100805839B1
Application number: KR1020060082378A
Authority: KR
Inventors: 김진국; 이진엽
Original assignee: 삼성전자주식회사
Priority date: 2006-08-29
Filing date: 2006-08-29
Publication date: 2008-02-21
Anticipated expiration: 2026-08-29
Also published as: US20080055991A1; CN101136249B; US7692977B2; CN101136249A

Abstract

본 발명에 따른 플래시 메모리 장치는, 복수의 워드 라인들에 연결되는 메모리 셀들을 포함하는 셀 어레이; 그리고 프로그램 동작시 상기 복수의 워드 라인들 중 비선택 워드 라인들로 제공되는 제 1 전압과, 프로그램 검증 동작시 상기 비선택 워드 라인들로 제공되는 제 2 전압을 생성하는 전압 발생기를 포함하되, 상기 전압 발생기는 하나의 차지 펌프 회로를 포함한다.

Description

고전압 발생기를 공유하는 플래시 메모리 장치{FLASH MEMORY DEVICE SHARING A HIGH VOLTAGE GENERATOR}

도 1은 본 발명에 따른 플래시 메모리 장치의 구성을 간략히 보여주는 블록도;

도 2는 도 1의 패스/리드 전압 생성기의 구성을 간략히 보여주는 블록도;

도 3은 도 2의 저항 체인의 구성을 보여주는 회로도;

도 4는 본 발명의 패스/리드 전압 생성기의 전압 출력을 보여주는 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

100 : 고전압 생성부 101 : Vpp 생성기

102 : 선택 전압 생성기 103 : 프로그램 전압 생성기

104 : 패스/리드 전압 생성기 110 : 드라이버 회로부

111 : 스트링 선택 드라이버 112 : 워드 라인 드라이버

113 : 접지 선택 드라이버

120 : 블록 디코더 및 스위치 드라이버

130 : 패스 게이트 140 : 셀 어레이

150 : 페이지 버퍼 160 : Y-gate 및 입출력 버퍼

170 : 프로그램 제어부 200 : 발진기

210 : 레벨 제어 회로 220 : 펌프 드라이버

230 : 차지 펌프 240 : 저항 체인

241 : 스위치 제어 회로 250 : 비교기

본 발명은 반도체 메모리 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 플래시 메모리 장치 및 그것의 내부 고전압 발생 장치에 관한 것이다.

플래시 EEPROM (Electrically Erasable Programmable Read Only Memory)로서 알려진 플래시 메모리 장치는, 일반적으로, 각각 플로팅 게이트 트랜지스터로 구성된 메모리 셀들의 어레이를 포함한다. 특히 NAND형 플래시 메모리 장치의 셀 어레이는 메모리 셀들의 단위인 스트링(String)들을 포함한다. 하나의 스트링(String)은 스트링 선택 트랜지스터(String Selection Transistor : SST)와 접지 선택 트랜지스터(Ground Selection Transistor : GST)와 그 사이에 직렬로 연결되는 복수의 메모리 셀들로 구성된다. 따라서, 복수의 워드 라인들이 스트링들에 교차하도록 셀 어레이에 배열되며, 각 워드 라인은 각 스트링의 대응하는 셀 트랜지스터의 제어 게이트에 연결된다.

초기에, 메모리 셀들은, 약 -3V의 문턱 전압을 갖도록 소거된다. 그리고 프로그램 동작이 수행된다. 프로그램 동작은 프로그램 실행 구간 및 프로그램 검증 구간을 포함한다. 프로그램 실행 구간 시, 각 스트링의 선택된 워드 라인으로는 프 로그램 전압(Vpgm)이 그리고 비선택된 워드 라인들로는 패스 전압(Vpass)이 인가된다. 프로그램 검증 구간 시, 프로그램 실행 구간에서 프로그램된 셀에 대한 프로그램의 성공 여부를 검증(Program Verify)하게 된다.

프로그램 실행 구간에서, 각 스트링(또는 블록)의 선택된 워드 라인으로 프로그램 전압(Vpgm)이 그리고 비선택된 워드 라인들로 패스 전압(Vpass)이 인가됨으로써 선택된 워드 라인의 메모리 셀은 프로그램된다. 이때, 선택되지 않은 워드 라인들의 메모리 셀들은 프로그램되지 않는다. 프로그램 검증 구간에서, 선택된 워드 라인으로는 검증 전압(Vvfy)이 인가될 것이며, 비선택된 워드 라인으로는 리드 전압(Vread)이 인가될 것이다. 검증 전압(Vvfy)은 선택된 셀의 문턱전압 상태가 목표로 하는 타깃 상태까지 도달했는지의 여부를 검출하기 위해 메모리 셀의 제어 게이트에 제공되는 전압이다. 리드 전압(Vread)은 선택된 메모리 셀을 비트 라인과 연결하여 센싱할 수 있도록 스트링 내의 비선택 셀들을 턴-온 시키는 전압이다.

여기서, 비선택된 워드 라인으로는 프로그램 실행 구간에서는 패스 전압(Vpass)이 인가되고 이에 뒤따르는 프로그램 검증 구간에서 리드 전압(Vread)이 인가된다. 일반적인 메모리 장치에서 패스 전압(Vpass)과 리드 전압(Vread)의 레벨은 다소 차이가 있다. 예를 들면, 패스 전압(Vpass)은 약 8V, 리드 전압(Vread)은 약 5V 정도로 비선택 워드 라인으로 제공된다. 따라서, 각각의 전압을 생성하여 공급하는 펌프 회로는 각기 별도로 구비되어 패스 전압(Vpass) 및 리드 전압(Vread)을 제공하였다. 그리고 스위치 회로를 구비하여 프로그램 실행 구간 및 프로그램 검증 구간에서 각각에 대응하는 전압을 제공하였다.

상술한 패스 전압(Vpass) 및 리드 전압(Vread)은 하나의 프로그램 루프 동안에 동일한 비선택 워드 라인들로 제공된다. 그러나 프로그램 실행 구간에서는 패스 전압(Vpass)을 제공하는 고전압 펌프 회로만 선택되고 리드 전압(Vread)을 생성하는 고전압 펌프 회로는 선택되지 않는다. 반대로, 프로그램 검증 구간에서는 리드 전압(Vread)을 생성하는 펌프 회로만 선택되고, 패스 전압(Vpass)을 생성하는 펌프 회로는 어디에도 사용되지 않는다. 이와 같이, 시간의 경과에 따라 동일한 워드 라인들로 서로 다른 레벨의 전압을 제공하기 위해 별도의 펌프 회로를 구비하는 것은 칩 면적을 증가시키는 요인이 된다. 또한, 프로그램 동작시에 동일 워드 라인들로 제공되는 전압을 스위칭하는 회로구성은 상대적으로 제어 알고리즘의 복잡도를 증가시킬 수 있다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 플래시 메모리 장치에서 고전압 펌프 회로의 수를 줄임으로 칩 면적을 줄이는 데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 플래시 메모리 장치는, 복수의 워드 라인들에 연결되는 메모리 셀들을 포함하는 셀 어레이; 그리고 프로그램 동작시 상기 복수의 워드 라인들 중 비선택 워드 라인들로 제공되는 제 1 전압과, 프로그램 검증 동작시 상기 비선택 워드 라인들로 제공되는 상기 제 1 전압보다 낮은 제 2 전압을 생성하기 위한 전압 발생기를 포함하되, 상기 전압 발생기는 동일한 차지 펌프 회로를 통하여 상기 제 1 및 제 2 전압을 생성한다.
바람직한 실시예에 있어서, 상기 전압 발생기는, 상기 차지 펌프 회로에 펌핑 클록을 제공하기 위한 발진기; 및 상기 프로그램 동작 또는 상기 프로그램 검증 동작에 대응하는 동작 모드에 응답하여 상기 차지 펌프 회로의 출력 전압을 상기 제 1 전압 또는 상기 제 2 전압으로 생성하는 전압 분배기를 더 포함한다.
바람직한 실시예에 있어서, 상기 전압 분배기는, 직렬 연결된 복수의 저항들로 구성되는 가변 저항기; 상기 직렬 연결된 복수의 저항들 각각을 스위칭하여 상기 가변 저항기의 저항 크기를 설정하는 스위치단; 그리고 상기 동작 모드에 따라 상기 스위치단을 제어하는 스위치 제어 회로를 포함한다.
바람직한 실시예에 있어서, 상기 동작 모드에 따라 상기 스위치 제어 회로에 선택 신호를 제공하는 프로그램 제어부를 더 포함한다.
바람직한 실시예에 있어서, 상기 메모리 셀들은 셀 스트링 구조를 갖는다.
바람직한 실시예에 있어서, 상기 메모리 셀들은 낸드형 플래시 메모리 셀들이다.
바람직한 실시예에 있어서, 상기 제 2 전압은 읽기 동작 모드에서 상기 비선택 워드 라인들로 제공된다.
바람직한 실시예에 있어서, 상기 프로그램 동작시, 상기 복수의 워드 라인들 중 선택 워드 라인으로 제공되는 프로그램 전압을 생성하는 프로그램 전압 발생기를 더 포함한다.

삭제

상기 목적을 달성하기 위한 본 발명의 낸드 플래시 메모리 장치는, 복수의 워드 라인들을 포함하는 메모리 셀 어레이; 선택 신호에 응답하여 제 1 전압과 제 2 전압 중 어느 하나를 생성하여 상기 복수의 워드 라인들 중 비선택 워드 라인들 로 제공하는 전압 발생기; 및 프로그램 실행 구간에서 제 1 전압이, 프로그램 검증 구간에서 제 2 전압이 생성되도록 상기 선택 신호를 제공하는 프로그램 제어부를 포함한다.

바람직한 실시예에 있어서, 상기 전압 발생기는 하나의 전하 펌프 회로를 구비하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 전압 발생기는 상기 선택 신호에 응답하여 상기 전하 펌프 회로의 출력 전압을 분배하는 분배 회로를 포함한다.

바람직한 실시예에 있어서, 상기 제 1 전압 및 제 2 전압은 비선택 워드 라인으로 제공된다.

바람직한 실시예에 있어서, 상기 제 1 전압은, 프로그램 실행 동작시 선택 워드 라인에 연결되는 메모리 셀과 비트 라인을 연결하기 위한 패스 전압(Vpass)인 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 제 2 전압은, 프로그램 검증 동작시 선택 워드 라인에 연결되는 메모리 셀과 비트 라인을 연결하기 위한 리드 전압(Vread)인 것을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 바람직한 일 실시예를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 플래시 메모리 장치는 고전압 생성부(100)를 포함한다. 고전압 생 성부(100)는 하나의 고전압 펌프 회로에서 패스 전압(Vpass)과 리드 전압(Vread)을 생성할 수 있는 패스/리드 전압 생성기(104)를 포함한다. 패스/리드 전압 생성기(104)는 프로그램 실행 구간과 프로그램 검증 구간에서 비선택된 워드 라인들로 패스 전압(Vpass) 및 리드 전압(Vread)을 제공할 수 있다.

고전압 생성부(100)는 본 발명의 플래시 메모리 장치 내에서 사용되는 내부 고전압들을 생성한다. 일반적으로 외부에서 제공되는 전원전압(Vcc)은 메모리 장치의 프로그램, 소거, 검증 등의 동작에서 소요되는 고전압이나 고전압 스위치의 제어를 위한 레벨로는 충분하지 않다. 따라서, 전원전압(Vcc)을 이용하여 전하를 펌핑(Pumping) 하는 고전압 펌프 회로를 사용하여 상술한 동작에 충분한 레벨의 고전압을 내부적으로 생성하여 공급한다. 일반적으로 사용되는 각 고전압의 레벨에 대응되는 수의 고전압 펌프 회로가 구비된다. 여기서, 고전압 생성부(100)의 구성을 프로그램 실행 구간 및 프로그램 검증 구간에 사용되는 고전압 펌프 회로만을 포함하는 것으로 도시되었으나 본 발명은 이에 국한되지 않는다. 고전압 생성부(100)는 프로그램 제어부(170)의 제어에 따라 동작한다.

본 발명의 고전압 생성부(100)는 블록 디코더 및 드라이버(120)로 제공되는 고전압(Vpp)를 생성하는 Vpp 생성기(101)를 포함한다. 고전압 생성부(100)는 스트링 선택 라인이나 접지 선택 라인으로 제공되는 선택 신호(SS, GS)를 제공하는 선택 전압 생성기(102)를 포함한다. 선택 전압 생성기(102)는 프로그램 제어부(170)에 의해서 제어된다. 고전압 생성부(100)는 프로그램 전압 생성기(103)를 포함한다. 프로그램 전압(Vpgm) 생성기(103)는 프로그램 제어부(170)에 의해서 제어되며, 프로그램 동작시 선택된 워드 라인에 공급될 프로그램 전압(Vpgm)을 발생한다. 프로그램 전압 생성기(103)는 일반적으로 증가형 스텝 펄스 프로그래밍(ISPP) 방식의 프로그램 스킴을 지원하는 계단 전압을 생성한다. 일반적인 플래시 메모리 장치에서는 프로그램 전압(Vpgm)이 일정 스텝 증가하는 프로그램 루프들이 프로그램의 완료시까지 반복된다.

본 발명에 따른 패스/리드 전압 생성기(104)는 하나의 고전압 펌프 회로에서 서로 다른 동작 구간 각각에 대응하는 레벨의 전압이 생성된다. 프로그램 제어부(170)의 제어 동작에 따라, 패스/리드 전압 생성기(104)는 프로그램 실행 구간에서는 패스 전압(Vpass)을 생성하여 출력한다. 프로그램 검증 구간에서 패스/리드 전압 생성기(104)는 프로그램 제어부(170)의 제어 동작에 따라 리드 전압(Vread)을 출력하게 될 것이다.

드라이버 회로부(110)는 페이지 어드레스(Page address : PA)에 응답하여 상술한 고전압 생성부(100)로부터의 제반 전압들을 메모리 셀 어레이(140)의 블록 영역으로 제공한다. 페이지 어드레스(PA)는 일반적으로 선택 워드 라인의 행 어드레스 정보가 포함된다. 스트링 선택 드라이버(111)는 선택 전압 생성기(102)로부터 제공되는 전압을 스트링 선택신호(String Selection: SS)로 제공한다. 프로그램 동작시에는 스트링 선택 동작은 하나의 블록 내에 선택된 모든 스트링 선택 트랜지스터를 턴-온 시키도록 인가된다.

워드 라인 드라이버(112)는 프로그램 동작시에 프로그램 전압 생성부(103)와 패스/리드 전압 생성기(104)로부터 제공되는 전압을 각각 선택 워드 라인 및 비선 택 워드 라인들로 제공한다. 일반적인 프로그램 루프 내에서 프로그램 실행 동작을 위해서는 모든 워드 라인들로는 패스 전압(Vpass)이 제공된다. 그리고 선택된 워드 라인으로는 패스 전압(Vpass)보다 높은 프로그램 전압(Vpgm)이 인가된다. 선택된 워드 라인으로는 프로그램 검증 구간에서 이루어지는 검증 여부에 따라, 일정 스텝 증가되는 프로그램 전압(Vpgm)의 인가 여부가 결정된다. 프로그램 검증 구간에서는 선택된 워드 라인으로는 검증 전압(Vvfy)이 인가되는 동시에 비선택 워드 라인으로는 리드 전압(Vread)이 인가된다. 여기서, 프로그램 실행 구간과 프로그램 검증 구간에서 워드 라인 드라이버(112)는 패스 전압(Vpass)과 리드 전압(Vread)을 선택된 블록 영역의 비선택 워드 라인으로 제공한다. 따라서, 하나의 패스/리드 전압 생성기(104)로부터 각 구간에 응답하여 제공되는 패스 전압(Vpass)과 리드 전압(Vread)은 별도의 스위칭 동작 없이 비선택 워드 라인으로 공급될 수 있다.

접지 선택 드라이버(113)는 접지 선택 신호(Ground Selection: GS)를 제공한다. 특히 프로그램 동작시에는 0V를 접지 선택 라인(GST)으로 제공한다.

블록 디코더 및 스위치 드라이버(120)는 블록 어드레스(Block Address: BA)에 응답하여 Vpp 생성기(101)로부터 제공되는 고전압(Vpp)을 패스 게이트(130)로 제공한다. 블록 디코더 및 스위치 드라이버(120)는 패스 게이트(130)에 포함되는 복수의 고전압 스위치들의 제어 게이트에 인가되는 블록 선택 신호(BLKWL)를 제공한다. 블록 디코더 및 스위치 드라이버(120)는 상술한 고전압(Vpp)으로부터 블록 선택 신호(BLKWL)를 생성하는 블록 선택 신호(BLKWL) 생성 수단을 더 포함할 수 있다. 블록 디코더 및 스위치 드라이버(120)는 패스 전압(Vpass)이 인가되는 시점, 프로그램 전압(Vpgm)이 인가되는 시점 및 리드 전압(Vread)이 인가되는 시점을 제어할 수 있다. 이러한 스위칭 동작을 통하여 워드 라인 상호 간 또는 선택 트랜지스터와 워드 라인 사이에 생기는 커플링 현상을 감소시킬 수 있다.

패스 게이트(130)는 블록 선택 신호BLKWL)의 활성화에 응답하여 스트링 및 접지 선택 라인들(SSL, GSL)과 워드 라인들(WL<31>~WL<0>)을 신호 라인들(SS, GS, S<31>∼S<O>)에 전기적으로 연결하도록 구성된다. 패스 게이트(130)는 복수의 스위치 트랜지스터들로 구성된다. 스위치 트랜지스터들의 게이트들은 블록 디코더 및 스위치 드라이버(120)로부터 출력되는 블록 선택 신호(BLKWL)에 의해 공통으로 제어된다. 블록 선택 신호(BLKWL)가 활성화될 때, 스트링 및 그라운드 선택 라인들(SSL, GSL)과 워드 라인들(WL<31>∼WL<0>)은 대응하는 스위치 트랜지스터들을 통해 신호 라인들(SS, GS, S<31>~S<O>)에 각각 전기적으로 연결된다. 스위치 트랜지스터들은 고전압(Vpp)에 견딜 수 있는 고전압 트랜지스터(High Voltage Transistor)로 구성된다.

메모리 셀 어레이(140)는 복수의 메모리 블록(Block)들로 구성된다. 도 1에 도시된 메모리 셀 어레이(140)는 단지 하나의 메모리 블록에 대응하는 것으로 표현되어 있으나 이에 국한되지 않는다. 메모리 셀 어레이(140)는 복수의 스트링(String)들을 포함한다. 각 스트링은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST)의 소스와 접지 선택 트랜지스터(GST)의 드레인 사이에 직렬 연결된 복수의 메모리 셀들(MC<0>~MC<31>)로 구성된다. 각 스트링에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비 트 라인에 전기적으로 연결되고, 접지 선택 트랜지스터(GST)의 소스는 공통 소스 라인(Common source line: CSL)에 전기적으로 연결된다. 스트링들에 있어서, 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인(SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들(GST)의 게이트들은 그라운드 선택 라인(GSL)에 공통으로 연결된다. 각 스트링에 속하는 메모리 셀들(MC<0>~MC<31>)의 제어 게이트들은 대응하는 워드 라인들(WL<0>~WL<310)에 각각 연결되어 있다. 비트 라인(BL)은 페이지 버퍼(150)에 전기적으로 연결된다.

페이지 버퍼(150)는 동작 모드에 따라 감지 증폭기(Sense Amplifier)로서 그리고 기입 드라이버(Write Driver)로서 동작한다. 예를 들면, 페이지 버퍼(150)는 읽기 동작시 감지 증폭기로서 동작하고, 프로그램 동작시 기입 드라이버로서 동작한다. 읽기 동작시, 페이지 버퍼(150)는 선택된 워드 라인의 메모리 셀들로부터 데이터 비트들을 감지하고, 감지된 데이터 비트들을 정해진 단위로 열 게이트 및 데이터 입출력 버퍼(160)를 통해 외부로 출력한다. 프로그램 동작시, 페이지 버퍼(150)는 열 게이트 및 데이터 입출력 버퍼(160)를 통해 전달되는 프로그램 데이터를 임시 저장하고, 저장된 프로그램 데이터에 따라 비트 라인 바이어스 전압들로 비트 라인을 구동한다. 비록 도면에는 도시되지 않았지만, 하나의 워드 라인이 하나의 페이지를 구성하는 경우, 페이지 버퍼(150)는 비트 라인들에 각각 대응하는 페이지 버퍼들로 구성된다.

열 게이트 및 데이터 입출력 버퍼(160)는 페이지 버퍼(150)로부터의 감지 데이터를 외부로 전달한다. 또는 외부로부터 입력되는 입력 데이터를 페이지 버 퍼(150) 전달한다. 프로그램 동작시에는 프로그램 검증 데이터를 프로그램 제어부(170)로 제공한다.

프로그램 제어부(170)는 이상의 고전압 생성부(100) 및 드라이버 회로부(110)를 프로그램 동작시에 워드 라인 전압 및 선택 신호 라인 전압이 셀 어레이(140)로 제공되도록 제어한다. 특히 본 발명의 프로그램 제어부(170)는 패스/리드 전압 생성기(104)를 제어하여 프로그램 실행 구간 및 프로그램 검증 구간에서 비선택된 워드 라인들로 패스 전압(Vpass) 및 리드 전압(Vread)이 제공되도록 한다.

이상의 본 발명에 따른 패스/리드 전압 생성기를 포함하는 플래시 메모리 장치는 프로그램 실행 구간 및 프로그램 검증 구간에서 패스 전압(Vpass) 및 리드 전압(Vread)을 각각 제공할 수 있다.

도 2는 도 1에 도시된 패스/리드 전압 생성기(104)의 구성을 간략히 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 패스/리드 전압 생성기(104)는 패스 인에이블 신호(Vpass_en)와 리드 인에이블 신호(Vread_en)에 각각 응답하여 패스 전압(Vpass) 또는 리드 전압(Vread)을 출력한다.

발진기(200)는 차지 펌프(230)를 구동하게 되는 클록 신호(φ, /φ)를 발생하기 위한 일정 주파수의 정현파를 생성한다. 레벨 제어 회로(210)는 비교기(250)로부터의 비교 결과에 따라 정현파를 펌프 드라이버(220)로 공급 또는 차단한다. 펌프 드라이버(220)는 차지 펌프(230)를 구동하는 클록 신호(φ, /φ)를 생성한다. 차지 펌프(230)는 클록 신호(φ, /φ)의 공급 또는 차단 여부에 따라서 전하 축적 에 의한 고전압 생성동작을 수행한다. 차지 펌프(230)의 출력 전압 레벨은 패스 전압(Vpass) 또는 리드 전압(Vread)이다.

저항 체인(240)은 패스 인에이블 신호(Vpass_en)와 리드 인에이블 신호(Vread_en)에 각각 응답하여 패스 전압(Vpass) 또는 리드 전압(Vread)을 출력하기 위한 전압 분배동작을 수행한다. 저항 체인(240)은 저항 체인(240) 전체의 저항치와 접지 측 저항(Rg)에 의하여 제 1 노드(N1)에 출력되는 고전압(Vpass/Vread)을 전압 분배(Voltage divide)한다. 따라서, 제 2 노드(N2)에 형성되는 전압은 기준전압(Vref)와 비교되어 레벨 제어회로(210)를 제어하게 된다. 저항 체인(240)은 패스 인에이블 신호(Vpass_en)에 응답하여 제 1 노드(N1)에 패스 전압(Vpass)이 출력되도록 저항의 크기를 설정한다. 저항 체인(240)은 리드 인에이블 신호(Vread_en)에 응답하여 제 1 노드(N1)에 리드 전압(Vread)이 출력되도록 저항의 크기가 형성된다. 저항 체인(240)은 직렬 연결되는 복수의 저항과 패스 인에이블 신호(Vpass_en) 및 리드 인에이블 신호(Vread_en)에 응답하여 각각의 저항을 우회(shunt)할 수 있는 스위치들로 구성될 수 있다.

비교기(250)는 기준 전압(Vref)과 접지 저항(Rg)에 형성되는 전압을 비교하여 레벨 제어회로(210)를 제어한다.

상술한 구성을 포함하는 본 발명의 패스/리드 전압 생성기(104)는 프로그램 실행 구간 및 프로그램 검증 구간에서 비선택 워드 라인으로 각각 패스 전압(Vpass)과 리드 전압(Vread)을 공급할 수 있다.

도 3은 도 2에 도시된 저항 체인(240)의 일 실시예를 간략히 보여주는 회로 도이다. 도 3을 참조하면, 제 1 노드(N1)와 제 2 노드(N2) 사이에 설정되는 합성 저항의 크기는 패스 인에이블 신호(Vpass_en) 및 리드 인에이블 신호(Vread_en)에 응답하여 변할 수 있다.

스위치 제어 회로(241)는 패스 인에이블 신호(Vpass_en) 및 리드 인에이블 신호(Vread_en)에 응답하여 복수의 스위치들(SW1~SW5)을 제어한다. 각각의 스위치들은 대응하는 저항(R1~R5)을 우회(Shunt)하도록 연결된다. 스위치 제어 회로(241)는 패스 인에이블 신호(Vpass_en)에 응답하여 기준 전압(Vref)에 대비하여 제 1 노드에 패스 전압(Vpass)이 출력되도록 소정의 저항치를 설정한다. 스위치 제어 회로(241)는 리드 인에이블 신호(Vread_en)에 응답하여 제 1 노드(N1)에 리드 전압(Vread)이 형성되도록 복수의 저항(R1~R5)을 스위칭한다.

도 4는 본 발명의 패스/리드 전압 생성기(104)로부터 출력되는 전압의 파형을 간략히 보여주는 파형도이다. 도 4를 참조하면, 본 발명의 패스/리드 전압 생성기(104)는 프로그램 전압(Vpgm)이 인가되는 프로그램 실행 구간(Program Execution Duration)에서는 패스 전압(Vpass)을 생성하여 비선택 워드 라인들로 제공한다. 프로그램 검증 구간(Verify Read Duration)에서는 리드 전압(Vread)을 생성하여 비선택 워드 라인으로 제공한다. 여기서, 인용부호 (300)의 점선으로 도시한 워드 라인 전압 파형은 선택 워드 라인으로 제공되는 파형을 나타낸다. 인용부호 (310)으로 도시한 실선 파형은 프로그램 동작시에 비선택 워드 라인으로 제공되는 전압의 파형을 나타낸다. 본 발명의 패스/리드 전압 생성기(104)는 굵은 실선(310)으로 표현된 비선택 워드 라인에 제공되는 워드 라인 전압을 프로그램 실행 구간(Program Execution Duration)과 프로그램 검증 구간(Program Verify Duration)에 대해서 제공할 수 있다.

잘 알려진 바와 같이, 프로그램 루프는 비트라인 셋업/덤프(Bit line setup/Dump) 구간, 프로그램 구간(또는 프로그램 실행 구간), 방전 구간, 프로그램 검증 구간을 포함한다. 프로그램 실행 구간은 다시 패스 인에이블 구간(Vpass_EN)과 프로그램 전압 인에이블 구간(Vpgm_EN)으로 구분된다. 비트라인 셋업/덤프 구간 동안, 비트 라인들은 먼저 전원 전압으로 프리챠지되고, 그 다음에 비트 라인들은 페이지 버퍼(150) 내의 프로그램 데이터에 따라 선택적으로 접지된다. 프로그램 실행 구간 동안, 워드 라인들은 소정 시간(또는, 패스 전압 인에이블 구간) 동안 먼저 패스 전압(Vpass)으로 구동되고, 그 다음에 선택된 워드 라인으로 프로그램 전압(Vpgm)이 소정 시간(또는, 프로그램 전압 인에이블 구간) 동안 공급된다. 워드 라인들의 전압들을 방전시킨 후, 프로그램 검증 구간 동안 선택된 워드 라인의 메모리 셀들로부터 데이터 비트들이 페이지 버퍼(150)에 의해서 감지된다. 감지된 데이터 비트들은 프로그램 패스/프로그램 페일을 판정하기 위해서 열 게이트 회로 및 입출력 버퍼(160)를 통해 프로그램 제어부(170)로 공급된다.

이상에서 설명된 바에 따르면, 본 발명의 플래시 메모리 장치는 패스/리드 전압 생성기(104)로부터 출력되는 패스 전압(Vpass) 및 리드 전압(Vread)을 각각 프로그램 실행 구간과 프로그램 검증 구간에 비선택 워드 라인으로 제공할 수 있다. 하나의 차지 펌프 회로를 구비하고 두 동작 구간에 동일한 비선택 워드 라인들로 서로 다른 전압을 제공할 수 있다. 따라서, 차지 펌프 회로의 수를 감소시킬 수 있어 칩 면적의 감소 및 제어 동작의 간소화가 가능하다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 따른 플래시 메모리 장치는 프로그램 동작시에 소요되는 차지 펌프의 수를 줄임으로 칩 면적을 감소시킬 수 있다.

Claims

복수의 워드 라인들에 연결되는 메모리 셀들을 포함하는 셀 어레이; 그리고

프로그램 동작시 상기 복수의 워드 라인들 중 비선택 워드 라인들로 제공되는 제 1 전압과, 프로그램 검증 동작시 상기 비선택 워드 라인들로 제공되는 상기 제 1 전압보다 낮은 제 2 전압을 생성하기 위한 전압 발생기를 포함하되,

상기 전압 발생기는 동일한 차지 펌프 회로를 통하여 상기 제 1 및 제 2 전압을 생성하는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 전압 발생기는,

상기 차지 펌프 회로에 펌핑 클록을 제공하기 위한 발진기; 및

상기 프로그램 동작 또는 상기 프로그램 검증 동작에 대응하는 동작 모드에 응답하여 상기 차지 펌프 회로의 출력 전압을 상기 제 1 전압 또는 상기 제 2 전압으로 생성하는 전압 분배기를 더 포함하는 것을 특징으로 하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 전압 분배기는,

직렬 연결된 복수의 저항들로 구성되는 가변 저항기;

상기 직렬 연결된 복수의 저항들 각각을 스위칭하여 상기 가변 저항기의 저항 크기를 설정하는 스위치단; 그리고

상기 동작 모드에 따라 상기 스위치단을 제어하는 스위치 제어 회로를 포함하는 플래시 메모리 장치.
제 3 항에 있어서,

상기 동작 모드에 따라 상기 스위치 제어 회로에 선택 신호를 제공하는 프로그램 제어부를 더 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들은 셀 스트링 구조를 갖는 것을 특징으로 하는 플래시 메모리 장치.
제 4 항에 있어서,

상기 메모리 셀들은 낸드형 플래시 메모리 셀들인 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 제 2 전압은 읽기 동작 모드에서 상기 비선택 워드 라인들로 제공되는 것을 특징으로 하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 프로그램 동작시, 상기 복수의 워드 라인들 중 선택 워드 라인으로 제공되는 프로그램 전압을 생성하는 프로그램 전압 발생기를 더 포함하는 플래시 메모리 장치.
복수의 워드 라인들을 포함하는 메모리 셀 어레이;

선택 신호에 응답하여 제 1 전압과 제 2 전압 중 어느 하나를 생성하여 상기 복수의 워드 라인들 중 비선택 워드 라인들로 제공하는 전압 발생기; 및

프로그램 실행 구간에서 제 1 전압이, 프로그램 검증 구간에서 제 2 전압이 생성되도록 상기 선택 신호를 제공하는 프로그램 제어부를 포함하는 낸드 플래시 메모리 장치.
제 9 항에 있어서,

상기 전압 발생기는 하나의 전하 펌프 회로를 구비하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 10 항에 있어서,

상기 전압 발생기는 상기 선택 신호에 응답하여 상기 전하 펌프 회로의 출력 전압을 분배하는 분배 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 9 항에 있어서,

상기 제 1 전압 및 제 2 전압은 비선택 워드 라인으로 제공되는 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 9 항에 있어서,

상기 제 1 전압은, 프로그램 실행 동작시 선택 워드 라인에 연결되는 메모리 셀과 비트 라인을 연결하기 위한 패스 전압(Vpass)인 것을 특징으로 하는 낸드 플래시 메모리 장치.
제 9 항에 있어서,

상기 제 2 전압은, 프로그램 검증 동작시 선택 워드 라인에 연결되는 메모리 셀과 비트 라인을 연결하기 위한 리드 전압(Vread)인 것을 특징으로 하는 낸드 플래시 메모리 장치.