[go: up one dir, main page]

CN101136244B - 半导体存储器和系统 - Google Patents

半导体存储器和系统 Download PDF

Info

Publication number
CN101136244B
CN101136244B CN2007101462597A CN200710146259A CN101136244B CN 101136244 B CN101136244 B CN 101136244B CN 2007101462597 A CN2007101462597 A CN 2007101462597A CN 200710146259 A CN200710146259 A CN 200710146259A CN 101136244 B CN101136244 B CN 101136244B
Authority
CN
China
Prior art keywords
voltage
negative
bit line
line
word line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2007101462597A
Other languages
English (en)
Other versions
CN101136244A (zh
Inventor
小林广之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101136244A publication Critical patent/CN101136244A/zh
Application granted granted Critical
Publication of CN101136244B publication Critical patent/CN101136244B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

本发明提供了一种半导体存储器和系统。当存储单元被存取时，字驱动器将高电平电压提供到字线，而当存储单元不被存取时，字驱动器向字线提供为负电压的低电平电压。至少在存储单元不被存取时的待机时间段期间，预充电电路降低对位线的预充电电压供应能力。源极或漏极连接到位线的nMOS晶体管的衬底电压被设置成字线的低电平电压或者更低。因此，当字线和位线发生短路故障并且位线的电压在待机时间段期间改变到字线的低电平电压时，可以防止衬底电流在nMOS晶体管的源极和衬底之间或者在漏极和衬底之间流动。

Description

半导体存储器和系统
技术领域
本发明涉及包括连接到存储单元的位线和字线的半导体存储器。
背景技术
在诸如DRAM的半导体存储器中，存储单元经过根据字线的电压而操作的传输门连接到一对互补位线中的一条。在读操作中，保持在存储单元中的数据输出到位线中的一条上。在读操作之前，位线中的另一条被设置为预充电电压。然后，位线对之间的电压差被灵敏放大器放大并输出为读数据。通常，当DRAM待机时，位线被设置成预充电电压，而字线被设置成地电压或负电压。
例如，当字线和位线电短路并发生故障时，用冗余的字线代替故障字线。或者，用冗余的位线对代替故障位线对。然而，即使在故障排除之后，物理上也存在字线和位线之间的短路。因此，即使在故障排除之后，漏电流也经过短路部件从预充电电压线流向地线或负电压线。漏电流大的DRAM被作为坏芯片去除。
提出了在预充电电压线和位线之间放置电阻器元件来减少由字线和位线之间的短路故障导致的待机电流故障的方法(例如，第Hei8-263983号日本未审查的专利申请公布)。此外，提出了只在字线被激活之前的指定时间段期间将位线连接到预充电电压线、而在其它时间段(待机时间段)期间将位线设置成浮置状态的方法(例如，第Hei4-47588号日本未审查的专利申请公布、第Hei6-52681号日本未审查的专利申请公布)。
另外，通常情况下，为了防止pn结的正向电流(衬底电流)在晶体管的源极/漏极和衬底之间流动，nMOS晶体管的源极和漏极的低电平电压被设置成衬底电压或更高(例如，第2005-135461号日本未审查的专利申请公布)。
在普通DRAM中，连接到位线的nMOS晶体管的衬底电压被设置成地电压或负电压。位线的电压在存取操作期间变化到内部电源电压或者地电压，而在待机时间段期间被设置成预充电电压(预充电电压的值为内部电源电压的值的一半)。因此，衬底电流不流向连接到位线的nMOS晶体管。
然而，如果在待机时间段期间位线被设置成浮置状态的半导体存储器中字线和位线之间发生短路故障，则在待机时间段期间位线的电压逐渐变化至字线的低电平电压。如果字线的低电平电压低于连接到位线的nMOS晶体管的衬底电压，则衬底电流流向nMOS晶体管。结果，即使在规范被设计为在待机时间段期间将位线设置成浮置状态的半导体存储器中，也发生漏电流故障。
发明内容
本发明的一个目的在于防止在字线和位线之间发生短路故障时衬底电流流向连接到位线的晶体管。
在本发明的一方面中，存储单元包括数据存储部件和传输晶体管。位线连接到传输晶体管的源极/漏极之一。字线连接到传输晶体管的栅极。当存储单元被存取时，字驱动器将高电平电压提供到所述字线，而当存储单元不被存取时，字驱动器向字线提供为负电压的低电平电压。预充电电路包括将位线连接到预充电电压线的预充电开关，并至少在当存储单元不被存取时的待机时间段期间降低向位线提供预充电电压的能力。源极或漏极连接到位线的nMOS晶体管的衬底电压被设置成字线的低电平电压或者更低。因此，即使当字线和位线之间发生短路故障并且位线的电压在待机时间段期间改变成字线的低电平电压时，也可以防止衬底电流在nMOS晶体管的源极和衬底之间或者在其漏极和衬底之间流动。例如，上面的nMOS晶体管至少是预充电开关、构成灵敏放大器的晶体管、构成列开关的晶体管、传输晶体管、和将位线与灵敏放大器相连接的连接开关中的任一种。
附图说明
当结合附图阅读下面的详细描述时，本发明的特性、原理和用途将变得更加清楚，附图中类似的部分用相同的标号表示，其中：
图1是示出本发明的第一实施例的框图；
图2是示出图1中所示的存储器核心的细节的电路图；
图3是示出图2中所示的晶体管的状态的示意图；
图4是示出第一实施例的系统的框图；
图5是示出第一实施例的存储器的存取操作的时序图；
图6是示出本发明的第二实施例的存储器核心的电路图；
图7是示出本发明的第三实施例的框图；
图8是示出图7中所示的存储器核心的细节的电路图；
图9是示出第三实施例的存储器的存取操作的时序图；
图10是示出本发明的第四实施例的框图；
图11是示出本发明的第五实施例的框图；
图12是示出本发明的第六实施例的框图；
图13是示出本发明的第七实施例的框图；
图14是示出本发明的第八实施例的框图；
图15是示出本发明的第九实施例的框图；
图16是示出本发明的第十实施例的框图；以及
图17是示出本发明的第十一实施例的框图。
具体实施方式
下面，将利用附图描述本发明的实施例。在附图中，用粗线示出的每条信号线由多条线构成。另外，与粗线连接的方框部分由多个电路构成。信号通过其传输的每条信号线由与信号名称相同的标号表示。以“/”开头的每个信号表示负逻辑。以“Z”结束的每个信号表示正逻辑。附图中的每个双圈表示外部端子。
图1示出了本发明的第一实施例。例如，半导体存储器MEM为FCRAM(快速循环RAM)。FCRAM是包括DRAM存储单元并包括SRAM接口的伪SRAM。存储器MEM包括指令译码器10、核心控制电路12、VBB发生器14(单元衬底电压发生器)、VNN发生器16(负电压发生器)、VPP发生器18、VII发生器20、VPR发生器22、地址输入电路24、数据输入/输出电路26、以及存储器核心28。
虽然没有具体示出，但是半导体存储器MEM包括：冗余电路(冗余存储单元、冗余字线、以及冗余位线对)，用于救济故障存储单元等；冗余熔丝电路，用于使冗余电路操作；以及冗余控制电路。冗余熔丝电路存储故障地址。冗余控制电路检测与故障地址匹配的地址信号AD，禁止对正常存储单元的存取，并允许对冗余存储单元的存取。另外，半导体存储器MEM包括没有示出的刷新定时器、刷新地址计数器等，以自动执行刷新操作。由于本发明不涉及存储单元的刷新操作的控制，所以将不描述与刷新操作相关的电路和操作。
指令译码器10输出根据芯片使能信号CE1、写使能信号/WE、和输出使能信号/OE的逻辑电平识别的指令CMD作为读指令RD、写指令WR等，以对存储器核心28执行存取操作。读指令RD和写指令WR是用于允许存储器核心28执行存取操作的存取指令(存取请求)。
响应于读指令RD和写指令WR，核心控制电路12输出字线激活信号WLZ、灵敏放大器激活信号LEZ、预充电控制信号BRS、列选择信号CLZ，以允许存储器核心28执行读操作和写操作。字线激活信号WLZ是用于控制字线WL的激活时序的时序信号。灵敏放大器激活信号LEZ是用于控制灵敏放大器SA的激活时序的时序信号。列选择信号CLZ是用于控制列开关CSW的导通时序的时序信号。预充电控制信号BRS是用于控制预充电电路PRE的导通/关断的时序信号。
核心控制电路12具有在当存储单元MC不被存取时的待机时间段期间将预充电控制信号BRS设置成低逻辑电平的功能。得益于这个功能，在待机时间段期间，预充电电压VPR不被提供到位线BL、/BL，并且位线BL、/BL被设置成浮置状态。因此，即使当字线WL和位线BL(或/BL)之间发生短路故障，也防止了在用于将低电平电压提供到字线的负电压线VNN和预充电电压线VPR之间发生漏电故障。然而，注意的是，当字线WL和位线BL(或/BL)之间发生短路故障时，位线BL(或/BL)的电压在待机时间段期间逐渐变化到负电压VNN。
VBB发生器14产生存储单元阵列ARY的衬底电压VBB(例如，-0.5V)。衬底电压VBB(单元衬底电压)被提供到存储单元MC的传输晶体管(nMOS晶体管)的衬底。VNN发生器16产生字线WL的低电平电压VNN(例如，-0.5V；负电压)。在这个实施例中，低电平电压VNN的值被设置成与衬底电压VBB的值相同。顺便说一下，低电平电压VNN可以高于衬底电压VBB。VPP发生器18产生字线WL的高电平电压VPP(例如，2.5V；升压电压)。
VII发生器20产生作为存储器MEM的主电路的电源电压的内部电源电压VII(例如，1.6V)。VPR发生器22产生位线的预充电电压VPR(例如，0.8V(VII/2))。利用从存储器MEM的外部提供的外部电源电压VDD(未示出)，电压发生器14、16、18、20、22分别产生不受外部电源电压VDD和存储器MEM操作温度变化影响的恒定的内部电压VBB、VNN、VPP、VII、VPR。
地址输入电路24接收地址AD，并输出所接收的地址作为行地址RAD和列地址CAD。行地址RAD用于选择后面描述的字线WL。列地址CAD用于选择位线BL、/BL。
数据输入/输出电路26通过数据端子DQ接收写数据，并将所接收的数据输出到数据总线DB。另外，数据输入/输出电路26通过数据总线DB从存储单元MC接收读数据，并将所接收的数据输出到数据端字DQ。
存储器核心28包括存储单元阵列ARY、字译码器WDEC、字驱动器WDRV、灵敏放大器驱动器SRDRV、灵敏放大器SA、列开关CSW、预充电电路PRE、列译码器CDEC、读放大器RA、和写放大器WA。存储单元阵列ARY包括多个动态存储单元MC、连接到布置在一个方向上的存储单元MC的字线WL、以及连接到布置在与所述一个方向垂直的方向上的存储单元MC的位线BL、/BL。存储单元MC包括：电容器，用于将数据作为电荷进行保持；和传输晶体管，所述传输晶体管的漏极/源极中的一个和另一个分别连接到位线BL(或/BL)和电容器(数据存储部件)。电容器的另一端连接到预充电电压线VPR或没有示出的板电压线VCP。传输晶体管的栅极连接到字线WL。通过选择字线WL来执行读操作和写操作。
字译码器WDEC对行地址RAD进行译码，以选择任何字线WL。当存储单元MC被存取时，响应于从字译码器WDEC输出的译码信号，字驱动器WDRV同步于字线激活信号WLZ而将高电平电压VPP提供到字线WL。当存储单元MC不被存取时，字驱动器WDRV将低电平电压VNN提供到字线WL。灵敏放大器驱动器SADRV同步于灵敏放大器激活信号LEZ而激活灵敏放大器激活信号PSA、NSA。灵敏放大器SA同步于灵敏放大器激活信号PSA、NSA而操作，并将读到位线对BL、/BL的数据的信号量之差放大。
列开关CSW根据列地址CAD选择性导通，并将与列地址CAD相对应的位线BL、/BL连接到读放大器RA和写放大器WA。预充电电路PRE根据预充电控制信号BRS将预充电电压提供到位线BL、/BL。列地址译码器CDEC对列地址CAD进行译码，以选择数据DQ被输入到其/数据DQ被从其输出的位线对BL、/BL。在读存取操作中，读放大器RA放大通过列开关CSW输出的互补读数据。在写存取操作中，写放大器WA放大通过数据总线DB提供的互补写数据并将其提供到位线对BL、/BL。
图2示出了图1中所示的存储器核心28的细节。字线WL(WL0、WL1、WL2、...)通过存储单元MC连接到位线对BL、/BL之一，并通过位线BL、/BL进一步连接到灵敏放大器SA等。每个存储单元MC的传输晶体管TTR的栅极连接到字线WL，所述传输晶体管TTR的源极/漏极中的一个连接到位线BL(或/BL)，而另一个连接到存储节点ST。
灵敏放大器SA由输入和输出相互连接的一对CMOS反相器构成。一个CMOS反相器由pMOS晶体管PM1和nMOS晶体管NM1构成。另一个CMOS反相器由pMOS晶体管PM2和nMOS晶体管NM2构成。下面，pMOS晶体管和nMOS晶体管只称为pMOS和nMOS或者晶体管。晶体管PM1的栅极连接到位线/BL，它的漏极连接到位线BL，并在它的源极接收灵敏放大器激活信号PSA。晶体管NM1的栅极连接到位线/BL，它的漏极连接到位线BL，并在它的源极接收灵敏放大器激活信号NSA。晶体管PM2的栅极连接到位线BL，它的漏极连接到位线/BL，并在它的源极接收灵敏放大器激活信号PSA。晶体管NM2的栅极连接到位线BL，它的漏极连接到位线/BL，并在它的源极接收灵敏放大器激活信号NSA。灵敏放大器激活信号PSA、NSA同步于灵敏放大器激活信号LEZ的激活而被激活。
列开关CSW由将位线BL连接到数据线DT的nMOS晶体管NM3和将位线/BL连接到数据线/DT的nMOS晶体管NM4构成。各个晶体管NM3、NM4的栅极接收列选择信号CL。列选择信号CL同步于列选择信号CLZ而被激活。在读操作中，由灵敏放大器SA放大的位线BL、/BL上的读数据信号通过列开关CSW传输到数据线DT、/DT。在写操作中，通过数据线DT、/DT提供的写数据信号通过位线BL、/BL写到存储单元MC中。数据线DT、/DT连接到读放大器RA和写放大器WA。
预充电电路PRE由用于将位线BL、/BL相互连接的nMOS晶体管NM5和用于将互补位线BL、/BL分别连接到预充电电压线VPR的一对nMOS晶体管NM6、NM7(预充电开关)构成。晶体管NM5、NM6、NM7的栅极接收预充电控制信号BRS。当接收高逻辑电平的预充电控制信号BRS时，预充电电路PRE将预充电电压VPR提供到位线BL、/BL，还使得位线BL、/BL的电压相等。
灵敏放大器SA、列开关CSW、和预充电电路PRE形成在灵敏放大器区域SAA中。灵敏放大器区域SAA包括一个形成pMOS的n阱区(衬底；图3中的n阱)以及一个形成nMOS的p阱区(衬底；图3中的p阱)。此外，存储单元阵列ARY形成区域包括一个独立于灵敏放大器区域SAA的p阱区。
图3示出了图2所示的晶体管的状态。灵敏放大器SA的pMOS晶体管PM1-2的衬底电压(n阱电压)被设置成字线WL的高电平电压VPP。因此，即使当字线WL和位线BL(或/BL)之间发生短路故障、并且最坏情况是位线BL(或/BL)的电压改变到字线WL的高电平电压VPP时，也可以防止衬底电流(漏电流)在晶体管PM1-2的漏极(BL或/BL)和衬底n阱之间流动。
灵敏放大器SA的nMOS晶体管NM1-2的衬底电压(p阱电压)被设置成字线WL的低电平电压VNN。因此，即使当字线WL和位线BL(或/BL)之间发生短路故障并且位线BL(或/BL)的电压在待机时间段期间改变到字线WL的低电平电压VNN时，也可以防止衬底电流(漏电流)在晶体管NM1-2的漏极(BL或/BL)和衬底p阱之间流动。
相似地，列开关CSW的nMOS晶体管NM3-4和预充电电路PRE的nMOS晶体管NM5-7的衬底电压(p阱电压)被设置成低电平电压VNN。因此，即使当由于上述短路故障而导致位线BL(或/BL)的电压在待机时间段期间改变成低电平电压VNN时，也可以防止衬底电流(漏电流)在晶体管NM3-7的漏极(BL或/BL)和衬底p阱之间流动。
另外，存储单元MC的传输晶体管TTR(nMOS)的衬底电压(p阱电压)被设置成衬底电压VBB。衬底电压VBB的值被设置成与低电平电压VNN的值相同。因此，即使当由于上述短路故障而导致位线BL(或/BL)的电压在待机时间段期间改变成低电平电压VNN时，也可以防止衬底电流(漏电流)在传输晶体管TTR的源极/漏极之一(BL或/BL)和衬底p阱之间流动。
顺便说一下，灵敏放大器激活信号PSA的高电平电压和低电平电压是内部电源电压VII和VII/2。灵敏放大器激活信号NSA的高电平电压和低电平电压是VII/2和地电压VSS。列选择信号CLZ的高电平电压和低电平电压是内部电源电压VII和地电压VSS。数据线DT、/DT的高电平电压和低电平电压是内部电源电压VII和地电压VSS。预充电控制信号BRS的高电平电压和低电平电压是例如略高于内部电源电压VII的电压(VII+)和地电压VSS。字线WL的高电平电压和低电平电压是升压电压VPP和负电压VNN。存储单元MC的存储节点ST的电压和位线BL、/BL的电压在内部电源电压VII和地电压VSS之间变化。然而，注意的是，位线BL、/BL的电压紧接在存储单元MC被存取之前和之后被设置成预充电电压VPR。预充电电压VPR的值为VII/2。
图4示出了第一实施例的系统。顺便说一下，在后面描述的第二至第十一实施例中也构造与图4中的系统相同的系统。例如，所述系统形成为集成在硅衬底上的系统级封装SIP。SIP包括图1所示的存储器MEM、闪速存储器FLASH、对闪速存储器FLASH进行存取的存储器控制器MCNT、以及控制整个系统的CPU(控制器)。CPU、存储器MEM、和存储器控制器MCNT通过系统总线SBUS彼此连接。SIP可以通过外部总线连接到更高级别的系统。为了对存储器MEM进行存取，CPU输出指令信号CMD、地址信号AD、和写数据信号DQ，并从存储器MEM接收读数据信号DQ。
图5示出了第一实施例的存储器MEM的存取操作。这里，存储单元MC被存取时的时间段称为活跃时间段ACTV，而除活跃时间段ACTV之外的时间段称为待机时间段STBY。在活跃时间段ACTV期间，执行读操作、写操作和自刷新操作中的任意操作。顺便说一下，在刷新操作中，列选择信号CL保持低电平电压VSS。
在待机时间段期间，图1所示的核心控制电路12将预充电控制信号BRS设置成低电平电压VSS(图5(a，b))。即，在待机时间段期间，核心控制电路12作为预充电控制电路操作，其关断预充电电路PRE的晶体管NM5-7(预充电开关)。关断晶体管NM5-NM7可以防止在待机时间段STBY期间位线BL、/BL和预充电电压线VPR通过预充电电路PRE相连接。换言之，在当存储单元MC不被存取时的待机时间段STBY期间，向位线BL、/BL提供预充电电压VPR的能力下降。由于位线BL、/BL被设置成浮置状态，所以如果字线WL和位线BL、/BL之间存在漏电故障，则位线BL、/BL的电压逐渐下降到字线WL的低电平电压VNN(图5中的虚线(c))。
仅针对紧接在字线WL被激活成高电平电压VPP之前的预定时间段，预充电控制信号BRS被设置成高电平电压VII+(图5(d))。因而，位线BL、/BL被设置成预充电电压VPR。
响应于存取指令RD、WR或刷新请求，字线WL被激活成高电平电压VPP(图5(e))，并且数据被从存储单元MC读到位线BL、/BL之一(图5(f))。然后，灵敏放大器激活信号PSA、NSA被分别激活成高电平电压VII和低电平电压VSS，并且位线BL、/BL之间的电压差被放大(图5(g))。当灵敏放大器SA操作时，列选择信号CL改变到高电平电压VII，并且位线BL、/BL上的数据被读到数据线DT、/DT(图5(h))。
然后，去活(inactivate)字线WL(图5(i))，并去活灵敏放大器激活信号PSA、NSA(图5(j、k))。此后，将预充电控制信号BRS暂时设置成高电平电压VII+(图5(m))。从而，位线BL、/BL的电压被复位成预充电电压VPR(图5(n))。这样，完成了存取操作。
如上所述，在待机时间段STBY期间，位线BL、/BL的电压逐渐减小到字线WL的低电平电压VNN。然而，如图3中所示，连接到位线BL(或者/BL)的晶体管NM1-7、TTR的衬底电压被设置成与字线WL的低电平电压VNN相同的负电压。这可以防止衬底电流流向晶体管NM1-7、TTR。另外，在待机时间段STBY期间，预充电电路PRE的晶体管NM5-7关断。这可以防止漏电流在字线WL和预充电电压线VPR之间流动。结果，一定可以防止待机电流的增加。
如上所述，在第一实施例中，即使当字线WL和位线BL、/BL之间发生短路故障并且位线BL、/BL的电压在待机时间段STBY期间改变成字线WL的低电平电压VNN时，也可以防止衬底电流流向晶体管NM1-NM7、TTR以及晶体管PM1-PM2。
图6示出了本发明第二实施例的存储器核心28A。使用相同的标号表示与第一实施例中描述的元件相同的元件，并且省略对这些元件的详细描述。这个实施例的半导体存储器包括存储器核心28A，而不是第一实施例的存储器核心28。其它构造与第一实施例中相同。
仅存储器核心28A的预充电电路PRE与第一实施例中的预充电电路不同。通过在nMOS晶体管NM6、NM7的源极和预充电电压线VPR之间增加电阻器元件R1来构造预充电电路PRE。通过电阻器元件R1，与第一实施例中的预充电电路PRE相比，降低了向位线BL、/BL提供预充电电压VPR的能力。因此，即使当字线WL和位线BL(或/BL)之间发生短路故障时，也可以降低向字线WL提供低电平电压的负电压线VNN与预充电电压线VPR之间的漏电流量。因此，可以减小在待机时间段STBY期间位线BL、/BL的电压降低到负电压VNN的可能性。
在这个实施例的半导体存储器中，在待机时间段STBY和活跃时间段ACTV期间的操作与图5中的相同。如图3所示，晶体管NM1-7、TTR的衬底电压被设置成字线WL的低电平电压VNN。如图3所示，晶体管PM1-PM2的衬底电压被设置成字线WL的高电平电压VPP。因此，即使当字线WL和位线BL(或/BL)之间发生短路故障时，也可以防止衬底电流流向晶体管PM1-2、NM1-NM7、和TTR，这一定可以防止待机电流的增加。如上所述，在第二实施例中也可以获得与上面的第一实施例中相同的效果。
图7示出了本发明的第三实施例。使用相同的标号表示与第一实施例中描述的元件相同的元件，并省略对这些元件的详细描述。这个实施例的半导体存储器MEM(FCRAM)包括核心控制电路12B和存储器核心28B，而不是第一实施例中的核心控制电路12和存储器核心28。其它构造与第一实施例中相同。
通过将产生开关控制信号BT的功能增加到第一实施例的核心控制电路12来构造核心控制电路12B。开关控制信号BT控制图8所示的连接开关BT的操作。在待机时间段STBY期间，核心控制电路12B作为连接控制电路操作，其关断连接开关BT。存储器核心28B的存储单元阵列ARY包括多个存储器块MBLK(例如MBLK1-2)。其它构造与第一实施例的存储器核心28的构造相同。
图8示出了图7所示的存储器核心28B的细节。省略与上面描述的图2中相同构造的详细描述。在这个实施例中，预充电电路PRE形成于每个存储器块MBLK1-2中。在一对存储器块MBLK1-2之间共享灵敏放大器SA和列开关CSW(共享灵敏放大器系统)。为此，每个存储器块MBLK1-2的位线对BL、/BL通过连接开关BT连接到灵敏放大器SA和列开关CSW。当接收高电平电压的开关控制信号BT(BT1或BT2)时，连接开关BT将存储器块MBLK的位线BL、/BL连接到灵敏放大器SA和列开关CSW。与各个存储器块MBLK1-2相对应的预充电电路PRE和连接开关BT以彼此不同的时序操作，从而接收不同的预充电控制信号BRS1、BRS2和开关控制信号BT1、BT2。
连接开关BT由一对nMOS晶体管NM8、NM9构成。nMOS晶体管NM8-9的源极/漏极之一连接到位线BL(或/BL)，而nMOS晶体管NM8-9的源极/漏极中的另一个连接到内部位线IBL(或/IBL)。nMOS晶体管NM8-9的栅极接收开关控制信号BT(BT1、BT2)。
虽然没有具体示出，但是nMOS晶体管NM8-9的衬底电压(p阱电压)被设置成字线WL的低电平电压VNN。因此，即使当字线WL和位线BL(或/BL)之间发生短路故障并且位线BL(或/BL)的电压在待机时间段期间改变成字线WL的低电平电压VNN时，也可以防止衬底电流(漏电流)在晶体管NM8-9的漏极(BL或/BL)和衬底p阱之间流动。
预充电电路PRE、灵敏放大器SA、列开关CSW和存储单元MC的晶体管的衬底电压等的状态与第一实施例(图3)中的相同。顺便说一下，在这个实施例中，由于连接开关BT在待机时间段STBY期间关断，所以在待机时间段STBY期间内部位线IBL、/IBL的电压不降低到字线WL的低电平电压VNN。因此，灵敏放大器SA和列开关CSW的nMOS晶体管NM1-4的衬底电压例如可以被设置成地电压VSS。
图9示出了第三实施例的半导体存储器的存取操作。在这个实施例中，与第一实施例(图5)相比，增加了操作连接开关BT的开关控制信号BT的波形。其它信号的波形与图5中的波形相同。与将被存取的存储器块MBLK相对应的开关控制信号BT只在活跃时间段ACTV期间被设置为高电平电压VPP(例如，2.5V)，而在待机时间段STBY期间被设置为低电平电压VSS。顺便说一下，与不将被存取的存储器块MBLK相对应的开关控制信号BT和预充电控制信号BRS被保持在低电平电压VSS。
如上所述，在第三实施例中也可以获得与上面的第一实施例中相同的效果。另外，在包括连接开关BT并采用共享灵敏放大器系统的半导体存储器中，也可以防止衬底电流流向连接到位线BL、/BL的nMOS晶体管。结果，一定可以防止待机电流的增加。
图10示出了本发明的第四实施例。使用相同的标号表示与第一实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成VNN发生器16C，而不是第一实施例的VNN发生器16。另外，比较器30和短路电路32被增加到第一实施例的存储器MEM中。其它构造与第一实施例中的相同。
比较器30比较衬底电压VBB和负电压VNN，并且当衬底电压VBB高于负电压VNN时将检测信号VBBH激活到高逻辑电平。当检测信号VBBH为高逻辑电平时，短路电路32将衬底电压线VBB与负电压线VNN短路。当检测信号VBBH为低逻辑电平时，短路电路32断开衬底电压线VBB和负电压线VNN的连接。VCC发生器16C在检测信号VBBH为低逻辑电平时产生负电压VNN，并且在检测信号VBBH为高逻辑电平时停止产生负电压VNN的操作。
结果，当衬底电压VBB变得高于负电压VNN时，负电压的值变成与衬底电压VBB的值相同。因此，可以防止衬底电流流向存储单元MC的传输晶体管TTR。
如上所述，在第四实施例中也可以获得与上面的第一实施例中相同的效果。另外，即使当衬底电压VBB由于构成VBB发生器14和VNN发生器16C的晶体管之间的阈值电压差等而变得高于负电压VNN时，也可以防止衬底电流流向存储单元MC的传输晶体管TTR。结果，一定可以防止待机电流的增加。
图11示出了本发明的第五实施例。使用相同的标号表示与第一实施例和第四实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成VNN发生器16D和比较器30D，而不是第四实施例中的VNN发生器16C和比较器30。另外，去除了第四实施例中的短路电路32。其它构造与第四实施例中相同。
比较器30D比较衬底电压VBB和负电压VNN，并根据衬底电压VBB和负电压VNN之间的电压差产生多位检测信号VBBH。例如，检测信号VBBH由两位构成。当衬底电压VBB低于负电压VNN时，检测信号的值被设置成“00”。当衬底电压VBB高于负电压VNN时，检测信号VBBH的值随着衬底电压VBB和负电压VNN之间的电压差变大而变为“01”、“10”、“11”。
VNN发生器16D具有根据检测信号VBBH的值调节负电压VNN的值的开关控制功能。随着检测信号VBBH的值的增加，VNN发生器16D逐渐增大所产生的负电压VNN的值。由于负电压VNN增大，所以衬底电压VBB被设置成负电压VNN或更底。因此，可以防止衬底电流流向存储单元MC的传输晶体管TTR。如上所述，在第五实施例中也可以获得与上面的第一和第四实施例中相同的效果。
图12示出了本发明的第六实施例。使用相同的标号表示与第一、第四和第五实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成VBB发生器14E和VNN发生器16，而不是第五实施例中的VBB发生器14和VNN发生器16D。其它构造与第一实施例中相同。
VBB发生器14E具有根据检测信号VBBH的值调节衬底电压VBB的值的开关控制功能。随着检测信号VBBH的值的增大，VBB发生器14E逐渐减小所产生的衬底电压VBB的值。因此，衬底电压VBB被设置成负电压VNN或更低。因而，可以防止衬底电流流向存储单元MC的传输晶体管TTR。如上所述，在第六实施例中也可以获得与上面的第一、第四和第五实施例中相同的效果。
图13示出了本发明的第七实施例。使用相同的标号表示与第一实施例和第四实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成VNN发生器16F，而不是第四实施例中的VNN发生器16C。另外，从第四实施例的存储器MEM中去除了比较器30，并增加了编程电路34。其它构造与第四实施例中相同。
编程电路34包括熔丝，所述熔丝例如可从存储器MEM的外部编程并响应于禁止信号VNNDIS。编程电路34在熔丝未被编程时去活禁止信号VNNDIS，而在熔丝被编程时激活禁止信号VNNDIS。例如，熔丝是通过激光束的照射来编程的熔丝。或者，熔丝可以是通过过电压(overvoltage)或过电流(overcurrent)来编程的熔丝，或者可以利用电可编程非易失性存储单元来构成。
VNN发生器16F在禁止信号VNNDIS的去活(操作状态)期间产生负电压VNN，并在禁止信号VNNDIS的激活(非操作状态)期间停止产生负电压VNN的操作。短路电路32在禁止信号VNNDIS被去活(操作状态)时断开衬底电压线VBB和负电压线VNN的连接，而在禁止信号VNNDIS被激活(非操作状态)时使衬底电压线VBB和负电压线VNN短路。
在这个实施例中，例如，当在存储器MEM的测试过程中得出VBB发生器14产生的衬底电压VBB高于VNN发生器16F产生的负电压VNN时，编程电路34的熔丝被编程。从而，停止产生负电压VNN，并防止衬底电流流向存储单元MC的传输晶体管TTR。
如上所述，在第七实施例中也可以获得与上面的第一和第四实施例中相同的效果。另外，通过从存储器MEM的外部对编程电路34编程，停止产生负电压VNN。这可以使得不需要第四实施例中的比较器30的比较操作，从而可以降低功耗。
图14示出了本发明的第八实施例。使用相同的标号表示与第一、第四和第七实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成VNN发生器16G，而不是第七实施例中的VNN发生器16F。另外，通电复位电路36和操作使能电路38被增加到第七实施例的存储器MEM中。其它构造与第七实施例中相同。
当存储器MEM通电时，通电复位电路36激活通电复位信号POR一定的时间段直到外部电源电压上升到预定的电压，然后去活通电复位信号POR。存储器MEM的内部电路中，需要复位操作的电路在通电复位信号POR的激活期间被复位。顺便说一下，通电复位电路36也设在上面的第一至第七实施例的存储器MEM中。
在通电复位信号POR被去活之后，操作使能电路38将使能信号ENZ激活预定的时间段。因而，使能信号ENZ仅被激活从通电开始的预定时间段。在使能信号ENZ的激活期间，即使当禁止信号VNNDIS被激活时，VNN发生器16G也产生负电压VNN。如刚才所述，即使当编程电路34被编程时，也针对从通电开始的预定时间段，不仅利用VBB发生器14而且利用VNN发生器16G产生衬底电压VBB和负电压VNN。因此，即使当编程电路34被编程时，也可以减小直到衬底电压VBB和负电压VNN被设置成通电时期望的负电压的时间。结果，可以减小从通电直到半导体存储器MEM变得可存取的时间。换言之，可以使得直到衬底电压VBB和负电压VNN被设置成期望的负电压的时间恒定，而与编程电路34的编程状态无关。顺便说一下，当编程电路34未被编程时，VNN发生器16G一直操作，而不管使能信号ENZ的电平。
如上所述，在第八实施例中也可以获得与上面的第一、第四和第七实施例中相同的效果。另外，即使当编程电路34被编程时，也可以减小直到衬底电压VBB和负电压VNN被设置成通电时期望的负电压的时间。
图15示出了本发明的第九实施例。使用相同的标号表示与第一、第四、第七和第八实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成操作使能电路38H，而不是第八实施例中的操作使能电路38。另外，电压检测器40被增加到第八实施例的存储器MEM中。其它构造与第八实施例中的相同。
当衬底电压VBB和负电压VNN都为预置电压或更高时，电压检测器40去活检测信号DET。当衬底电压VBB和负电压VNN之一变得低于预置电压(例如，-0.3V)时，电压检测器40激活检测信号DET。操作使能电路38H同步于通电复位信号POR的激活而激活使能信号ENZ，并同步于检测信号DET的激活而去活使能信号ENZ。
在这个实施例中，不仅利用VBB发生器14而且利用VNN发生器16G来产生衬底电压VBB和负电压VNN，直到衬底电压VBB和负电压VNN之一在存储器MEM被通电之后变得低于预置电压。因此，即使当编程电路34被编程时，也可以减小直到衬底电压VBB和负电压VNN被设置成通电时期望的负电压的时间。如上所述，在第九实施例中也可以获得与第一、第四、第七、和第八实施例中相同的效果。
图16示出了本发明的第十实施例。使用相同的标号表示与第一、第四、第七、和第八实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成指令译码器10J和VNN发生器16J，而不是第八实施例中的指令译码器10和VNN发生器16G。另外，模式寄存器42被增加到第八实施例的存储器MEM中。其它构造与第八实施例中相同。
除了第一实施例中的指令译码器10的功能之外，指令译码器10J具有对指令信号CMD进行译码和识别模式寄存器设置指令MRS的功能。模式寄存器设置指令MRS是用来设置模式寄存器42的指令。
例如根据与模式寄存器设置指令MRS一起提供的地址信号AD设置模式寄存器42。模式寄存器42根据设置值输出禁止信号DISZ。模式寄存器42输出没有示出的另一模式信号，以改变存储器MEM的操作规范。
在禁止信号VNNDIS的去活(未编程状态)期间，VNN发生器16J忽视禁止信号DISZ。即，在禁止信号VNNDIS的去活期间，VNN发生器16J一直产生负电压VNN，而不管禁止信号DISZ的逻辑电平。当禁止信号DISZ在禁止信号VNNDIS的激活(编程状态)期间被激活时，VNN发生器16J即使在使能信号ENZ被激活时也不产生负电压VNN。因此，即使当对编程电路34编程时，也可以通过禁止信号DISZ控制通电时VNN发生器16J的操作/停止，所述禁止信号DISZ通过来自存储器MEM外部的控制而产生。
如上所述，在第十实施例中也可以获得与上面的第一、第四、第七、和第八实施例中相同的效果。另外，当通过来自存储器MEM外部的控制对编程电路34编程时，可以在通电时禁止VNN发生器16J操作。结果，可以降低通电时的峰值电流。
图17示出了本发明的第十一实施例。使用相同的标号表示与第一、第四、第七、第八、和第十实施例中描述的元件相同的元件，并省略这些元件的详细描述。在这个实施例中，形成第一实施例中的指令译码器10，而不是第十实施例中的指令译码器10J。另外，从第八实施例的存储器MEM中去除了模式寄存器42。此外，存储器MEM包括用于接收禁止信号DISZ的外部端子(压焊块)。其它构造与第十实施例中相同。
在这个实施例中，例如，通过经由接合线等将禁止信号端子DISZ连接到电源线，一直激活禁止信号DISZ。通过将禁止信号端子DISZ连接到地线，一直去活禁止信号DISZ。存储器MEM的根据禁止信号DISZ的电平的操作与第十实施例中相同。如上所述，在第十一实施例中也可以获得与上面的第一、第四、第七、第八、和第十实施例中相同的效果。
顺便说一下，在上面的实施例中，描述了这样的例子，其中，连接到位线BL、/BL的nMOS晶体管的衬底电压被设置成负电压VNN，连接到位线BL、/BL的pMOS晶体管的衬底电压被设置成升压电压VPP。本发明不限于这些实施例。例如，连接到位线BL、/BL的nMOS晶体管的衬底电压可以被设置成低于负电压VNN的值。另外，连接到位线BL、/BL的pMOS晶体管的衬底电压可以被设置成高于升压电压VPP的值。
包括第三实施例的连接开关BT的存储单元阵列ARY可以被应用于第二和第四至第十一实施例。第二实施例的预充电电路PRE可以被应用于第四至第十一实施例。
在上面的实施例中，描述了本发明应用于FCRAM(伪SRAM)的例子。本发明不限于这些实施例。例如，本发明可以应用于DRAM或SRAM。在这种情况下，响应外部刷新请求的外部刷新操作作为外部存取操作来执行。另外，本发明可以应用于SRAM、非易失性存储器等。
可以应用本发明的半导体存储器不限于半导体存储器芯片(半导体存储器器件)，可以是安装在图4所示的SIP、MCM(多芯片模块)或COC(Chip On Chip，片上芯片)上的半导体存储器，或者可以是实现于系统LSI中的半导体存储器核心(半导体存储器宏)。或者，它可以是实现于CPU中的嵌入式存储器。
从详细说明中，清楚了实施例的许多特征和优点，因此，权利要求意在覆盖落入其实质精神和范围内的实施例的所有这种特征和优点。另外，由于对本领域技术人员来说可以容易地进行多种修改和改变，所以不期望将本发明实施例限制于所示出和描述的具体构造和操作，因此，所以合适的修改和等同物可被认为落入本发明的范围。

Claims (17)

1.一种半导体存储器，包括：
存储单元，该存储单元包括数据存储部件和传输晶体管；
位线，该位线连接到所述传输晶体管的源极/漏极之一；
字线，该字线连接到所述传输晶体管的栅极；
字驱动器，当所述存储单元被存取时，该字驱动器将高电平电压提供到所述字线，当所述存储单元不被存取时，该字驱动器向所述字线提供为负电压的低电平电压；
预充电电路，该预充电电路包括将所述位线连接到预充电电压线的预充电开关；
预充电控制电路，该预充电控制电路在所述存储单元不被存取时的待机时间段期间关断所述预充电开关；以及
nMOS晶体管，该nMOS晶体管的源极或漏极连接到所述位线，并且该nMOS晶体管的衬底电压被设置成所述字线的低电平电压或更低。
2.如权利要求1所述的半导体存储器，其中，所述预充电电路包括布置在所述位线和所述预充电电压线之间的电阻器元件。
3.如权利要求1所述的半导体存储器，还包括灵敏放大器，该灵敏放大器连接到所述位线并包括所述nMOS晶体管。
4.如权利要求1所述的半导体存储器，还包括列开关，该列开关包括将所述位线连接到数据线的所述nMOS晶体管。
5.如权利要求1所述的半导体存储器，还包括升压电路，用于产生高于电源电压的升压电压，其中，
所述字驱动器将所述升压电压作为所述高电平电压提供到所述字线，并且源极或漏极连接到所述位线的pMOS晶体管的衬底电压被设置成所述升压电压或更高。
6.如权利要求5所述的半导体存储器，还包括灵敏放大器，该灵敏放大器连接到所述位线并包括所述pMOS晶体管。
7.如权利要求1所述的半导体存储器，还包括：
灵敏放大器，用于放大在所述位线上的电压值；和
连接开关，用于连接所述位线和所述灵敏放大器。
8.如权利要求7所述的半导体存储器，还包括连接控制电路，用于在所述待机时间段期间关断所述连接开关。
9.如权利要求1所述的半导体存储器，还包括：
单元衬底电压发生器，用于产生单元衬底电压，该单元衬底电压是所述存储单元的所述传输晶体管的衬底电压；
负电压发生器，用于产生所述字线的负电压；
比较器，用于比较所述单元衬底电压和所述负电压；以及
短路电路，用于使单元衬底电压线与负电压线短路，所述单元衬底电压被提供到所述单元衬底电压线，所述负电压被提供到所述负电压线，其中，
当所述比较器检测到所述单元衬底电压高于所述负电压时，所述负电压发生器停止产生所述负电压的操作，并且所述短路电路使所述单元衬底电压线与所述负电压线短路。
10.如权利要求1所述的半导体存储器，还包括：
单元衬底电压发生器，用于产生单元衬底电压，该单元衬底电压是所述存储单元的所述传输晶体管的衬底电压；
负电压发生器，用于通过开关控制产生作为所述字线的负电压的多种电压；
比较器，用于比较所述单元衬底电压和所述负电压，其中，
当所述比较器检测到所述单元衬底电压高于所述负电压时，所述负电压发生器执行增加将要产生的负电压使得所述单元衬底电压等于或低于所述负电压的开关控制。
11.如权利要求1所述的半导体存储器，还包括：
单元衬底电压发生器，用于通过开关控制产生作为单元衬底电压的多种电压，该单元衬底电压是所述存储单元的所述传输晶体管的衬底电压；
负电压发生器，用于产生所述字线的负电压；
比较器，用于比较所述单元衬底电压和所述负电压，其中，
当所述比较器检测到所述单元衬底电压高于所述负电压时，所述单元衬底电压发生器执行减小将要产生的单元衬底电压使得所述单元衬底电压等于或低于所述负电压的开关控制。
12.如权利要求1所述的半导体存储器，还包括：
单元衬底电压发生器，用于产生单元衬底电压，该单元衬底电压是所述传输晶体管的衬底电压；
负电压发生器，用于产生所述字线的负电压；
编程电路，用于将所述负电压发生器设置成非操作状态；以及
短路电路，用于在所述负电压发生器被所述编程电路设置成非操作状态时使单元衬底电压线与负电压线短路，所述单元衬底电压被提供到所述单元衬底电压线，所述负电压被提供到所述负电压线。
13.如权利要求12所述的半导体存储器，还包括操作使能电路，用于从通电开始将使能信号激活预定的时间段，其中，
被所述编程电路设置成非操作状态的所述负电压发生器只在所述使能信号的激活期间操作。
14.如权利要求13所述的半导体存储器，还包括电压检测器，用于在所述单元衬底电压和所述负电压之一低于预置电压时激活检测信号，其中，
所述操作使能电路与所述检测信号的激活同步地去活所述使能信号。
15.如权利要求13所述的半导体存储器，其中，当由所述半导体存储器的外部控制设置的禁止信号被激活时，被所述编程电路设置成非操作状态的所述负电压发生器停止产生所述负电压，而不管所述使能信号的状态。
16.一种包括半导体存储器和控制器的系统，所述控制器控制对所述半导体存储器的存取，其中，所述半导体存储器包括：
存储单元，该存储单元包括数据存储部件和传输晶体管；
位线，该位线连接到所述传输晶体管的源极/漏极之一；
字线，该字线连接到所述传输晶体管的栅极；
字驱动器，当所述存储单元被存取时，该字驱动器将高电平电压提供到所述字线，当所述存储单元不被存取时，该字驱动器向所述字线提供为负电压的低电平电压；
预充电电路，该预充电电路包括将所述位线连接到预充电电压线的预充电开关；
预充电控制电路，该预充电控制电路在所述存储单元不被存取时的待机时间段期间关断所述预充电开关；以及
nMOS晶体管，该nMOS晶体管的源极或漏极连接到所述位线，并且该nMOS晶体管的衬底电压被设置成所述字线的低电平电压或者更低。
17.一种半导体存储器，包括：
存储单元，该存储单元包括数据存储部件和传输晶体管；
位线，该位线连接到所述传输晶体管的源极/漏极之一；
字线，该字线连接到所述传输晶体管的栅极；
字驱动器，当所述存储单元被存取时，该字驱动器将高电平电压提供到所述字线，当所述存储单元不被存取时，该字驱动器向所述字线提供为负电压的低电平电压；
预充电电路，该预充电电路包括将所述位线连接到预充电电压线的预充电开关；以及
nMOS晶体管，该nMOS晶体管的源极或漏极连接到所述位线，并且该nMOS晶体管的衬底电压被设置成所述字线的低电平电压或者更低，
其中，在所述存储单元不被存取时的待机时间段期间，所述位线被设置成浮置状态。
CN2007101462597A 2006-08-30 2007-08-30 半导体存储器和系统 Expired - Fee Related CN101136244B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006233204A JP5034379B2 (ja) 2006-08-30 2006-08-30 半導体メモリおよびシステム
JP2006233204 2006-08-30
JP2006-233204 2006-08-30

Publications (2)

Publication Number Publication Date
CN101136244A CN101136244A (zh) 2008-03-05
CN101136244B true CN101136244B (zh) 2010-09-29

Family

ID=38870307

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007101462597A Expired - Fee Related CN101136244B (zh) 2006-08-30 2007-08-30 半导体存储器和系统

Country Status (5)

Country Link
US (2) US7630260B2 (zh)
EP (1) EP1898422A1 (zh)
JP (1) JP5034379B2 (zh)
KR (1) KR100992473B1 (zh)
CN (1) CN101136244B (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009061532A1 (en) * 2007-11-08 2009-05-14 Rambus Inc. Voltage-stepped low-power memory device
WO2010013449A1 (ja) * 2008-08-01 2010-02-04 パナソニック株式会社 半導体記憶装置
KR101096225B1 (ko) * 2008-08-21 2011-12-22 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
US7813209B2 (en) * 2008-10-01 2010-10-12 Nanya Technology Corp. Method for reducing power consumption in a volatile memory and related device
JP5410073B2 (ja) * 2008-11-05 2014-02-05 ルネサスエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の動作方法
US8189415B2 (en) * 2009-10-05 2012-05-29 Nanya Technology Corp. Sensing amplifier applied to at least a memory cell, memory device, and enhancement method for boosting the sensing amplifier thereof
KR101636015B1 (ko) * 2010-02-11 2016-07-05 삼성전자주식회사 불휘발성 데이터 저장 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템
US8120968B2 (en) * 2010-02-12 2012-02-21 International Business Machines Corporation High voltage word line driver
CN102290096A (zh) * 2010-06-18 2011-12-21 黄效华 静态随机存取存储器的译码和逻辑控制电路
US8605489B2 (en) * 2011-11-30 2013-12-10 International Business Machines Corporation Enhanced data retention mode for dynamic memories
US8953370B2 (en) * 2013-02-21 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell with decoupled read/write path
US9208833B2 (en) 2013-04-23 2015-12-08 Micron Technology Sequential memory operation without deactivating access line signals
US9117547B2 (en) 2013-05-06 2015-08-25 International Business Machines Corporation Reduced stress high voltage word line driver
US8917560B1 (en) * 2013-11-13 2014-12-23 Nanya Technology Corporation Half bit line high level voltage genertor, memory device and driving method
US9583219B2 (en) * 2014-09-27 2017-02-28 Qualcomm Incorporated Method and apparatus for in-system repair of memory in burst refresh
JP5941577B1 (ja) * 2015-05-11 2016-06-29 力晶科技股▲ふん▼有限公司 半導体記憶装置
KR102354350B1 (ko) * 2015-05-18 2022-01-21 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
FR3077677B1 (fr) 2018-02-06 2020-03-06 Stmicroelectronics (Rousset) Sas Procede de precharge d'une alimentation de circuit integre, et circuit integre correspondant
US10861513B2 (en) * 2018-10-31 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with selective precharging
CN113674787B (zh) * 2021-08-26 2023-10-20 上海交通大学 在dram标准单元上实现非逻辑操作的方法及电路

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0447588A (ja) * 1990-06-15 1992-02-17 Oki Electric Ind Co Ltd 半導体記憶装置
JPH0652681A (ja) 1992-07-29 1994-02-25 Nec Kyushu Ltd 半導体集積装置
US5499211A (en) 1995-03-13 1996-03-12 International Business Machines Corporation Bit-line precharge current limiter for CMOS dynamic memories
JPH08297972A (ja) * 1995-04-26 1996-11-12 Fujitsu Ltd ダイナミック形半導体記憶装置
US6831317B2 (en) * 1995-11-09 2004-12-14 Hitachi, Ltd. System with meshed power and signal buses on cell array
US6320782B1 (en) * 1996-06-10 2001-11-20 Kabushiki Kaisha Toshiba Semiconductor memory device and various systems mounting them
WO1998058382A1 (en) * 1997-06-16 1998-12-23 Hitachi, Ltd. Semiconductor integrated circuit device
WO1999000846A1 (en) * 1997-06-27 1999-01-07 Hitachi, Ltd. Semiconductor integrated circuit device
US6141259A (en) * 1998-02-18 2000-10-31 Texas Instruments Incorporated Dynamic random access memory having reduced array voltage
JPH11339470A (ja) * 1998-05-25 1999-12-10 Hitachi Ltd ダイナミック型ｒａｍ
US6535415B2 (en) * 1999-02-22 2003-03-18 Hitachi, Ltd. Semiconductor device
US6236605B1 (en) * 1999-03-26 2001-05-22 Fujitsu Limited Semiconductor integrated circuit and semiconductor memory device including overdriving sense amplifier
JP3237654B2 (ja) * 1999-05-19 2001-12-10 日本電気株式会社 半導体装置
TW535161B (en) * 1999-12-03 2003-06-01 Nec Electronics Corp Semiconductor memory device and its testing method
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
US6343044B1 (en) * 2000-10-04 2002-01-29 International Business Machines Corporation Super low-power generator system for embedded applications
DE10056293A1 (de) * 2000-11-14 2002-06-06 Infineon Technologies Ag Schaltungsanordnung zur Erzeugung einer steuerbaren Ausgangsspannung
JP2003132683A (ja) * 2001-10-23 2003-05-09 Hitachi Ltd 半導体装置
TW556226B (en) * 2002-04-09 2003-10-01 Winbond Electronics Corp Dual-phase pre-charging circuit and the assembled static-current elimination circuit
US7050323B2 (en) * 2002-08-29 2006-05-23 Texas Instruments Incorporated Ferroelectric memory
JP2004213722A (ja) * 2002-12-27 2004-07-29 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路装置
JP2004247026A (ja) * 2003-01-24 2004-09-02 Renesas Technology Corp 半導体集積回路及びｉｃカード
JP4245147B2 (ja) 2003-10-28 2009-03-25 エルピーダメモリ株式会社 階層ワード線方式の半導体記憶装置と、それに使用されるサブワードドライバ回路
JP4422558B2 (ja) * 2004-06-10 2010-02-24 富士通マイクロエレクトロニクス株式会社 メモリ装置
JP2006040495A (ja) * 2004-07-30 2006-02-09 Renesas Technology Corp 半導体集積回路装置
KR100702004B1 (ko) * 2004-08-02 2007-03-30 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 비트 라인 센싱 방법
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR100621554B1 (ko) * 2005-08-01 2006-09-11 삼성전자주식회사 반도체 메모리 장치
US7372746B2 (en) * 2005-08-17 2008-05-13 Micron Technology, Inc. Low voltage sensing scheme having reduced active power down standby current
US7375999B2 (en) * 2005-09-29 2008-05-20 Infineon Technologies Ag Low equalized sense-amp for twin cell DRAMs
JP4911988B2 (ja) * 2006-02-24 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2008065971A (ja) * 2006-08-10 2008-03-21 Fujitsu Ltd 半導体メモリおよびメモリシステム

Also Published As

Publication number Publication date
US20080056021A1 (en) 2008-03-06
US20100046307A1 (en) 2010-02-25
CN101136244A (zh) 2008-03-05
JP5034379B2 (ja) 2012-09-26
JP2008059653A (ja) 2008-03-13
KR20080021545A (ko) 2008-03-07
EP1898422A1 (en) 2008-03-12
US7630260B2 (en) 2009-12-08
US8144536B2 (en) 2012-03-27
KR100992473B1 (ko) 2010-11-08

Similar Documents

Publication Publication Date Title
CN101136244B (zh) 半导体存储器和系统
TWI761648B (zh) 半導體記憶元件以及操作半導體記憶元件的方法
JP5041631B2 (ja) 半導体記憶装置
US7675801B2 (en) Semiconductor memory device and refresh method for the same
US6418075B2 (en) Semiconductor merged logic and memory capable of preventing an increase in an abnormal current during power-up
US8630138B2 (en) Memory system including semicondutor memory for decoupling bad memory block from sense amplifier in standby period
US20080031068A1 (en) Dynamic memory refresh configurations and leakage control methods
US9455047B2 (en) Memory device to correct defect cell generated after packaging
EP0585870B1 (en) Dynamic random access memory with voltage stress applying circuit
JP2007257707A (ja) 半導体記憶装置
JP2000149547A (ja) 半導体記憶装置
US11508456B2 (en) Semiconductor memory device capable of increasing flexibility of a column repair operation
JP5119795B2 (ja) 半導体メモリ、半導体メモリのテスト方法およびシステム
JP5303985B2 (ja) 半導体記憶装置、半導体記憶装置の動作方法およびメモリシステム
US20170062039A1 (en) Memory device that supports multiple memory configurations
KR100799948B1 (ko) 반도체 집적 회로
US7869291B2 (en) Precharge voltage supply circuit and semiconductor device using the same
CN117012240A (zh) 用于感测放大器电压控制的设备
KR100816729B1 (ko) 코어전압 생성 장치 및 그를 포함하는 반도체 메모리 장치
US20070247959A1 (en) Semiconductor memory device
US7961537B2 (en) Semiconductor integrated circuit
US20240221860A1 (en) Semiconductor memory device and method of operating semiconductor memory device
JP2000030455A (ja) 半導体記憶装置
JP4986345B2 (ja) 半導体集積回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081024

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081024

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150514

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150514

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Kanagawa

Patentee before: Fujitsu Semiconductor Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100929

Termination date: 20200830

CF01 Termination of patent right due to non-payment of annual fee