BE1005226A5 - Multiplicateur analogique mosfet. - Google Patents
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Abstract
Un multiplicateur analogique MOSFET avec un moyen linéaire résistif MOSFET variable destiné à faire varier linéairement un courant de sortie I en fonction de tensions d'entrée symétriques provenant de sources de tension V2 et -v2 et d'une tension d'entrée provenant d'une source de tension d'entrée V1 associé opérativement aux tensions d'entrée symétriques provenant des sources de tension V2 et -V2, le moyen linéaire MOSFET variable possédant un noeud A destiné à émettre le courant de sortie I modifiée est divulgué. Une unité d'amplification opérationnelle destiné à amplifier le courant de sortie 1 modifié linéairement et qui compend un amplificateur opérationnel U dont la borne d'entrée d'inversion est reliée au noeud A du moyen linéaire MOSFET, la borne d'entrée sans inversion étant reliée à la masse et présentant une borne de sortie. L'unité d'amplication opérationnelle comprend en outre un élément de rétroaction Z relié entre la borne d'entrée d'inversion et la borne de sortie de l'amplificateur opérationnel U, la borne de sortie générant en fonctionnement une tension Vo.
Description
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DESCRIPTION MULTIPLICATEUR ANALOGIQUE MOSFET
ARRIERE-PLAN DE L'INVENTION Domaine de l'invention
L'invention concerne un multiplicateur analogique résistif MOSFET variable, et plus particulièrement un multiplicateur analogique résistif MOSFET variable obtenu en recourant à un moyen linéaire résistif MOSFET variable comprenant deux MOSFETs destinés à éliminer la composante non linéaire du courant du MOSFET, ce qui améliore considérablement la précision du multiplicateur.
Divulgation
Récemment, lors du développement de la technologie VLSI (Very Large Scale Integration = Intégration à très grande échelle), le besoin est apparu d'incorporer la technologie de l'intégration non seulement dans les systèmes numériques mais également dans les systèmes analogiques. Ainsi, la technologie numérique n'est pas seulement utilisée par exemple en ordinateur mais est également utilisée dans un domaine nouveau capable de permettre l'humanisation ou la réalisation d'un réseau neuronal de technique de communication entre des systèmes commandés à distance ou entre des connexions d'utilisateurs.
Dans ces circonstances, le système digital de la technologie VLSI existante se heurte à des limites à la fois du point de vue algorithmique et du point de vue de la réalisation de la simulation, c'est-à-dire d'une liaison en temps réel avec le monde extérieur.
Pour l'opération de multiplication, qui est basée sur une procédure qui recourt à la technologie VLSI, le fait que les dimensions requises pour les circuits nécessaires augmentent considérablement et que la vitesse de fonctionnement du système limite le fonctionnement synchrone du système pose problème.
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De plus, la technologie des circuits intégrés analogiques se heurte à des difficultés d'incorporation de la technologie VOLS) suite à sa précision limitée et à des difficultés de conception du système lui-même.
Pour ces raisons, un objet de la présente invention est de résoudre les problèmes mentionnés ci-dessus et de proposer un multiplicateur analogique MOSFET qui permet un fonctionnement précis de l'opération de multiplication en recourant à la technologie VLSI qui présente l'avantage d'être à la fois un système numérique et un circuit intégré analogique nouveau.
En outre, un autre objet de la présente invention est de proposer un type hybride analogique-numérique de synapse neuronal artificiel en vue de réaliser un module de base d'une nouvelle génération de technologie d'ordinateur.
Les objets ci-dessus doivent être considérés comme présentant seulement certaines des caractéristiques et applications les plus évidentes de l'invention. De nombreux autres résultats bénéfiques peuvent être obtenus en appliquant l'invention divulguée d'une autre manière ou en modifiant l'invention tout en restant à l'intérieur du domaine couvert par la divulgation. Par conséquent, d'autres objets et une compréhension plus complète de l'invention peuvent être obtenus en se référant à la fois au résumé de l'invention et à la description détaillée, ci-dessous, qui décrivent le mode de réalisation préféré, ainsi qu'au domaine couvert par l'invention, tel que défini par les revendications examinées en association avec les dessins annexés.
RESUME DE L'INVENTION
Le multiplicateur analogique MOSFET de la présente invention est défini par les revendications sur base d'un mode de réalisation spécifique représenté dans les dessins annexés. Pour résumer l'invention, l'invention concerne un multiplicateur analogique MOSFET comprenant un moyen linéaire résistif MOSFET
20 variable qui comprend un MOSFET 01 possédant une électrode de grille reliée à une source de tension V1, une électrode de drain reliée à une source de tension
V2 et une électrode de source.
Un MOSFET Q2 avec une électrode de source et une électrode de grille est relié à une source de tension-V2 et à une électrode de drain, les sources de tension V2 et-V2 fournissant des tensions d'entrée symétriques en fonctionnement, et l'électrode de source du MOSFET 01 et
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l'électrode de drain du MOSFET Q2 étant reliées à un noeud A. En fonctionnement, le noeud A génère un courant 1 qui varie linéairement. Une unité d'amplification opérationnelle 10 comprenant un amplificateur opérationnel U est destinée à amplifier le courant de sortie 1 variant linéairement. L'amplificateur opérationnel U possède une borne d'entrée d'inversion reliée au premier noeud A du moyen linéaire résistif MOSFET 20 variable et une borne d'entrée sans inversion reliée à la masse, ainsi qu'une borne de sortie.
Un élément de rétroaction Z est relié à la borne d'entrée d'inversion et à la borne de sortie, la borne de sortie générant en fonctionnement une tension variable V..
Le multiplicateur analogique MOSFET peut comprendre en outre un MOSFET Q3 interposé opérativement entre le noeud A et la borne d'entrée d'inversion de l'amplificateur opérationnel U de l'unité d'amplification opérationnelle 10. Le MOSFET Q3 possédant une électrode de grille lui permettant de recevoir un signal d'entrée provenant d'un état neuronal.
Le multiplicateur analogique MOSFET peut en outre comprendre un MOSFET Q4 interposé opérativement entre la source de tension V2 et l'électrode de drain du MOSFET Cl du moyen linéaire résistif MOSFET 220 variable, et un
MOSFET Q5 interposé opérativement entre la source de tension-V et t'étec- trode de source et l'électrode de grille du MOSFET 02, les électrodes de grille des
MOSFETs Q4 et Q5 étant mutuellement reliées pour permettre l'injection d'un signal d'entrée provenant d'un état neuronal.
Dans le multiplicateur analogique MOSFET, les MOSFETs Cl et Q2 sont de préférence des MOSFETs fonctionnant en mode de déplétion.
Les traits les plus évidents et importants de la présente invention ont été décrits ci-dessus de manière à permettre une meilleure compréhension de la description détaillée de l'invention qui suit et de mieux apprécier la présente contribution à la technique actuelle. Des caractéristiques supplémentaires de l'invention décrites ci-dessous forment l'objet des revendications de l'invention.
Les personnes expérimentées dans la technique remarqueront que la conception et le mode de réalisation particulier divulgués ici peuvent être facilement utilisés pour servir de base à la modification ou à la conception d'autres structures destinées à réaliser les mêmes objectifs que ceux de la présente invention. En outre, les personnes expérimentées dans la technique réaliseront que de telles constructions équivalentes ne s'éloignent pas de l'esprit et de l'invention et du domaine qu'elle couvre, tels qu'ils sont repris dans les revendications.
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DESCRIPTION SUCCINCTE DES DESSINS
Pour mieux comprendre la nature et les objets de l'invention, on se référera à la description détaillée qui suit, en association aux dessins annexés, dans lesquels : la figure 1 A représente le symbole d'un MOSFET ; la figure 1 B représente un circuit équivalent dans la plage non saturée d'un MOSFET ; la figure 2 représente un circuit de principe selon la présente invention ; la figure 3 représente un circuit d'un multiplicateur analogique MOSFET selon la présente invention ; la figure 4 représente un premier mode de réalisation de la présente invention ; et la figure 5 représente un second mode de réalisation de la présente invention.
Des références numériques identiques désignent des éléments similaires à travers les différentes figures des dessins.
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DESCRIPTION DETAILLEE DE L'INVENTION
La figure 1 A représente un symbole d'un MOSFET possédant une électrode de grille, une électrode de source et une électrode de drain.
La figure 18 représente un circuit équivalent d'un MOSFET dans sa plage non saturée, dans laquelle les caractéristiques du courant de drain dans la région de résistance peuvent être exprimées par les équations suivantes :
EMI5.1
Dans lesquelles : Il mobilité du porteur majoritaire.
Cox capacité spécifique par unité de surface de grille.
L : longueur du canal.
W. largeur du canal (dans la direction perpendiculaire à L).
V tension entre l'électrode de drain et l'électrode de source. gs tension entre l'électrode de grille et l'électrode de source.
Vt tension de seuil.
La figure 2 est une vue schématique de la présente invention dans laquelle, en vue d'éliminer la composante non linéaire du courant de l'équation (1), deux
MOSFETs Q1 et Q2 (qui sont du type à déplétion) sont utilisés comme représenté, et dans lesquels l'électrode de source du MOSFET Q1 est reliée à l'électrode de drain du MOSFET Q2 pour générer de là un courant 1.
L'électrode. de grille du MOSFET Q1 est reliée à une source de tension V1 servant d'entrée opérationnelle et l'électrode de drain de ce même MOSFET est reliée à une source de tension V servant d'entrée opérationnelle, pour provoquer l'écoulement d'un courant 11 entre la source de tension V2 et le MOSFET Q1. L'électrode de source du MOSFET Q2 est reliée à la source de tension-V2 servant de source opérationnelle, et est également reliée à l'électrode de grille de ce même
MOSFET, pour provoquer l'écoulement d'un ouvrant 12 entre le MOSFET Q2 et la source de tension-V2.
On remarque clairement que les sources de tension V2
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et-V2 fournissent des tensions d'entrée symétriques aux MOSFETs Q1 et Q2 et ce simultanément.
Les caractéristiques liant la tension et le courant des MOSFETs Q1 et Q2 peuvent dès lors être exprimées par les équations qui suivent.
La caractéristique tension/courant du MOSFET Q1 est décrite comme suit :
EMI6.1
et la caractéristique tension/courant du MOSFET Q2 est donnée par l'équation cidessous :
EMI6.2
EMI6.3
La relation tension/courant résultante peut dès lors être calculée à partir des équations (3) et (4) comme suit :
EMI6.4
EMI6.5
où a = (Cox, X. /)/L.
EMI6.6
De ce qui précède, on remarquera que le terme quadratique est éliminé du résultat.
La figure 3 représente un circuit d'un multiplicateur analogique MOSFET selon la présente invention. Si l'on se réfère aux dessins, on y voit représenté un moyen linéaire résistif MOSFET 20 variable dans lequel l'électrode de grille du MOSFET Q1 est reliée à une source de tension V1 servant d'entrée opérationnelle, l'électrode de drain de celui-ci, qui représente une borne d'entrée, étant reliée à une source de tension V2 fournissant une entrée opérationnelle.
L'électrode de source du MOSFET Q2 qui constitue l'autre borne d'entrée, est reliée à la source de tension-V2 fournissant une entrée opérationnelle et est reliée à l'électrode de grille de celui-ci. L'électrode de source du MOSFET Q1 est reliée à l'électrode de drain du MOSFET Q2, la liaison les reliant, c'est-à-dire le noeud A, étant reliée à une borne d'entrée d'inversion d'un amplificateur opérationnel U d'une unité d'amplification opérationnelle 10. Une borne d'entrée
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sans inversion de l'amplificateur opérationnel U est reliée à la masse et la borne de sortie de celui-ci est reliée à travers un élément de rétroaction Z à leur borne d'entrée d'inversion dont la description du fonctionnement est donnée ci-dessous.
Si l'on se réfère aux dessins, la tension de sortie Va obtenue à partir des
EMI7.1
courants 11 et 12 traversant les MOSFETs Q1 et Q2 et l'élément de rétroaction Z reçoit une valeur proportionnelle au produit des tensions d'entrée provenant des sources de tension V1 (VOS) et V2 (Vg), respectivement. Le résultat d'un tel fonctionnement opérationnel peut être obtenu à partir d'un circuit simple et nouveau recourant à une caractéristique linéaire primaire des MOSFETs, en nette opposition au circuit de la technique connue.
La figure 4 représente un premier mode de réalisation de la présente invention, dans lequel en relation avec la figure 3, un MOSFET Q3 est relié entre le moyen linéaire résistif MOSFET 20 variable et la borne d'entrée d'inversion de l'amplificateur opérationnel U de l'unité d'amplification opérationnelle 10, de manière à introduire le signal d'état neuronal à travers l'électrode de grille de ce MOSFET Q3.
Selon le mode de réalisation mentionné plus haut, si la tension d'entrée de la source de tension V2 du moyen linéaire MOSFET 20 est réglée à un niveau donné et que la tension d'entrée de la source de tension V1 joue un rôle de masse synaptique d'un réseau neuronal, lorsqu'elle fonctionne, on peut obtenir un circuit nouveau permettant de réaliser la structure de base d'un réseau hybride de synapses neuronaux qui concerne l'état neuronal sous forme électrique en recourant à une capacité de rétroaction, non représentée.
La figure 5 représente un second mode de réalisation de la présente invention. En relation à la figure 3, les MOSFETs Q4 et Q5 sont interposés opérativement entre les sources de tension V2 et-V2 et le moyen linéaire
MOSFET 20 en vue de recevoir respectivement les sources de tension V2 et-V2 et les électrodes de grille de ces MOSFETs sont reliées l'une à l'autre, ce qui permet d'injecter le signal d'entrée de l'état neuronal à travers elles. Par conséquent, si aucun signal d'entrée ne leur est appliqué, le courant de repos traversant les MOSFETs 01 et 02 peut être éliminé. Selon le second mode de réalisation de la présente invention, décrit ci-dessus, on peut obtenir un autre nouveau réseau de synapses neuronaux destiné à minimiser la consommation en énergie requise par le haut degré d'intégration du système.
Ainsi que décrit ci-dessus, selon l'invention, on peut obtenir un résultat opérationnel simple et précis en tirant profit des caractéristiques linéaires
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primaires des MOSFETs. On peut également réaliser un nouveau réseau de synapses neuronaux qui, bien qu'il utilise quelques MOSFETs, permet cependant d'obtenir un fonctionnement complètement asynchrone à haute vitesse de traitement.
Bien que cette invention ait été décrite dans son mode de réalisation préféré et avec un certain nombre de particularités liées à celui-ci, les personnes expérimentées dans la technique reconnaîtront que la présente divulgation du mode de réalisation préféré a été donnée uniquement à titre d'exemple et que de nombreuses modifications des détails de construction, de combinaison et d'agencement des éléments peuvent y être effectués sans que J'on sorte pour autant de l'esprit de l'invention et du domaine qu'elle recouvre.
Claims (14)
- Revendications 1. Multiplicateur analogique MOSFET comprenant : un moyen linéaire résistif MOSFET variable (20) destiné à modifier linéairement le courant de sortie I dépendant de tensions d'entrée symétriques provenant de sources de tension V2 et-V2 et d'une tension d'entrée provenant d'une source de tension d'entrée V1 en association opérative avec lesdites tensions d'entrée symétriques provenant desdites sources de tension V2 etV2 ledit moyen linéaire résistif MOSFET variable (20) possédant un noeud A destiné à émettre ledit courant de sortie 1 modifié linéairement ;une unité d'amplification opérationnelle (10) destinée à amplifier ledit courant de sortie I modifié linéairement, ladite unité d'amplification opérationnelle comprenant un amplificateur opérationnel U possédant une borne d'entrée d'inversion reliée au dit noeud A dudit moyen linéaire MOSFET (20), une borne d'entrée sans inversion reliée à la masse et une borne de sortie, ladite unité d'amplification opérationnelle (10) comprenant en outre un élément de rétroaction Z relié entre ladite borne d'entrée d'inversion et ladite borne de sortie dudit amplificateur opérationnel U ;et un MOSFET Q3 interposé opérativement entre ledit noeud A dudit moyen linéaire MOSFET (20) et ladite borne d'entrée d'inversion dudit amplificateur opérationnel U de ladite unité d'amplification opérationnelle (10), ledit MOSFET Q3 comprenant en outre une électrode de grille destinée à recevoir le signal d'entrée d'un état neuronal, de telle manière qu'en fonctionnement ledit MOSFET Q3 joue le rôle d'un circuit hybride de synapse neuronal lorsqu'il reçoit ledit signal d'entrée dudit état neuronal à travers ladite électrode de grille dudit MOSFET Q3.
- 2. Multiplicateur selon la revendication 1, dans lequel ledit moyen linéaire MOSFET (20) comprend un MOSFET <Desc/Clms Page number 10> Q1 possédant une électrode de source connectée au dit noeud A dudit moyen linéaire MOSFET (20), une électrode de grille réliée à ladite source de tension VI et une électrode de drain reliée à ladite source de tension V2 ; et un MOSFET Q2 possédant une électrode de drain reliée au dit noeud A, une électrode de grille et une électrode de source, lesdites électrodes de grille et de source étant connectées l'une à l'autre pour être reliées à ladite source de tension-V2.
- 3. Multiplicateur analogique MOSFET selon la revendication 2, dans lequel lesdits MOSFETs Q1 et Q2 sont des MOSFETs fonctionnant en mode de déplétion.
- 4. Multiplicateur analogique MOSFET comprenant : un moyen linéaire résistif MOSFET variable (20) destiné à modifier linéairement le courant de sortie I dépendant de tensions d'entrée symétriques provenant de sources de tensions V2 et-V2 et d'une tension d'entrée provenant d'une source de tension d'entrée VI en association opérative aves lesdites tensions d'entrée symétriques provenant desdites sources de tension V2 et- V2, ledit moyen linéaire résistif MOSFET variable (20) possédant un noeud A destiné à émettre ledit courant de sortie I modifié linéairement ;une unité d'amplification opérationnelle (10) destinée à amplifier ledit courant de sortie I modifié linéairement, ladite unité d'amplification opérationnelle comprenant un amplificateur opérationnel U possédant une borne d'entrée d'inversion reliée au dit noeud A dudit moyen linéaire MOSFET (20), une borne d'entrée sans inversion reliée à la masse et une borne de sortie, ladite unité d'amplification opérationnelle (10) comprenant en outre un élément de rétroaction Z relié entre ladite borne d'entrée d'inversion et ladite borne de sortie dudit amplificateur opérationnel U ; <Desc/Clms Page number 11> un MOSFET Q4 interposé opérativement entre ladite source de tension V2 et ledit moyen linéaire résistif MOSFET variable (20) pour recevoir ladite tension d'entrée provenant de ladite source de tension V2 ;et un MOSFET Q5 interposé opérativement entre ladite source de tension-V2 et ledit moyen linéaire résistif MOSFET variable (20) pour recevoir ladite tension d'entrée provenant de ladite source de tension-V2, chacun desdits MOSFETs Q4 et Q5 possédant des électrodes de grille reliées l'une à l'autre pour permettre l'introduction d'un signal d'entrée d'un état neuronal, de telle sorte qu'en fonctionnement chacun desdits MOSFETs Q4 et Q5 fonctionne comme un circuit hybride de synapse neuronal lorsqu'ils reçoivent ledit signal d'entrée dudit signal neuronal à travers chacune desdites électrodes de grille de chacun desdits MOSFETs Q4 et Q5.
- 5. Multiplicateur selon la revendication 4, dans lequel ledit moyen linéaire MOSFET (20) comprend un MOSFET Q1 possédant une électrode de source connectée au dit noeud A dudit moyen linéaire MOSFET (20), une électrode de grille reliée à ladite source de tension Vl et une électrode de drain reliée à ladite source de tension V2 ; et un MOSFET Q2 possédant une électrode de drain reliée au dit noeud A, une électrode de grille et une électrode de source, lesdites électrodes de grille et de source étant connectées l'une à l'autre pour être reliées à ladite source de tension-V2.
- 6. Multiplicateur analogique MOSFET selon la revendication 2, dans lequel lesdits MOSFETs Ql et Q2 sont des MOSFETs fonctionnant en mode de déplétion.
- 7. Multiplicateur analogique MOSFET comprenant : un moyen linéaire résistif MOSFET variable (20) qui comprend un MOSFET Ql possédant une électrode de grille <Desc/Clms Page number 12> reliée à une source de tension V1, une électrode de drain reliée à une source de tension V2 et une électrode de source ; un MOSFET Q2 possédant une électrode de source et une électrode de grille reliées à une source de tension-V2 et une électrode de drain, lesdites sources de tension V2 et-V2 fournissant en fonctionnement des tensions d'entrée symétriques, ladite électrode de source dudit MOSFET Q1 et ladite électrode de drain dudit MOSFET Q2 étant reliées à un noeud A qui en fonctionnement émet un courant I modifiable linéairement ;une unité d'amplification opérationnelle (10) qui comporte un amplificateur opérationnel U destiné à amplifier ledit courant de sortie 1 modifié linéairement et comprenant une borne d'entrée d'inversion reliée au dit premier noeud A dudit moyen linéaire résistif MOSFET variable (20), une borne d'entrée sans inversion reliée à la masse, et une borne de sortie ; et un élément de rétroaction Z relié à ladite borne d'entrée d'inversion et à ladite borne de sortie de manière à définir une unité d'amplification opérationnelle destinée à émettre en fontionnement une tension V. ;et un MOSFET Q3 interposé opérativement entre ledit noeud A et ladite borne d'entrée d'inversion dudit amplificateur opérationnel U, ledit MOSFET Q3 possédant une électrode de grille permettant l'introduction d'un signal d'entrée provenant d'un état neuronal.
- 8. Multiplicateur analogique MOSFET selon la revendication 10, dans lequel lesdits MOSFETs Ql et Q2 sont des MOSFETs fonctionnant en mode de déplétion.
- 9. Multiplicateur analogique MOSFET comprenant : un moyen linéaire résistif MOSFET (20) lequel comprend un MOSFET Q1 possédant une électrode de grille reliée à une source de tension V1, une électrode de drain reliée à une source de tension V2 et une électrode de <Desc/Clms Page number 13> source ; un MOSFET Q2 possédant une électrode de source et une électrode de grille reliées à une source de tension-V2, et une électrode de drain, lesdites sources de tension V2 et - V2 fournissant en fonctionnement des tensions d'entrée symétriques, ladite électrode de source dudit MOSFET Q1 et ladite électrode de drain dudit MOSFET Q2 étant reliées à un noeud A qui en fonctionnement émet un courant I modifiable linéairement ;une unité d'amplification opérationnelle (10) laquelle comprend un amplificateur opérationnel U destiné à amplifier ledit courant de sortie I modifié linéairement et comprenant une borne d'entrée d'inversion reliée au dit premier noeud A dudit moyen linéaire résistif MOSFET variable (20) et, une borne d'entrée sans inversion reliée à la masse et une borne de sortie ; un élément de rétroaction Z relié à ladite borne d'entrée d'inversion et à ladite borne de sortie, ladite borne de sortie émettant en fonctionnement une tension V, ; un MOSFET Q4 interposé opérativement entre ladite source de tension V2 et ladite électrode de drain dudit MOSFET Q1 dudit moyen linéaire résistif MOSFET variable (20) ;et un MOSFET Q5 relié opérativement entre ladite source de tension-V2 et lesdites électrodes de source de grille dudit MOSFET Q2, lesdites électrodes de grille desdits MOSFETs Q4 et Q5 étant reliées entre elles pour permettre l'introduction en cet endroit d'un signal d'entrée provenant d'un état neuronal.
- 10. Multiplicateur analogique MOSFET selon la revendication 9, dans lequel lesdits MOSFETs Q1 et Q2 sont les MOSFETs fonctionnant en mode de déplétion.
- 11. Multiplicateur analogique MOSFET comprenant : un MOSFET Q1 possédant une électrode de grille reliée à une source de tension VI, une électrode de drain reliée <Desc/Clms Page number 14> à une source de tension V2 et une électrode de source ; un MOSFET Q2 possédant une électrode de source et une électrode de grille reliées à une source de tension-V2 et une électrode de drain, lesdites sources de tensions V2 et-V2 fournissant en fonctionnement des tensions d'entrée symétriques, ladite électrode de source dudit MOSFET Ql et ladite électrode de drain dudit MOSFET Q2 étant reliées à un noeud A qui en fonctionnement émet un courant I modifiable linéairement de manière à définir un moyen linéaire résistif MOSFET variable ;un amplificateur opérationnel U destiné à amplifier ledit courant de sortie I modifié linéairement et comprenant une borne d'entrée d'inversion reliée au dit premier noeud A dudit moyen linéaire résistif MOSFET variable, une borne d'entrée sans inversion reliée à la masse, et une borne de sortie ; et un élément de rétroaction Z relié à ladite borne d'entrée d'inversion et à ladite borne de sortie de manière à définir une unité d'amplification opérationnelle destinée à émettre en fonctionnement une tension V. ; et un MOSFET Q3 interposé opérativement entre ledit noeud A et ladite borne d'entrée d'inversion dudit amplificateur opérationnel U, ledit MOSFET Q3 possédant une électrode de grille permettant l'introduction d'un signal d'entrée provenant d'un état neuronal.
- 12. Multiplicateur analogique MOSFET selon la revendication 11, dans lequel lesdits MOSFETs Ql et Q2 sont des MOSFETs fonctionnant en mode de déplétion.
- 13. Multiplicateur analogique MOSFET comprenant : un MOSFET Q1 possédant une électrode de grille reliée à une source de tension VI, une électrode de drain reliée à une source de tension V2 et une électrode de source ; un MOSFET Q2 possédant une électrode de source et une électrode de grille reliées à une source de tension-V2, et une électrode de drain, lesdites sources de tension V2 <Desc/Clms Page number 15> et-V2 fournissant en fonctionnement des tensions d'entrée symétriques, ladite électrode de source dudit MOSFET Ql et ladite électrode de drain dudit MOSFET Q2 étant reliées à un noeud A qui en fonctionnement émet un courant I modifiable linéairement de manière à définir un moyen linéaire résistif MOSFET variable (20) ;un amplificateur opérationnel U destiné à amplifier ledit courant de sortie I modifié linéairement et comprenant une borne d'entrée d'inversion reliée au dit premier noeud A dudit moyen linéaire résistif MOSFET variable (20) et, une borne d'entrée sans inversion reliée à la masse et une borne de sortie ; un élément de rétroaction Z relié à ladite borne d'entrée d'inversion et à ladite borne de sortie de manière à définir une unité d'amplification opérationnelle (10) permettant d'émettre en fonctionnement une tension V. EMI15.1. un MOSFET Q4 interposé opérativement entre ladite source de tension V2 et ladite électrode de drain dudit MOSFET Q1 dudit moyen linéaire résistif MOSFET variable (20) ; et un MOSFET Q5 relié opérativement entre ladite source de tensions-V2 et lesdites électrodes de source et de grille dudit MOSFET Q2, lesdites électrodes de grille desdits MOSFETs Q4 et Q5 étant reliées entre elles pour permettre l'introduction en cet endroit d'un signal d'entrée provenant d'un état neuronal.
- 14. Multiplicateur analogique MOSFET selon la revendication 12, dans lequel lesdits MOSFETs Q1 et Q2 sont des MOSFETs fonctionnant en mode de déplétion.
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| KR102480434B1 (ko) * | 2020-02-13 | 2022-12-23 | 광운대학교 산학협력단 | 선형 전류-전압 특성의 시냅스 소자 및 신경망 회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837527A (en) * | 1987-12-23 | 1989-06-06 | Rca Licensing Corporation | Switched capacitor arrangement |
| US5021988A (en) * | 1989-04-27 | 1991-06-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor neural network and method of driving the same |
| US5061866A (en) * | 1990-08-06 | 1991-10-29 | The Ohio State University Research Foundation | Analog, continuous time vector scalar multiplier circuits and programmable feedback neural network using them |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD103746A1 (fr) * | 1973-05-23 | 1974-02-05 | ||
| DE2643659A1 (de) * | 1976-09-28 | 1978-03-30 | Hitachi Ltd | Multiplizierschaltung mit einem feldeffekttransistor |
| US4156923A (en) * | 1977-10-17 | 1979-05-29 | Westinghouse Electric Corp. | Method and apparatus for performing matrix multiplication or analog signal correlation |
| JP2760543B2 (ja) * | 1989-02-10 | 1998-06-04 | 株式会社東芝 | 多重帰還回路 |
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Patent Citations (3)
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|---|---|---|---|---|
| US4837527A (en) * | 1987-12-23 | 1989-06-06 | Rca Licensing Corporation | Switched capacitor arrangement |
| US5021988A (en) * | 1989-04-27 | 1991-06-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor neural network and method of driving the same |
| US5061866A (en) * | 1990-08-06 | 1991-10-29 | The Ohio State University Research Foundation | Analog, continuous time vector scalar multiplier circuits and programmable feedback neural network using them |
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