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WO2015068226A1 - Ｓｇｔを有する半導体装置と、その製造方法 - Google Patents

Ｓｇｔを有する半導体装置と、その製造方法 Download PDF

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WO2015068226A1
WO2015068226A1 PCT/JP2013/080009 JP2013080009W WO2015068226A1 WO 2015068226 A1 WO2015068226 A1 WO 2015068226A1 JP 2013080009 W JP2013080009 W JP 2013080009W WO 2015068226 A1 WO2015068226 A1 WO 2015068226A1
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impurity region
semiconductor
region
wiring
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PCT/JP2013/080009
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English (en)
French (fr)
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舛岡　富士雄
原田　望
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
舛岡　富士雄
原田　望
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Publication date
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment

Definitions

  • the present invention relates to a semiconductor device having SGT (Surrounding Gate MOS Transistor) and a manufacturing method thereof.
  • SGT Silicon Gate MOS Transistor
  • SGT has attracted attention as a semiconductor element that provides a highly integrated semiconductor device. Further, further integration of a semiconductor device having SGT is demanded.
  • the channel exists in the horizontal direction along the surface of the semiconductor substrate.
  • the SGT channel is perpendicular to the surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). For this reason, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • FIG. 8 shows a structural schematic diagram of the N-channel SGT.
  • Si pillars When one of the P pillars or the Si pillars 10 having the conductivity type (intrinsic type) (hereinafter, the silicon semiconductor pillars are referred to as “Si pillars”) is the source, the other is the drain.
  • N + regions 101a and 101b hereinafter, a semiconductor region containing a donor impurity at a high concentration is hereinafter referred to as an “N + region” where the other is a source are formed.
  • the Si pillar 100 between the N + regions 101 a and 101 b serving as the source and drain becomes the channel region 102.
  • a gate insulating layer 103 is formed so as to surround the channel region 102, and a gate conductor layer 104 is formed so as to surround the gate insulating layer 103.
  • N + regions 101 a and 101 b that become sources and drains, a channel region 102, a gate insulating layer 103, and a gate conductor layer 104 are formed in a single Si pillar 100.
  • the area of the SGT in plan view corresponds to the area of a single source or drain N + region of the planar MOS transistor. Therefore, the circuit chip having SGT can realize further reduction of the chip size as compared with the circuit chip having a planar type MOS transistor.
  • FIG. 9 is a schematic structural diagram of a CMOS inverter circuit in which an N channel SGT 116a is formed below the Si pillar 115 and a P channel SGT 116b is formed above the N channel SGT 116a.
  • Si pillar 115 is formed on P layer substrate 117 (hereinafter, a semiconductor layer containing acceptor impurities is referred to as “P layer”).
  • An SiO 2 layer 118 is formed on the outer periphery of the Si pillar 115 and on the P layer substrate 117. Then, a gate insulating layer 119a of the N channel SGT 116a and a gate insulating layer 119b of the P channel SGT 116b are formed so as to surround the Si pillar 115.
  • the gate conductor layer 120a of the N-channel SGT 116a and the gate conductor layer 120b of the P-channel SGT 116b are formed on the outer periphery of the Si pillar 115 so as to surround the gate insulating layers 119a and 119b.
  • an N + region 121a is formed in the surface layer portion of the P layer substrate 117 connected to the bottom of the Si pillar 115, and the P + substrate 121 is formed in the Si pillar 115 connected to the N + region 121b and the N + region 121b in the center of the Si pillar 115.
  • a + region 122a (hereinafter, a semiconductor region containing acceptor impurities at a high concentration is referred to as a “P + region”), and a P + region 122b is formed on the top of the Si pillar 115.
  • the N + region 121a is the source of the N channel SGT 116a
  • the N + region 121b is the drain of the N channel SGT 116a.
  • Si pillar 115 between N + regions 121a and 121b is channel region 123a of N channel SGT 116a.
  • P + region 122b is a source of P channel SGT 116b
  • P + region 122a is a drain of P channel SGT 116b.
  • Si pillar 115 between P + regions 122a and 122b is channel region 123b of P channel SGT 116b.
  • a nickel silicide layer (NiSi layer) 125a is formed on the surface layer portion of the N + region 121a connected to the bottom of the Si pillar 115, and the NiSi layer 125b is formed on the outer periphery of the N + region 121b and the P + region 122a in the central portion of the Si pillar 115.
  • a NiSi layer 125 c is formed on the upper surface layer of the P + region 122 b on the top of the Si pillar 115.
  • a ground wiring metal layer 126a is formed so as to be connected to the NiSi layer 125a in the N + region 121a, and the ground wiring metal layer 126a is connected to the ground terminal VSS.
  • an output wiring metal layer 126b is formed so as to be connected to the NiSi layer 125b, and the output wiring metal layer 126b is connected to the output terminal Vo.
  • the power supply wiring metal layer 126c is formed so as to be connected to the NiSi layer 125c, and the power supply wiring metal layer 126c is connected to the power supply terminal VDD.
  • Input wiring metal layers 127a and 127b are formed so as to be connected to the gate conductor layers 120a and 120b, and the input wiring metal layers 127a and 127b are connected to the input terminal Vi, respectively.
  • N + region 121b in the middle portion of the Si pillar 115 NiSi layer 125b which is connected to the P + region 122a is nickel on the outer peripheral surface of the N + region 121b and the P + regions 122a (Ni )
  • heat treatment is performed at about 450 ° C., and the Ni film remaining on the surface is further removed.
  • the NiSi layer 125b is formed from the outer periphery to the inside of the N + region 121b and the P + region 122a.
  • the NiSi layer 125b is desirably formed to have a thickness of about 5 nm to 10 nm.
  • the NiSi layer 125b occupies the entire cross section of the Si pillar 115.
  • the linear thermal expansion coefficient of NiSi is 12 ⁇ 10 ⁇ 6 / K, which is 5 times the linear thermal expansion coefficient of Si of 2.4 ⁇ 10 ⁇ 6 / K. Therefore, the Si pillar 115 is formed by the NiSi layer 125b. A large stress strain is generated inside. As a result, defects such as the Si pillar 115 bending or falling easily occur. This defect is more likely to occur by reducing the diameter of the Si pillar for higher circuit integration.
  • a semiconductor device having SGT is: A first semiconductor pillar formed on a semiconductor substrate; A first impurity region formed under the first semiconductor pillar and including a donor or acceptor impurity; A second impurity region formed in a position away from the first impurity region in the first semiconductor pillar and having the same conductivity type as the first impurity region; A first gate insulating layer formed so as to surround an outer periphery of the first semiconductor pillar between the first impurity region and the second impurity region; A first gate conductor layer formed so as to surround an outer periphery of the first gate insulating layer; A first wiring semiconductor layer in contact with an outer peripheral side surface of the first impurity region, the second impurity region, or the first gate conductor layer; A first alloy layer formed on a side surface of the first wiring semiconductor layer; A second alloy layer formed on the upper surface and side surfaces of the first wiring semiconductor layer and connected to the first alloy layer; A first contact hole formed on an upper surface of the second alloy layer
  • a fifth impurity region in contact with the first alloy layer is formed in the first wiring semiconductor layer, is connected to the third impurity region, and includes a donor or acceptor impurity contained in the third impurity region.
  • a sixth impurity region in contact with the first alloy layer The second alloy layer formed on the top and side surfaces of the first wiring semiconductor layer and connected to the first alloy layer; The first wiring metal electrically connected to the second impurity region and the third impurity region through the first contact hole formed on the upper surface of the second alloy layer Layers, Have When one of the third impurity region and the fourth impurity region in contact with the second impurity region of the first SGT is a source, the other is a drain, and the third impurity region is the third impurity region.
  • a second SGT having the first semiconductor pillar between the first and second impurity regions as a channel and the second gate conductor layer surrounding the outer periphery of the second gate insulating layer as a gate. Have It is desirable.
  • the first wiring semiconductor layer contains donor or acceptor impurities contained in an impurity region having a smaller impurity concentration in the second impurity region and the third impurity region;
  • the impurity region having a lower impurity concentration is formed by thermal diffusion of donor or acceptor impurities contained in the first wiring semiconductor layer. It is desirable.
  • the first contact hole is formed on the upper surface of the second alloy layer, and is formed so as to include the second alloy layer at a portion connected to the side surface of the first wiring semiconductor layer. It is desirable.
  • a thickness of the first wiring semiconductor layer is longer than half of one side length in plan view of the first contact hole; It is desirable.
  • the second alloy layer is in contact with the fifth impurity region and the sixth impurity region; It is desirable.
  • the first wiring semiconductor layer includes a donor or acceptor impurity; By heat treatment, the donor or acceptor impurity of the first wiring semiconductor layer is thermally diffused into the first semiconductor pillar, and a seventh impurity region is formed in the first semiconductor pillar, SGTs of the same conductivity type are formed above and below the seventh impurity region, It is desirable.
  • a method for manufacturing a semiconductor device having SGTs A first semiconductor pillar forming step of forming a first semiconductor pillar on the semiconductor substrate; A first impurity region forming step of forming a first impurity region containing a donor or acceptor impurity under the first semiconductor pillar; In the first semiconductor pillar, a second impurity region is formed at a position away from the first impurity region and forms a second impurity region having the same conductivity type as the first impurity region.
  • a first alloy layer is formed on a side surface of the first wiring semiconductor layer, and a second alloy layer is formed on an upper surface and a side surface of the first wiring semiconductor layer so as to be connected to the first alloy layer.
  • First and second alloy layer forming steps A first contact hole forming step of forming a first contact hole on the upper surface of the second alloy layer; Forming a first wiring metal layer electrically connected to the first impurity region, the second impurity region, or the first gate conductor layer via the first contact hole; A wiring metal layer forming step, When one of the first impurity region and the second impurity region becomes a source, the other becomes a drain, and the first semiconductor between the first impurity region and the second impurity region A first SGT having a column as a channel and the first gate conductor layer surrounding the outer periphery of the first gate insulating layer as a gate; It is characterized by that.
  • the first wiring semiconductor layer is formed so as to contact the second impurity region and the third impurity region and to connect the second impurity region and the third impurity region.
  • the second impurity region is connected to the second impurity region and includes a donor or acceptor impurity included in the second impurity region, and has the same conductivity type as the second impurity region, and A fifth impurity region forming step of forming a fifth impurity region in contact with the first alloy layer;
  • the first wiring semiconductor layer has the same conductivity type as the third impurity region, including a donor or acceptor impurity that is connected to the third impurity region and is included in the third impurity region; and
  • the first wiring semiconductor layer includes a donor or acceptor impurity contained in an impurity region having a smaller impurity concentration in the second impurity region and the third impurity region, Thermally diffusing donor or acceptor impurities contained in the first wiring semiconductor layer from the first wiring semiconductor layer into the first semiconductor pillar; Forming the second impurity region and the third impurity region in the first semiconductor pillar; It is desirable.
  • a thickness of the first wiring semiconductor layer is formed to be longer than half of one side length in a plan view of the first contact hole; It is desirable.
  • a fifth alloy layer that is located between the first semiconductor pillar and the second semiconductor pillar and that connects the third alloy layer and the fourth alloy layer, Forming a second contact hole on the upper surface of the fifth alloy layer; The first gate conductor layer and the third gate conductor via the second contact hole, the fifth alloy layer, the third alloy layer, and the fourth alloy layer. Forming a second wiring metal layer so as to be electrically connected to the layer; It is desirable.
  • the donor or acceptor impurity of the first wiring semiconductor layer is thermally diffused into the first semiconductor pillar to form a seventh impurity region in the first semiconductor pillar, SGTs of the same conductivity type are formed above and below the seventh impurity region, It is desirable.
  • bending of a semiconductor column that occurs when an alloy layer is formed in a metal wiring layer that is electrically connected to a semiconductor region or a gate conductor layer in the central portion of the semiconductor column It is possible to suppress the collapse and ensure the connection between the semiconductor region or the gate conductor layer and the wiring metal layer connected to the alloy layer.
  • FIG. 4A is a plan view of a CMOS inverter circuit and a cross-sectional structure diagram illustrating the method for manufacturing a semiconductor device having SGTs according to the first embodiment of the present invention.
  • 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment
  • FIG. 4A is a plan view of a CMOS inverter circuit for explaining a method of manufacturing a semiconductor device having an SGT according to the first embodiment, and FIG. It is the top view (a) and sectional structure figure (b), (c) of the CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment of this invention. It is the top view (a) of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment, and sectional drawing (b), (c).
  • CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment, and sectional drawing (b), (c). It is the top view (a) of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment, and sectional drawing (b), (c). It is the top view (a) of a CMOS inverter circuit for demonstrating the manufacturing method of the semiconductor device which has SGT which concerns on 2nd Embodiment, and sectional drawing (b), (c).
  • FIG. 6 is a schematic structural diagram of a CMOS inverter circuit in which an N channel SGT is formed below and a P channel SGT is formed above on a single Si pillar of a conventional example.
  • CMOS inverter circuit which is a semiconductor device having an SGT, according to the first embodiment of the present invention will be described below with reference to FIGS. 1A to 1M.
  • FIG. 1A shows a plan view and a cross-sectional view for explaining a first step of a CMOS inverter circuit having an SGT.
  • (A) is a plan view
  • (b) is a cross-sectional structure diagram taken along line X-X 'in (a)
  • (c) is a cross-sectional structure diagram along line Y-Y' in (a).
  • the other drawings referred to in the following description have the same relationship among the drawings shown in (a), (b), and (c).
  • an N + region 2 containing a donor impurity such as arsenic (As) is formed on an i-layer substrate 1 by using an ion implantation method or an epitaxial growth method.
  • a P + region 3 containing an acceptor impurity such as boron (B) is formed on the N + region 2 by using an ion implantation method or an epitaxial growth method.
  • the i region 4 is formed on the P + region 3 by using an epitaxial growth method.
  • the SiO 2 layer 5 is formed on the i region 4 by a thermal oxidation method.
  • the SiO 2 layer 5a is formed by etching the SiO 2 layer 5 using a lithography method and an RIE (Reactive Ion Etching) method.
  • RIE reactive Ion Etching
  • SiO 2 layer 5a As a mask, i region 4, P + region 3, N + region 2, i-layer substrate 1 is etched, i region 4a, P + region 3a, N + region Si pillar 6 composed of 2a and i region 1a is formed.
  • the cross-sectional shape of the Si pillar 6 is preferably circular as shown in FIG.
  • an N + region 7 is formed on the surface of the i-layer substrate 1 on the outer periphery of the Si pillar 6 by ion implantation.
  • CVD Chemical Vapor Deposition
  • MCP Mechanism Chemical Polishing
  • Etch Back etch-back
  • the entire Si pillar 6 and the SiO 2 layer 8 are covered with a hafnium oxide (HfO 2 ) layer 9 and a titanium nitride (TiN) layer 10 by using ALD (Atomic Layer Deposition). Then, the Si pillar 6 and the entire periphery thereof are covered with the SiO 2 layer 11 by the CVD method.
  • HfO 2 hafnium oxide
  • TiN titanium nitride
  • the SiO 2 layer 11 and the TiN layer 10 are etched using the RIE method using a resist formed by lithography as a mask, thereby covering the Si pillar 6 and the SiO 2 layer. 8, the SiO 2 layer 11 a and the TiN layer 10 a are formed so as to be connected to each other.
  • a silicon nitride (SiN) layer 12 is formed on the outer periphery of the Si pillar 6.
  • the surface of the SiN layer 13 is formed at the same height as the lower end of the N + region 2 a formed in the Si pillar 6.
  • a resist layer 13 is formed on the SiN layer 12.
  • the resist layer 13 is formed so that the surface position thereof is the same as the upper end of the P + region 3a.
  • the resist layer 13 is applied to the entire surface of the i-layer substrate 1 and then subjected to, for example, a heat treatment at 200 ° C. to increase the fluidity of the resist material. It forms so that it may accumulate on the layer 12 uniformly.
  • HF gas hydrogen fluoride gas
  • the HF gas is thermally diffused into the resist layer 13 and is ionized by moisture contained in the resist layer 13 to form hydrogen fluoride ions (hereinafter referred to as “HF ions”).
  • HF ions hydrogen fluoride ions
  • the HF ions thermally diffuse in the resist layer 13 to etch the SiO 2 layer 11a in contact with the resist layer 13 (see Non-Patent Document 3 for the etching mechanism here).
  • the SiO 2 layer 11a not in contact with the resist layer 13 remains almost unetched. Thereafter, the resist layer 13 is removed.
  • the SiO 2 layer 11 a is separated into the SiO 2 layer 11 b in the region covered with the SiN layer 12 and the SiO 2 layer 11 c in the upper region of the Si pillar 6. Subsequently, by using the SiO 2 layers 11 b and 11 c as a mask, the TiN layer 10 a is etched, so that the TiN layer 10 a is covered with the SiO 2 layer 11 b and the SiO 2 in the upper region of the Si pillar 6. The TiN layer 10c covered with the layer 11c is separated.
  • the HfO 2 layer 9 is etched so that the HfO 2 layer 9 is covered with the HfO 2 layer 9a covered with the TiN layer 10b and the HfO 2 in the upper region of the Si pillar 6 Separated into two layers 9b.
  • an SiO 2 film is deposited on the entire Si pillar 6 and the SiN layer 12, and in the same manner as shown in FIG. 1E, a resist layer is applied, heat treatment at 200 ° C., HF gas supply, 180 ° C.
  • Etching of the SiO 2 film and removal of the resist layer by the heat treatment in (1) form the opening 21a exposing the outer periphery of the N + region 2a and the P + region 3a.
  • the SiO 2 layer 14a remains on the HfO 2 layer 9a, the TiN layer 10b, the SiO 2 layer 11b, and the SiN layer 12, and the HfO 2 layer 9b and TiN existing above the Si pillar 6 are formed.
  • the SiO 2 layer 14b remains so as to surround the layer 10c and the SiO 2 layer 11c.
  • poly-Si polycrystalline silicon
  • CVD chemical vapor deposition
  • etching is performed until the height of the surface of the poly-Si film is close to the upper end of the opening 21a by poly-Si film etching using an etch-back method.
  • a poly-Si layer 15 that is in contact with the N + region 2 a and the P + region 3 a and is connected to the outer periphery of the Si pillar 6 is formed by poly-Si etching by lithography and RIE.
  • the donor impurity (As) in the N + region 2a and the acceptor impurity (B) in the P + region 3a are heated in the poly-Si layer 15.
  • the donor impurity (As) in the N + region 2a and the acceptor impurity (B) in the P + region 3a are heated in the poly-Si layer 15.
  • an N + region 16 and a P + region 17 are formed in the poly-Si layer 15.
  • the diffusion coefficient of As atoms into Si (5 ⁇ 10 ⁇ 16 cm 2 / sec) is smaller than the diffusion coefficient of B (1 ⁇ 10 ⁇ 14 cm 2 / sec), and the solubility limit of As atoms in Si (2 ⁇ 10 21 / cm 3 ) is larger than the solubility limit of B atoms in Si (4 ⁇ 10 20 / cm 3 ), so As and B are dissolved in the N + region 2a and P + region 3a, respectively.
  • the outer peripheral edge of the P + region 17 is positioned outside the N + region 16 in the poly-Si layer 15.
  • NiSi layers 19 a and 19 b are formed on the upper surface layer of the poly-Si layer 15 by performing a heat treatment at 650 ° C., for example.
  • the NiSi layer 19a is formed on the side surface of the poly-Si layer 17, and the NiSi layer 19b is formed on the surface layer and the side surface of the poly-Si layer 15.
  • the NiSi layers 19 a and 19 b are connected to each other, and the NiSi layer 19 a comes into contact with the N + region 16 and the P + region 17.
  • the NiSi layer 19a formed on the side surface of the poly-Si layer 15 is in contact with the N + region 16 and the P + region 17 also in the YY ′ direction in plan view. Form. Thereafter, the Ni layer 18 is removed.
  • the SiN layer 20 whose surface position is in the middle position in the height direction of the TiN layer 10c is formed.
  • the opening 21b is formed on the outer periphery of the TiN layer 10c by using the same method as the method of forming the opening 21a.
  • the poly Si layer 22 is formed using the same method as the method of forming the poly Si layer 15.
  • the NiSi layer 23a is formed on the side surface of the poly Si layer 22, and the NiSi layer 23b is formed on the upper surface layer and the side surface of the poly Si layer 22.
  • the NiSi layers 23a and 23b are connected to each other, and the NiSi layer 23a is formed in contact with the TiN layer 10c.
  • the NiSi layer 23a formed on the side surface of the poly-Si layer 22 is formed so as to be in contact with the TiN layer 10c also in the Y-Y 'direction in plan view.
  • the entire resist film is uniformly etched back from the surface so that the surface position is higher than the surface of the poly-Si layer 22 and the Si pillar A resist layer 25 is formed at a position lower than the top of 6.
  • the resist layer 25 is used as a mask, so that the SiO 2 layer 14b, the SiO 2 layer 11c, the TiN layer 10c, and the HfO 2 layer 9b are etched, so that the SiO 2 layer 14c, the SiO 2 layer 11d, the TiN layer 10d, and the HfO 2 are etched. Layer 9c is formed. Thereafter, the resist layer 25 is removed.
  • the top of the Si pillar 6 is formed.
  • a P + region 26 is formed.
  • the SiO 2 layer 27 is formed on the whole by the CVD method.
  • a contact hole 28b is formed on the top of the Si pillar 6 and a contact hole 28d is formed on the N + region 7b by using lithography and RIE.
  • the NiSi layer 30a is formed on the top of the Si pillar 6 below the bottom of the contact hole 28b, and the NiSi layer 30b is formed on the surface layer of the N + region 7b below the bottom of the contact hole 28d.
  • a contact hole 28 a is formed on the TiN layer 10 b so as to penetrate the poly Si layer 22, and a contact hole 28 c is formed on the NiSi layer 19 b on the upper surface layer of the poly Si layer 15.
  • an input wiring metal layer Vin electrically connected to the NiSi layer 23b, the poly-Si layer 22, and the TiN layer 10b is formed through the contact hole 28a, and then through the contact hole 28b.
  • the NiSi layer 30a at the Si column top and the power wiring metal layer Vdd electrically connected to the P + region 26 are formed.
  • a metal layer Vout is formed, and a ground wiring metal layer Vss electrically connected to the NiSi layer 30b and the N + region 7b is formed through the contact hole 28d.
  • N channel type SGT with N + region 7b located below i layer 1a as a source and N + layer 2b located above i layer 1a as a drain, and i layer 4a above Si pillar 6
  • the channel, the HfO 2 layer 9c surrounding the outer periphery of the i layer 4a is a gate insulating layer
  • the TiN layer 10d surrounding the outer periphery of the HfO 2 layer 9c is a gate conductor layer
  • the P + region 3b positioned below the i layer 4a is A CMOS inverter circuit is formed which includes a P channel type SGT which is a source and a P + layer 26 located on the i layer 4a is a drain.
  • the CMOS inverter circuit according to the first embodiment has the following effects. 1. N + region 2b in the central portion of the Si pillar 6, P + region 3b is, N + region 2b, N + region 16 formed spreads poly Si layer 15 outside the P + region 3b, P + The region 17 is connected to the NiSi layers 19a and 19b.
  • NiSi layers 19a and 19b which cause a large stress strain in the Si column 6 due to the difference in thermal expansion coefficient from Si and cause the Si column 6 to bend and fall, surround the outer periphery of the Si column 6. Formed in the poly-Si layer 15 formed in This prevents the Si pillar 6 from bending or falling. 2.
  • the poly-Si layer 15 itself is formed so as to surround the Si pillar 6, it plays a role as a material layer for preventing the Si pillar 6 from being bent or collapsed. Thereby, the bending and fall of Si pillar 6 can be prevented more effectively.
  • the NiSi layer 19a formed on the side surface of the poly Si layer 15 serves to make a low resistance connection between the N + region 2b and the P + region 3b, and the NiSi layer formed on the upper surface layer of the poly Si layer 15
  • the layer 19b plays a role of making a low resistance connection with the output wiring metal layer Vout connected to the contact hole 28c formed on the NiSi layer 19b.
  • the NiSi layers 19a and 19b are connected to each other, the N + region 2b and the P + region 3b are connected to the output wiring metal layer Vout with low resistance. Therefore, even if the NiSi layer 19b of the upper surface layer of the poly-Si layer 15 is not directly connected to the P + region 17 and the N + region 16, the N + region 2b, the P + region 3b and the output wiring metal layer A low resistance connection with Vout can be reliably performed. 4).
  • the NiSi layer 19a is in contact with the N + region 16 and the P + region 17 and extends inward from the side surface of the poly Si layer 15. Formed.
  • the N + region 16 and the P + region 17 are surrounded by the NiSi layer 19a, the effect of sweeping out impurities contained in the NiSi layer 19a is promoted, and the donor and acceptor impurities are converted into the NiSi layer 19a. They are gathered near the boundary between the N + region 16 and the P + region 17. Thereby, the contact resistance between the NiSi layer 19a and the N + region 16 and the P + region 17 can be further reduced. 5.
  • the poly Si layer 22 connected to the TiN layer 10d is formed so as to surround the Si pillar 6, it plays a role as a material layer for preventing the Si pillar 6 from being bent or collapsed, like the poly Si layer 15. . This prevents the Si pillar 6 from bending or falling. 6).
  • the NiSi layer 19a formed on the side surface of the poly-Si layer 15 is formed so as to be in contact with the N + region 16 and the P + region 17 also in the YY ′ direction in plan view. Is done.
  • a low resistance connection from three directions is realized in the plan view for the connection between the NiSi layer 19a and the P + region 17 and the N + region 16.
  • the NiSi layer 23a formed on the side surface of the poly-Si layer 22 is formed so as to be in contact with the TiN layer 10c also in the YY ′ direction in a plan view. Therefore, the NiSi layer 23a and the TiN layer 10d are formed. In connection with, low resistance connection from three directions is realized in plan view.
  • an N + region 2 containing a donor impurity such as arsenic (As) is formed on an i-layer substrate 1 using an ion implantation method or an epitaxial growth method. Then, an i region 4 is formed on the N + region 2 by using an epitaxial growth method. Then, the SiO 2 layer 5 is formed on the i region 4 by a thermal oxidation method.
  • a donor impurity such as arsenic (As)
  • the SiO 2 layer 5a is formed by etching the SiO 2 layer 5 using a lithography method and an RIE (Reactive Ion Etching) method. Subsequently, the i region 4, the N + region 2, and the i layer substrate 1 are etched by the RIE method using the SiO 2 layer 5 a as a mask, so that the Si region including the i region 4 a, the N + region 2 a, and the i region 1 a is formed. Column 6 is formed.
  • the cross-sectional shape of the Si pillar is desirably circular as shown in FIG. 2B (a). Thereafter, the same process as the manufacturing process of the semiconductor device described with reference to FIGS. 1C to 1F is performed.
  • a P + -type poly-Si layer 15a containing a large amount of boron (B) acceptor impurities is formed.
  • the N + region 2a By including As and B in the P + -type poly-Si layer 15a up to the solid solution limit in Si, the shape of the portion where the N + region 16a and the P + -type poly-Si layer 15a are in contact with each other is determined as a donor. This is determined by the diffusion shape of the N + region 16a having a high impurity concentration.
  • the acceptor impurity concentration contained in the P + -type poly Si layer 15a is made smaller than the donor impurity concentration contained in the N + region 2a, so that the N + region 16a and the P + -type P + -type poly-Si
  • the shape of the portion in contact with the layer 15a is determined by the diffusion shape of the N + region 16a having a high donor impurity concentration.
  • a nickel (Ni) layer 18 is deposited on the entire surface by ALD. Thereafter, the same steps as those described with reference to FIGS. 1I to 1M are performed.
  • P + poly-Si layer NiSi layer 19a formed on the side surface of 15a is, P + poly-Si layer 15a, is connected to the N + region 16a.
  • the NiSi layer 19a and the N + region 2b and the P + region 3c in the Si pillar 6 are electrically connected.
  • the NiSi layer 19b formed on the upper surface and the side surface of the P + -type poly-Si layer 15a is connected to the output wiring metal layer Vout through the contact hole 28c.
  • the NiSi layers 19a and 19b are connected to each other.
  • the N + region 2b and the P + region 3c are connected to the output wiring metal layer Vout with low resistance.
  • a CMOS inverter circuit having SGT similar to the CMOS inverter circuit of the first embodiment is formed.
  • the CMOS inverter circuit according to the second embodiment has the following effects. 1.
  • the P + region 3 is first formed in the process described with reference to FIG. 1A, whereas in the second embodiment, the formation of the P + region 3 is not required as shown in FIG. 2A. is there. Thus, in 2nd Embodiment, the manufacturing method is simplified rather than 1st Embodiment. 2.
  • the P + region 17 is separated from the NiSi layer 19b in the poly-Si layer 15 located on the right side of the Si pillar 6.
  • the P + type poly-Si layer 15a which is the P + region as a whole, is connected to the output wiring metal layer Vout via the NiSi layer 19b formed on the upper surface layer and the contact hole 28c. Electrically connected.
  • the connection resistance between the P + region 3c and the output wiring metal layer Vout can be made lower than that in the first embodiment.
  • the formation of the N + region 2 in FIG. 2A is not necessary.
  • the P + -type poly-Si layer 15a shown in FIG. 2C has a predetermined impurity region in the Si pillar 6 by thermal diffusion from the poly-Si layer containing either donor or acceptor impurities into the Si pillar 6. Can be formed.
  • CMOS inverter circuit which is a semiconductor device having an SGT according to a third embodiment of the present invention will be described with reference to FIG.
  • FIG. 3 shows a plan view and a cross-sectional structure diagram in the third embodiment.
  • the CMOS inverter circuit of the third embodiment is obtained in the same manner as the steps shown in FIGS. 1A to 1M of the first embodiment except that the following structural differences occur.
  • the contact hole 28c includes a NiSi layer 19c formed over the upper surface layer of the poly-Si layer 15b and the side surface connected to the upper surface layer.
  • the NiSi layer 19c is connected to the output wiring metal layer Vout through the contact hole 28c.
  • the contact hole 28a penetrates the NiSi layer 23c formed over the upper surface layer and the side surface of the poly-Si layer 22a, and is connected to the TiN layer 10b.
  • the TiN layer 10b and the NiSi layer 23c are connected to the input wiring metal layer Vin through the contact hole 28a.
  • the NiSi layer 23a formed on the side surface of the poly-Si layer 22a is connected to the TiN layer 10d, and the NiSi layers 23a and 23c are connected to each other.
  • the input wiring metal layer Vin is electrically connected to the TiN layer 10d via the NiSi layers 23c and 23a.
  • the thickness of the poly-Si layers 15b and 22a is longer than 1 ⁇ 2 of one side length of the contact holes 28a and 28c.
  • the CMOS inverter circuit according to the third embodiment has the following effects. 1.
  • the contact hole 28c is formed inside the outer periphery of the poly-Si layer 15b.
  • the outer periphery of the poly-Si layer 15b exists in the cross section of the contact hole 28c in plan view.
  • the length of the poly-Si layer 15b in the XX ′ direction can be shortened.
  • the length of the poly-Si layer 22a in the XX ′ direction can be shortened.
  • the contact area between the output wiring metal layer Vout and the NiSi layer 19c is increased by making the thickness of the poly Si layer 15b larger than 1 ⁇ 2 of the length (width) of the contact hole 28c in the XX ′ direction. This increases the contact resistance between the output wiring metal layer Vout and the NiSi layer 19c.
  • the contact between the input wiring metal layer Vin and the NiSi layer 23c is made by making the thickness of the poly Si layer 22a larger than 1 ⁇ 2 of the length of the contact hole 28a in the XX ′ direction.
  • the area can be increased, and the contact resistance between the input wiring metal layer Vin and the NiSi layer 23c can be reduced. Further, even if the thickness of the poly Si layers 15b and 22a is increased, the integration degree of the CMOS inverter circuit does not decrease. As a result, the resistance between the contact resistance between the output wiring metal layer Vout and the NiSi layer 19c and the contact resistance between the input wiring metal layer Vin and the NiSi layer 23c can be reduced without reducing the integration degree of the CMOS inverter circuit. can do.
  • CMOS inverter circuit having an SGT which is a semiconductor device according to a fourth embodiment of the present invention, will be described with reference to FIG.
  • FIG. 4 is a plan view (FIG. 4A), a cross-sectional structure diagram (FIG. 4B), and a cross-sectional structure of a CMOS inverter circuit in which a P-channel SGT is formed on the Si pillar 32a and an N-channel SGT is formed on the Si pillar 32b.
  • the figure (FIG.4 (c)) is shown.
  • An H f O 2 layer 36a is formed so as to surround the i layer 45a between the P + regions 33a and 33b, and an H f O 2 layer 36b is formed so as to surround the i layer 45b between the N + regions 34a and 34b. Is formed. Further, a TiN layer 37a is formed so as to surround the H f O 2 layer 36a, and a TiN layer 37b is formed so as to surround the H f O 2 layer 36b.
  • the SiO 2 layers 38a and 38b are formed so as to surround the TiN layers 37a and 37b, and the TiN layer 37a is formed by the same method (see FIG. 1J) as the method of forming the opening 21b in the first embodiment.
  • An opening 46a of the SiO 2 layer 38a is formed on the outer periphery of the SiO 2 layer and an opening 46b of the SiO 2 layer 38b is formed on the outer periphery of the TiN layer 37b.
  • the poly-Si layer 40 that is in contact with the TiN layers 37a and 37b and connected between the Si pillars 32a and 32b is formed. Is formed.
  • the upper surface layer of the NiSi layers 41a and 41b and the poly Si layer 40 is formed on the side surface of the poly Si layer 40 by a method similar to the method of forming the NiSi layers 19a and 19b in the first embodiment (see FIG. 1J).
  • NiSi layers 41c are formed on the side surfaces, respectively.
  • the NiSi layer 41a is in contact with the TiN layer 37a
  • the NiSi layer 41b is in contact with the TiN layer 37b.
  • the NiSi layers 41a, 41b, and 41c are connected to each other.
  • the SiO 2 layer 42 is formed so as to cover the whole, and contact holes 43 a, 43 b, 43 c, 43 d are formed in the SiO 2 layer 42.
  • NiSi layer 41c in the upper surface of region 33b, NiSi the top surface of N + region 24b layer 41d, NiSi layer 41d on the boundary of the P + regions 33a and N + region 34a is formed respectively.
  • the output wiring metal layer Vout connected to the NiSi layer 41d is formed through the ground wiring metal layer Vss connected to the contact hole 43d and the contact hole 43d.
  • the P + region 33b is the source
  • the P + region 33a is the drain
  • the HfO 2 layer 36a is the gate insulating layer
  • the TiN layer 37a is the gate conductor layer
  • the i layer 45a is the channel.
  • P channel SGT is formed.
  • an N channel SGT having an N + region 34a as a source, an N + region 34b as a drain, an HfO 2 layer 36b as a gate insulating layer, a TiN layer 37b as a gate conductor layer, and an i layer 45b as a channel, respectively, on the Si pillar 32b. Is formed.
  • the TiN layer 37a which is the gate conductor layer of the P-channel SGT, and the NiSi layer 41a formed on the side surface of the poly-Si layer 40 are low-resistance connected to form the gate conductor layer of the N-channel SGT.
  • the TiN layer 37b and the NiSi layer 41b formed on the side surface of the poly-Si layer 40 are connected with low resistance.
  • the NiSi layers 41 a and 41 b are connected to the NiSi layer 41 c formed on the surface layer of the poly-Si layer 40. Since the contact hole 43c is formed on the NiSi layer 41c, the input wiring metal layer Vin and the TiN layers 37a and 37b which are the gate conductor layers of the P channel / N channel SGT are connected with low resistance.
  • the poly-Si layer 40 and the NiSi layer 41c formed on the surface layer of the poly-Si layer 40 serve to prevent the Si pillars 32a and 32b from being bent and collapsed, and the input wiring.
  • it further serves as a wiring layer for electrically connecting the TiN layers 37a and 37b to each other.
  • CMOS inverter circuit having SGT which is a semiconductor device according to a fifth embodiment of the present invention, will be described with reference to FIG.
  • the manufacturing process of the semiconductor device in the fifth embodiment is performed through the same processes as those shown in FIGS. 1A to 1M of the first embodiment except that the following structural differences occur.
  • the NiSi layer 48a is formed on the side surface of the poly-Si layer 15, and the NiSi layer 48b is formed on the upper surface layer and the side surface of the poly-Si layer. Both the NiSi layers 48 a and 48 b are in contact with the N + region 16 and the P + region 17.
  • a NiSi layer 49 a is formed on the side surface of the poly Si layer 22, and a NiSi layer 49 b is formed on the upper surface layer and the side surface of the poly Si layer 22. Both the NiSi layers 49a and 49b are connected to the TiN layer 10d.
  • the NiSi layers 48a and 48b are formed so as to be in contact with the N + region 16 and the P + region 17, and the NiSi layers 49a and 49b are both TiN layers. 10d.
  • the N + region 2b and the P + region 3b and the output wiring metal layer Vout are connected with low resistance
  • the TiN layer 10d and the input wiring metal layer Vin are connected with low resistance.
  • CMOS inverter circuit which is a semiconductor device having an SGT, according to a sixth embodiment of the present invention will be described below with reference to FIGS. 6A and 6B.
  • the NiSi layer 50a formed on the side surface of the poly-Si layer 15 spreads through the same steps as in FIGS. 1J to 1M after the manufacturing process of the CMOS inverter circuit is completed.
  • the NiSi layer 50c is brought into contact with the N + region 2b and the P + region 3b in the Si pillar 6.
  • a contact hole 28c is formed on the upper surface of the NiSi layer 50d formed by the impurities contained in the NiSi layer 50b spreading in the poly-Si layer 15, and an output wiring connected to the NiSi layer 50d through the contact hole 28c.
  • a metal layer Vout is formed.
  • the N + region 2a shown in FIG. 2C is not formed in the Si pillar 6, and an N + type poly Si layer 51 is formed instead of the P + type poly Si layer 15a.
  • the semiconductor device of the present embodiment is obtained by the following method. That is, as shown in FIG. 7B, an N + region 52 is formed in the Si pillar 6 by thermal diffusion of donor impurities from the N + type poly-Si layer 51. Further, an N + region 53 is formed at the top of the Si pillar 6. Then, a contact hole 28c is formed on the NiSi layer 19b formed on the side surface and the upper part of the N + -type poly-Si layer 51, and the wiring metal layer V2 is formed on the SiO 2 layer 27 so as to be connected to the contact hole 28c. Form.
  • a wiring metal layer V1 electrically connected to the NiSi layer 23b, the poly Si layer 22, and the TiN layer 10d through the contact hole 28a is formed on the SiO 2 layer 27, a wiring metal layer V1 electrically connected to the NiSi layer 23b, the poly Si layer 22, and the TiN layer 10d through the contact hole 28a is formed.
  • N-channel SGTs connected to the N + region 52 are formed above and below the N + region 52, respectively.
  • the gate TiN layers 10b and 10d in the two upper and lower SGTs are electrically connected to the wiring metal layer V1 through the contact holes 28a.
  • the N + region 52 is electrically connected to the wiring metal layer V2 via the N + type poly Si layer 51, the NiSi layer 19b, and the contact hole 28c.
  • the N + region corresponding to the N + region 2, P + region 3 shown in FIG. 1A, in the seventh embodiment can be formed by thermal diffusion of N + poly-Si layer 51 Therefore, the manufacturing process can be simplified. 2.
  • the first embodiment as shown in FIG. 1F, it is necessary to align and form the opening 21a formed on the side surface of the Si pillar 6 with the N + region 2a and the P + region 3a.
  • the N + region 52 is formed by thermal diffusion from the N + type poly-Si layer 51 after the opening 21 a is formed, alignment between the opening 21 a and the N + region 52 is not necessary. Thus, the manufacturing process can be simplified.
  • the NiSi layer 19a formed on the side surface of the poly-Si layer 15 is electrically connected to the N + region 2b and the P + region 3b via the N + region 16 and the P + region 17. It is connected.
  • the Ni + layer 16a and the N + region 2b and the P + region 3b are positioned between the N + regions 16b and 17b.
  • the NiSi layer 50c is in direct contact with the N + region 2b and the P + region 3b. In this case, the donor and acceptor impurities contained in the N + region 16b and the P + region 17b in the poly Si layer 15 are returned to the poly Si pillar 6 by the impurity sweeping effect of the NiSi layer 50a.
  • the Si pillar 6 can be prevented from being bent or collapsed. Can do.
  • an SGT having TiN layers 10b and 10d having a single-layer gate structure as shown in FIG. 6B and a nonvolatile memory SGT having a two-layer gate structure of a floating gate and a control gate are included.
  • the first embodiment can be applied to an SGT having a single-layer gate structure
  • the fifth embodiment can be applied to an SGT having a two-layer gate structure.
  • the electrical connection between the impurity region formed in the central portion of the Si pillar 6 and the wiring metal layer (such as the output wiring metal layer Vout and the input wiring metal layer Vin) formed in the circuit is more reliably performed.
  • the technical idea of the present invention can also be applied to circuit formation having a nonvolatile memory SGT using a SiN layer as a charge storage layer instead of a floating gate. The same applies to other embodiments according to the present invention.
  • the present invention is not limited to this, and the technical idea of the present invention can also be applied to a semiconductor device having an SGT using a semiconductor pillar made of a semiconductor material other than silicon.
  • the semiconductor device has a configuration in which the N channel SGT is formed in the lower part of the Si pillar 6 and the P channel SGT is formed in the upper part.
  • the P channel SGT is formed in the lower part of the Si pillar 6.
  • the technical idea of the present invention can also be applied to a semiconductor device in which an N-channel SGT is formed. The same applies to other embodiments according to the present invention.
  • the N + region 2a and the P + region 3a formed on the Si pillar 6 are thermally diffused into the poly Si layer 15 to form the N + region 16 and the P + region 17.
  • Any other material layer such as a SiGe material layer may be used. The same applies to other embodiments according to the present invention.
  • the poly-Si layers 15 and 22 in the first embodiment may be, for example, a single crystal formed by an ALD method, a material layer close to a single crystal, or an amorphous layer. The same applies to other embodiments according to the present invention.
  • the concentration of the donor impurity and the acceptor impurity contained in the N + region 2a and the P + region 3a is not limited to that.
  • At least the N + region 2b is connected to the NiSi layer 19a through the N + region 16, and the P + region Any impurity concentration that can realize a state in which 3b is connected to the NiSi layer 19a via the P + region 17 may be used. The same applies to other embodiments according to the present invention.
  • the NiSi layers 19 a and 19 b are all formed in the poly-Si layer 15.
  • the NiSi layers 19a and 19b such that a part of the NiSi layers 19a and 19b travels through the grain boundary between the small single crystals of the poly-Si layer 15 and reaches the Si pillar 6 are as follows. Even when a part of the Si pillar 6 enters, the effect of the present invention can be obtained. In the present invention, even when the NiSi layers 19a and 19 partially enter the Si pillar 6 as described above, the poly Si layer 15 formed so as to surround the outer periphery of the N + region 2a and the P + region 3b. However, since the material layer prevents the Si pillar 6 from bending or falling, the Si pillar 6 can be prevented from bending or falling. The same applies to other embodiments according to the present invention.
  • NiSi layers 19a, 19b, 23a, and 23b in the first embodiment are other alloy layers as long as they are alloy layers that can be connected to the poly Si layers 15 and 22 and the input wiring metal layer Vin and the output wiring metal layer Vout with low resistance. May be.
  • tantalum silicide (TaSi), tungsten silicide (WSi), titanium silicon (TiSi), cobalt silicon (CoSi), or the like may be used. The same applies to other embodiments according to the present invention.
  • the N + region 2b is formed in the Si pillar 6, and the donor impurity of the N + region 2b is thermally diffused in the P + type poly-Si layer 15a to form the P + region 3c.
  • the present invention is not limited to this, and a P + region 3c is formed in the Si pillar 6, and instead of the P + type poly-Si layer 15a, the concentration of the donor impurity contained is lower than that of the P + region 3c.
  • a + type poly Si layer may be formed, and acceptor impurities of the P + type poly Si layer 15a may be thermally diffused into the N + type poly Si layer.
  • the N channel SGT is formed in the lower part of the Si pillar 6 and the P channel SGT is formed in the upper part.
  • the P channel SGT is formed in the lower part of the Si pillar 6 and the N channel SGT is formed in the upper part.
  • the N + region 2b and the P + region 3c are formed in the Si pillar 6 .
  • the N + region 2 in FIG. Does not need to be formed.
  • the technical idea of the present invention is based on the electrical connection between the N + region 2b and the P + region 3b and the output wiring metal layer Vout, and the TiN layer 10d as the gate conductor layer and the input wiring metal layer Vin.
  • the case where it applied to an electrical connection was demonstrated, it can apply also to any one. The same applies to other embodiments according to the present invention.
  • two upper and lower N-channel SGTs are formed on the Si pillar 6.
  • two upper and lower N-channel SGTs are formed on the Si pillar 6 by using a P + -type poly Si layer.
  • the technical idea of the present invention can also be applied when forming a single P channel SGT.
  • the P + regions 26, 33 b and N + region 34 b formed on the tops of the Si pillars 6, 32 a, and 32 b may be metal layers that form Sitkey diodes with the i layers 4 a, 45 a, and 45 b. In this case, the NiSi layers 30a, 41c, and 41d are not necessary.
  • the SGT has a gate SiO 2 layer (gate insulating layer) 9c formed on the outer periphery of a semiconductor column such as the Si column 6, and a TiN layer (gate conductor) on the outer periphery of the gate SiO 2 layer 9c. Layer) 10d.
  • a flash memory element having a conductive layer or a charge storage layer electrically floating between the TiN layer 9c and the gate SiO 2 layer 10d is also a kind of SGT.
  • the technical idea of the invention can be applied.
  • the technical idea of the present invention can also be applied to a NAND flash memory device having a plurality of gate conductor layers separated from each other on one semiconductor pillar.
  • the N channel SGT is formed in the lower part and the P channel SGT is formed in the upper part.
  • the technical idea of the present invention is applicable.
  • the technical idea of the present invention can also be applied to circuit formation using N-channel or P-channel SGT both in the upper and lower sides. The same applies to other embodiments according to the present invention.
  • the gate conductive layer composed of the TiN layers 10b and 10d has been described as an example.
  • the present invention is not limited to this, and the gate conductive layer may be made of another metal material.
  • the gate conductive layer may have a multilayer structure including this metal layer and, for example, a poly-Si layer. Such a configuration is similarly applied to other embodiments according to the present invention.
  • the SiN layer 12 having a low etching rate with respect to HF ions is formed under the resist layer 13 .
  • the present invention is not limited to this, and the SiN layer 12 may be another material layer as long as it has a low etching rate with respect to HF ions.
  • Such a configuration is similarly applied to other embodiments according to the present invention.
  • an SOI substrate can be used instead of the i-layer substrate 1.
  • the i-layer substrate 13 and other layers are formed of Si layers.
  • the present invention is not limited to this, and the technical idea of the present invention can be applied to the case where other semiconductor material layers are provided. Such a configuration is similarly applied to other embodiments of the present invention.
  • the N + region 2b and the P + region 3b are in contact with each other, but the technical idea of the present invention is also provided when an insulating layer is formed between the N + region 2b and the P + region 3b. Is applicable. Such a configuration is similarly applied to other embodiments of the present invention.
  • the resist layer 13 of the first embodiment is not limited to a resist material layer used for light, X-ray, or electron beam lithography, but may be a material layer that can obtain the shape required for the opening. This also applies to other embodiments of the invention.
  • the present invention is capable of various embodiments and modifications without departing from the broad spirit and scope of the present invention. Further, the above-described embodiment is for explaining an example of the present invention, and does not limit the scope of the present invention. The said Example and modification can be combined arbitrarily. Furthermore, even if a part of the structural requirements of the above-described embodiment is removed as necessary, it is within the scope of the technical idea of the present invention.

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Abstract

　半導体装置の製造方法は、半導体基板（１）上に位置する半導体柱（６）にＳＧＴを形成し、半導体柱（６）の中央部に存在する不純物領域（２ａ、３ｂ）又はゲート導体層（１０ｄ）の側面に接するように配線半導体層（１５、２２）を形成する。配線半導体層（１５、２２）の側面に形成された第１の合金層（１９ａ、２３ａ）が、不純物領域（２ｂ、３ｂ）及びゲート導体層（１０ｄ）と直接的に繋がり、配線半導体層（１５、２２）の上面及び側面に形成された第２の合金層（１９ｂ、２３ｂ）の上面上に形成されたコンタクトホール（２８ｃ、２８ａ）を介して出力配線金属層（Ｖｏｕｔ）に接続されている。

Description

ＳＧＴを有する半導体装置と、その製造方法
　本発明は、ＳＧＴ（Surrounding Gate MOS Transistor）を有する半導体装置と、その製造方法に関する。
　近年、ＳＧＴは、高集積な半導体装置を提供する半導体素子として注目されている。そして、ＳＧＴを有する半導体装置の更なる高集積化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の表面に沿った水平方向に存在する。これに対して、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向にある（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。
　図８に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱１０（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）の上下の位置に、一方がソースとなる場合に、他方がドレインとなり、一方がドレインとなる場合に、他方がソースとなるＮ＋領域１０１ａ、１０１ｂ（以下、ドナー不純物を高濃度で含む半導体領域を、以下、「Ｎ＋領域」と称する。）が形成されている。このソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ間のＳｉ柱１００がチャネル領域１０２となる。このチャネル領域１０２を囲むようにゲート絶縁層１０３が形成され、このゲート絶縁層１０３を囲むようにゲート導体層１０４が形成されている。ＳＧＴでは、ソース、ドレインとなるＮ＋領域１０１ａ、１０１ｂ、チャネル領域１０２、ゲート絶縁層１０３、ゲート導体層１０４が、単一のＳｉ柱１００内に形成される。このため、ＳＧＴの平面視での面積は、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ＋領域面積に相当する。そのため、ＳＧＴを有する回路チップは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。
　現在、ＳＧＴを用いた回路チップのサイズを縮小化するための更なる取り組みがなされている。例えば、図９の構造模式図に示すように、１つのＳｉ柱１１５の上下の位置に２つのＳＧＴ１１６ａ、１１６ｂを形成することにより、回路面積が縮小できることが予測されている（例えば、非特許文献２を参照）。
　図９は、Ｓｉ柱１１５の下方にＮチャネルＳＧＴ１１６ａが形成され、このＮチャネルＳＧＴ１１６ａの上方にＰチャネルＳＧＴ１１６ｂが形成されたＣＭＯＳインバータ回路の模式構造図を示す。Ｐ層基板１１７（以下、アクセプタ不純物を含む半導体層を「Ｐ層」と称する。）上にＳｉ柱１１５が形成されている。Ｓｉ柱１１５の外周かつＰ層基板１１７上にＳｉＯ２層１１８が形成されている。そして、Ｓｉ柱１１５を囲むように、ＮチャネルＳＧＴ１１６ａのゲート絶縁層１１９ａと、ＰチャネルＳＧＴ１１６ｂのゲート絶縁層１１９ｂを形成する。そして、このゲート絶縁層１１９ａ、１１９ｂを囲むように、Ｓｉ柱１１５の外周に、ＮチャネルＳＧＴ１１６ａのゲート導体層１２０ａと、ＰチャネルＳＧＴ１１６ｂのゲート導体層１２０ｂを形成する。そして、Ｓｉ柱１１５の底部に繋がるＰ層基板１１７の表層部にＮ＋領域１２１ａを形成するとともに、Ｓｉ柱１１５の中央にＮ＋領域１２１ｂ、Ｎ＋領域１２１ｂに繋がるＳｉ柱１１５内に、Ｐ＋領域１２２ａ（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ＋領域」と称する。）、Ｓｉ柱１１５の頂部にＰ＋領域１２２ｂをそれぞれ形成する。Ｎ＋領域１２１ａは、ＮチャネルＳＧＴ１１６ａのソースであり、Ｎ＋領域１２１ｂはＮチャネルＳＧＴ１１６ａのドレインである。Ｎ＋領域１２１ａ、１２１ｂの間にあるＳｉ柱１１５は、ＮチャネルＳＧＴ１１６ａのチャネル領域１２３ａである。Ｐ＋領域１２２ｂは、ＰチャネルＳＧＴ１１６ｂのソースであり、Ｐ＋領域１２２ａは、ＰチャネルＳＧＴ１１６ｂのドレインである。Ｐ＋領域１２２ａ、１２２ｂの間のＳｉ柱１１５は、ＰチャネルＳＧＴ１１６ｂのチャネル領域１２３ｂである。Ｓｉ柱１１５の底部に繋がるＮ＋領域１２１ａの表層部にニッケルシリサイド層（ＮｉＳｉ層）１２５ａを形成し、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ、Ｐ＋領域１２２ａの外周にＮｉＳｉ層１２５ｂが形成され、Ｓｉ柱１１５の頂部にあるＰ＋領域１２２ｂの上部表層にＮｉＳｉ層１２５ｃが形成されている。Ｎ＋領域１２１ａ内のＮｉＳｉ層１２５ａに繋がるようにグランド配線金属層１２６ａが形成され、グランド配線金属層１２６ａはグランド端子ＶＳＳに接続されている。これと同様に、ＮｉＳｉ層１２５ｂに繋がるように出力配線金属層１２６ｂが形成され、出力配線金属層１２６ｂは出力端子Ｖｏに接続されている。これと同様に、ＮｉＳｉ層１２５ｃに繋がるように電源配線金属層１２６ｃが形成され、電源配線金属層１２６ｃは電源端子ＶＤＤに接続されている。ゲート導体層１２０ａ、１２０ｂに繋がるように入力配線金属層１２７ａ、１２７ｂが形成され、入力配線金属層１２７ａ、１２７ｂはそれぞれ入力端子Ｖｉに接続されている。
　図９の模式構造図において、Ｓｉ柱１１５の中央部にあるＮ＋領域１２１ｂ、Ｐ＋領域１２２ａに繋がっているＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周表面にニッケル（Ｎｉ）膜を皮膜した後、４５０℃程度で熱処理を行い、さらに表面に残存しているＮｉ膜を除去することで形成される。これにより、ＮｉＳｉ層１２５ｂは、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａの外周から内部に亘って形成される。例えば、Ｓｉ柱１１５の直径が２０ｎｍの場合には、ＮｉＳｉ層１２５ｂの厚さは約５ｎｍ～１０ｎｍになるように形成するのが望ましい。ＮｉＳｉ層１２５ｂの厚さが１０ｎｍの場合には、ＮｉＳｉ層１２５ｂはＳｉ柱１１５の断面全体を占めることになる。ここで、ＮｉＳｉの線熱膨張係数は１２×１０－６／Ｋであって、Ｓｉの線熱膨張係数２．４×１０－６／Ｋの５倍であるので、ＮｉＳｉ層１２５ｂによってＳｉ柱１１５内部に大きな応力歪が発生する。これにより、Ｓｉ柱１１５が曲がったり、倒れたりするなどの不良が発生し易くなる。この不良は、回路の高集積化のためにＳｉ柱の直径を小さくすることで、さらに発生し易くなる。
特開平２－１８８９６６号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka : IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) Hyoungiun Na and Tetsuo Endoh : "A New Compact SRAM cell by Vertical MOSFET for Low-power and Stable Operation", Memory Workshop, 201 3rd IEEE International Digest, pp.1～4 (2011) Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka : "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol. 18, pp.263-267 (1979)
　以上、図７に示す、ＳＧＴを有する半導体装置においては、単一のＳｉ柱１１５の中央部に存在するＮ＋領域１２１ｂ及びＰ＋領域１２２ａに繋がるＮｉＳｉ層１２５ｂの形成にあたっては、ＳｉとＮｉＳｉとの線熱膨張係数の異なりが、Ｓｉ柱１１５内に応力歪を発生させ、Ｓｉ柱１１５の曲がりや倒れの発生原因となる。このような不良の発生により、正常な動作をする、ＳＧＴを用いた回路が得られ難くなる。また、回路の高集積化に伴い、Ｓｉ柱１１５の直径を小さくすると、Ｓｉ柱１１５に曲がりや倒れが発生し易くなるという問題がある。これに対して、Ｓｉ柱１１５に曲がりや倒れが発生しない、Ｎ＋領域１２１ｂ及びＰ＋領域１２２ａに繋がるＮｉＳｉ層１２５ｂの形成が求められている。
　本発明の第１の観点に係る、ＳＧＴを有する半導体装置は、
　半導体基板上に形成された第１の半導体柱と、
　前記第１の半導体柱の下部に形成され、ドナー又はアクセプタ不純物を含む第１の不純物領域と、
　前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域と、
　前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第１のゲート絶縁層と、
　前記第１のゲート絶縁層の外周を囲むように形成された第１のゲート導体層と、
　前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する第１の配線半導体層と、
　前記第１の配線半導体層の側面に形成された第１の合金層と、
　前記第１の配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる第２の合金層と、
　前記第２の合金層の上面上に形成された第１のコンタクトホールと、
　前記第１のコンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された第１の配線金属層と、
　を有し、
　前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴ（Surrounding Gate MOS Transistor）を有する、
　ことを特徴とする。
　前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に形成された第３の不純物領域と、
　前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に形成され、前記第３の不純物領域と同じ導電型を有する第４の不純物領域と、
　前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第２のゲート絶縁層と、
　前記第２のゲート絶縁層の外周を囲むように形成された第２のゲート導体層と、
　前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域とを繋ぐように形成された前記第１の配線半導体層と、
　前記第１の配線半導体層内に形成されるとともに、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域と、
　前記第１の配線半導体層内に形成されるとともに、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域と、
　前記第１の配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる前記第２の合金層と、
　前記第２の合金層の上面上に形成された前記第１のコンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記第１の配線金属層と、
　を有し、
　前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴと、を有する、
　ことが望ましい。
　前記第１の配線半導体層が、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー又はアクセプタ不純物を含んでおり、
　前記不純物濃度が小さい方の不純物領域は、前記第１の配線半導体層に含まれたドナー又はアクセプタ不純物が熱拡散されることにより形成されている、
　ことが望ましい。
　前記第１のコンタクトホールが前記第２の合金層の上面上に形成されるとともに、前記第１の配線半導体層の側面に繋がる部位の前記第２の合金層を含むように形成されている、
　ことが望ましい。
　前記第１の配線半導体層の厚さが、前記第１のコンタクトホールの平面視での一辺長の半分よりも長い、
　ことが望ましい。
　前記第１の半導体柱の近傍に形成された第２の半導体柱と、
　前記第２の半導体柱に形成された第３のＳＧＴと、
　前記第２の半導体柱の外周を囲むように形成された第３のゲート導体層に接する第２の配線半導体層と、
　前記第２の配線半導体層の側面に位置し、且つ前記第１のゲート導体層に接する第３の合金層と、
　前記第２の配線半導体層の側面に位置し、且つ前記第３のゲート導体層に接する第４の合金層と、
　前記第２の配線半導体層の上表層部及び側面に位置するとともに、前記第１の半導体柱と前記第２の半導体柱の間に位置し、且つ前記第３の合金層と前記第４の合金層とを繋げる第５の合金層と、
　前記第５の合金層の上面上に形成された第２のコンタクトホールと、
　前記第２のコンタクトホールと、前記第５の合金層と、前記第３の合金層と、前記第４の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続された第２の配線金属層と、を有する、
　ことが望ましい。
　前記第２の合金層が、前記第５の不純物領域と前記第６の不純物領域とに接している、
　ことが望ましい。
　前記第１の配線半導体層が、ドナー又はアクセプタ不純物を含み、
　熱処理により、前記第１の配線半導体層のドナー又はアクセプタ不純物が、前記第１の半導体柱内に熱拡散して、前記第１の半導体柱に第７の不純物領域が形成され、
　前記第７の不純物領域の上下に、同じ導電型のＳＧＴが形成されている、
　ことが望ましい。
　本発明の第２の観点に係る、ＳＧＴを有する半導体装置の製造方法は、
　半導体基板上に第１の半導体柱を形成する第１の半導体柱形成工程と、
　前記第１の半導体柱の下部にドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１の不純物領域形成工程と、
　前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２の不純物領域形成工程と、
　前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように第１のゲート絶縁層を形成する第１のゲート絶縁層形成工程と、
　前記第１のゲート絶縁層の外周を囲むように第１のゲート導体層を形成する第１のゲート導体層形成工程と、
　前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する第１の配線半導体層を形成する第１の配線半導体層形成工程と、
　前記第１の配線半導体層の側面に第１の合金層を形成し、前記第１の配線半導体層の上面及び側面に、前記第１の合金層と繋がるように第２の合金層を形成する第１及び第２の合金層形成工程と、
　前記第２の合金層の上面上に第１のコンタクトホールを形成する第１のコンタクトホール形成工程と、
　前記第１のコンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された第１の配線金属層を形成する第１の配線金属層形成工程と、を有し、
　前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴとなる、
　ことを特徴とする。
　前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に第３の不純物領域を形成する第３の不純物領域形成工程と、
　前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に、前記第３の不純物領域と同じ導電型を有する第４の不純物領域を形成する第４の不純物領域形成工程と、
　前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように第２のゲート絶縁層を形成する第２のゲート絶縁層形成工程と、
　前記第２のゲート絶縁層の外周を囲むように第２のゲート導体層を形成する第２のゲート導体層形成工程と、
　前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域を繋ぐように、前記第１の配線半導体層を形成する前記第１の配線半導体層形成工程と、
　前記第１の配線半導体層内に、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域を形成する第５の不純物領域形成工程と、
　前記第１の配線半導体層内に、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域を形成する第６の不純物領域形成工程と、
　前記第１の配線半導体層の上面及び側面に、前記第１の合金層と繋がる前記第２の合金層を形成する前記第２の合金層形成工程と、
　前記第２の合金層の上面上に前記第１のコンタクトホールを形成する前記第１のコンタクトホール形成工程と、
　前記第１のコンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記第１の配線金属層を形成する前記第１の配線金属層形成工程と、
　を有し、
　前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴとなる、
　ことが望ましい。
　前記第１の配線半導体層に、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー、又はアクセプタ不純物を含ませ、
　前記第１の配線半導体層に含まれたドナー又はアクセプタ不純物を、前記第１の配線半導体層から前記第１の半導体柱内に熱拡散させ、
　前記第１の半導体柱内に、前記第２の不純物領域と前記第３の不純物領域を形成する、
　ことが望ましい。
　前記第１のコンタクトホールを、前記第２の合金層の上面上に形成するとともに、前記第２の合金層の上面及び側面を一部に含むように形成する、
　ことが望ましい。
　前記第１の配線半導体層の厚さを、前記第１のコンタクトホールの平面視での一辺長の半分よりも長く形成する、
　ことが望ましい。
　前記第１の半導体柱の近傍に、第２の半導体柱を形成し、
　前記第２の半導体柱に、第３のＳＧＴを形成し、
　前記第２の半導体柱の外周を囲むように形成された第３のゲート導体層に接するように第２の配線半導体層を形成し、
　前記第２の配線半導体層の側面に位置するように、且つ前記第１のゲート導体層に接するように第３の合金層を形成し、
　前記第２の配線半導体層の側面に位置するように、且つ前記第３のゲート導体層に接するように第４の合金層を形成し、前記第２の配線半導体層の上表層部及び側面に位置するとともに、前記第１の半導体柱と前記第２の半導体柱の間に位置し、且つ前記第３の合金層と前記第４の合金層とを繋げる第５の合金層を形成し、
　前記第５の合金層の上面上に第２のコンタクトホールを形成し、
　前記第２のコンタクトホールと、前記第５の合金層と、前記第３の合金層と、前記第４の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続されるように第２の配線金属層を形成する、
　ことが望ましい。
　前記第２の合金層を、前記第５の不純物領域と前記第６の不純物領域とに接するように形成する、
　ことが望ましい。
　前記第１の配線半導体層に、ドナー又はアクセプタ不純物を含ませ、
　熱処理により、前記第１の配線半導体層のドナー又はアクセプタ不純物を、前記第１の半導体柱内に熱拡散させて、前記第１の半導体柱に第７の不純物領域を形成し、
　前記第７の不純物領域の上下に、同じ導電型のＳＧＴを形成する、
　ことが望ましい。
　本発明によれば、ＳＧＴを有する半導体装置において、半導体柱の中央部にある、半導体領域又はゲート導体層に電気的に繋がる金属配線層に合金層を形成する場合に発生する、半導体柱の曲がりや倒れを抑制し、半導体領域又はゲート導体層と、合金層に繋がる配線金属層との接続を確実にすることが可能となる。
本発明の第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 本発明の第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 本発明の第３実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 本発明の第４実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 本発明の第５実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 本発明の第６実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第６実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 本発明の第７実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 第７実施形態に係るＳＧＴを有する半導体装置を説明するためのＣＭＯＳインバータ回路の平面図（ａ）と断面構造図（ｂ），（ｃ）である。 従来例のＳＧＴを示す模式構造図である。 従来例の単一のＳｉ柱に、下方にＮチャネルＳＧＴを、上方にＰチャネルＳＧＴを形成したＣＭＯＳインバータ回路の模式構造図である。
　以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置及びその製造方法について、図面を参照しながら説明する。
（第１実施形態）
　以下、図１Ａ～図１Ｍを参照しながら、本発明の第１実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路の製造方法について説明する。
　図１Ａに、ＳＧＴを有するＣＭＯＳインバータ回路の最初の工程を説明するための、平面図と断面図を示す。（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿う断面構造図、（ｃ）は（ａ）のＹ－Ｙ’線に沿う断面構造図を示す。以下の説明で参照するその他の図面も、（ａ）、（ｂ）、（ｃ）で示す各図の関係は同様である。
　図１Ａに示すように、ｉ層基板１上に、例えば砒素（Ａｓ）などのドナー不純物を含むＮ＋領域２を、イオン注入法、又はエピタキシャル成長法を用いて形成する。次に、Ｎ＋領域２上に、例えばボロン（Ｂ）などのアクセプタ不純物を含むＰ＋領域３を、イオン注入法、又はエピタキシャル成長法を用いて形成する。そして、Ｐ＋領域３上に、ｉ領域４をエピタキシャル成長法を用いて形成する。そして、ｉ領域４上に、熱酸化法によりＳｉＯ２層５を形成する。
　次に、図１Ｂに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法を用いてＳｉＯ２層５をエッチングすることで、ＳｉＯ２層５ａを形成する。さらにＳｉＯ２層５ａをマスクとして用いたＲＩＥ法によって、ｉ領域４、Ｐ＋領域３、Ｎ＋領域２、ｉ層基板１をエッチングすることで、ｉ領域４ａ、Ｐ＋領域３ａ、Ｎ＋領域２ａ、ｉ領域１ａからなるＳｉ柱６を形成する。ここで、Ｓｉ柱６の断面形状は（ａ）に示すように、円形であることが望ましい。
　次に、図１Ｃに示すように、Ｓｉ柱６の外周においてｉ層基板１の表面に、イオン注入法によってＮ＋領域７を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法を用いてＳｉＯ２膜を堆積し、この表面をＭＣＰ（Mechanical Chemical Polishing）法を用いて平坦化した後、エッチバック（Etch Back）法を用いてＳｉＯ２膜をエッチングすることで、Ｓｉ柱６の外周においてｉ層基板１上にＳｉＯ２層８を残存させる。続いて、ＡＬＤ（Atomic Layer Deposition）を用いることで、酸化ハフニウム（ＨｆＯ２）層９と、窒化チタン（ＴｉＮ）層１０とで、Ｓｉ柱６及びＳｉＯ２層８の全体を被覆する。そして、ＣＶＤ法によって、Ｓｉ柱６と、その周辺全体をＳｉＯ２層１１で覆う。
　次に、図１Ｄに示すように、リソグラフィ法により形成したレジストをマスクとして用い、ＳｉＯ２層１１、ＴｉＮ層１０をＲＩＥ法を用いてエッチングすることで、Ｓｉ柱６を覆うとともに、ＳｉＯ２層８上に繋がるように、ＳｉＯ２層１１ａとＴｉＮ層１０ａとを形成する。
　次に、図１Ｅに示すように、Ｓｉ柱６の外周に窒化シリコン（ＳｉＮ）層１２を形成する。ここで、ＳｉＮ層１３は、その表面位置が、Ｓｉ柱６内に形成されたＮ＋領域２ａの下端と同じ高さに形成する。続いて、レジスト層１３を、ＳｉＮ層１２上に形成する。ここで、レジスト層１３は、その表面位置が、Ｐ＋領域３ａの上端と同じ高さに形成する。レジスト層１３は、レジスト材料をｉ層基板１上の全体に塗布した後、例えば２００℃の熱処理を行うことでレジスト材料の流動性を大きくすることで、レジスト材料がＳｉ柱６の外側のＳｉＮ層１２上で均一に溜まるようにして形成する。続いて、弗化水素ガス（以下、「ＨＦガス」と称する。）を全体に供給する。続いて、例えば１８０℃の加熱環境とすることで、ＨＦガスがレジスト層１３内に熱拡散されるとともにレジスト層１３内に含まれた水分によって電離され、弗化水素イオン（以下、「ＨＦイオン」と称する。）（ＨＦ２ ＋）が形成される。このＨＦイオンがレジスト層１３内を熱拡散して、レジスト層１３に接触しているＳｉＯ２層１１ａをエッチングする（ここでのエッチングのメカニズムは非特許文献３を参照）。一方、レジスト層１３に接触していないＳｉＯ２層１１ａは、殆どエッチングされずに残存する。その後、レジスト層１３を除去する。
　このようにして、図１Ｆに示すように、ＳｉＯ２層１１ａは、ＳｉＮ層１２で覆われた領域のＳｉＯ２層１１ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃとに分離される。続いて、ＳｉＯ２層１１ｂ、１１ｃをマスクとして用い、ＴｉＮ層１０ａをエッチングすることで、ＴｉＮ層１０ａが、ＳｉＯ２層１１ｂで覆われたＴｉＮ層１０ｂと、Ｓｉ柱６の上部領域のＳｉＯ２層１１ｃで覆われたＴｉＮ層１０ｃとに分離される。続いて、ＴｉＮ層１０ｂ、１０ｃをマスクとして用い、ＨｆＯ２層９をエッチングすることで、ＨｆＯ２層９が、ＴｉＮ層１０ｂで覆われたＨｆＯ２層９ａと、Ｓｉ柱６の上部領域のＨｆＯ２層９ｂとに分離される。続いて、Ｓｉ柱６とＳｉＮ層１２との全体にＳｉＯ２膜を堆積し、図１Ｅで示した方法と同様にして、レジスト層の塗布、２００℃での熱処理、ＨＦガスの供給、１８０℃での熱処理によるＳｉＯ２膜のエッチング、レジスト層の除去を行うことで、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周を露出させる開口部２１ａを形成する。開口部２１ａの形成にあたっては、ＨｆＯ２層９ａ、ＴｉＮ層１０ｂ、ＳｉＯ２層１１ｂ、及びＳｉＮ層１２上にＳｉＯ２層１４ａが残存し、Ｓｉ柱６の上部に存在するＨｆＯ２層９ｂ、ＴｉＮ層１０ｃ、及びＳｉＯ２層１１ｃを囲むようにＳｉＯ２層１４ｂが残存する。
　次に、図１Ｇに示すように、多結晶シリコン（以下、「ポリＳｉ」と称する。）膜を、その表面位置がＳｉ柱６よりも高くなるようにＣＶＤ法を用いて堆積した後、ＣＭＰ法を用いて表面を平滑化する。そして、エッチバック法を用いたポリＳｉ膜エッチングによって、ポリＳｉ膜の表面の高さが、開口部２１ａの上端近傍になるまでエッチングする。その後、リソグラフィ法とＲＩＥによるポリＳｉエッチングによって、Ｎ＋領域２ａ、Ｐ＋領域３ａに接触するとともに、Ｓｉ柱６の外周に繋がるポリＳｉ層１５を形成する。
　次に、図１Ｈに示すように、例えば８５０℃の熱処理を行うことで、Ｎ＋領域２ａのドナー不純物(Ａｓ)とＰ＋領域３ａのアクセプタ不純物（Ｂ）とをポリＳｉ層１５内に熱拡散させることで、ポリＳｉ層１５内に、Ｎ＋領域１６とＰ＋領域１７とを形成する。Ａｓ原子のＳｉへの拡散係数（５×１０－１６ｃｍ２／ｓｅｃ）はＢの拡散係数（１×１０－１４ｃｍ２／ｓｅｃ）よりも小さく、Ａｓ原子のＳｉへの固溶限界（２×１０２１／ｃｍ３）はＢ原子のＳｉへの固溶限界（４×１０２０／ｃｍ３）よりも大きいので、Ｎ＋領域２ａ、Ｐ＋領域３ａに、それぞれＡｓ、Ｂを固溶限界まで含ませておくことで、ポリＳｉ層１５内でＰ＋領域１７の外周端は、Ｎ＋領域１６よりも外側に位置するようになる。また、Ｎ＋領域２ａ、Ｎ＋領域７、Ｐ＋領域３ａに含まれる不純物がＳｉ柱６、ｉ層基板１内へ拡散することで、Ｎ＋領域２ａはＮ＋領域２ｂとなり、Ｐ＋領域３ａはＰ＋領域３ｂとなり、Ｎ＋領域７はＮ＋領域７ａとなる。ここで、Ｎ＋領域１６とＰ＋領域１７とが接触する部位の形状は、ドナー不純物濃度が高いＮ＋領域１６の拡散形状によって決定される。次に、全体にニッケル（Ｎｉ）層１８をＡＬＤ法によって堆積する。
　次に、図１Ｉに示すように、例えば６５０℃の熱処理を行うことで、ポリＳｉ層１５の上部表層にニッケルシリサイド（ＮｉＳｉ）層１９ａ、１９ｂを形成する。ここで、ＮｉＳｉ層１９ａはポリＳｉ層１７の側面に形成され、ＮｉＳｉ層１９ｂはポリＳｉ層１５の表層上と側面とに形成される。また、ＮｉＳｉ層１９ａ、１９ｂは互いに繋がり形成され、ＮｉＳｉ層１９ａはＮ＋領域１６とＰ＋領域１７とに接触するようになる。図１Ｉ（ｃ）に示すように、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａは、平面視において、Ｙ－Ｙ’方向においても、Ｎ＋領域１６、Ｐ＋領域１７と接するように形成する。その後、Ｎｉ層１８を除去する。
　次に、図１Ｊに示すように、ＳｉＮ層１２を形成した方法と同じ方法を用いて、その表面位置がＴｉＮ層１０ｃの高さ方向で中間位置にあるＳｉＮ層２０を形成する。続いて、開口部２１ａを形成した方法と同じ方法を用いて、ＴｉＮ層１０ｃの外周に開口部２１ｂを形成する。続いて、ポリＳｉ層１５を形成した方法と同じ方法を用いて、ポリＳｉ層２２を形成する。続いて、ＮｉＳｉ層１９ａ、１９ｂを形成した方法と同じ方法を用いることで、ポリＳｉ層２２の側面にＮｉＳｉ層２３ａを形成するとともに、ポリＳｉ層２２の上部表層と側面とにＮｉＳｉ層２３ｂを形成する。ＮｉＳｉ層２３ａ、２３ｂは互いに繋がっており、ＮｉＳｉ層２３ａは、ＴｉＮ層１０ｃと接触して形成される。図１Ｊ（ｃ）に示すように、ポリＳｉ層２２の側面に形成されたＮｉＳｉ層２３ａは、平面視において、Ｙ－Ｙ’方向においてもＴｉＮ層１０ｃと接するように形成する。
　次に、図１Ｋに示すように、全体にレジスト膜を塗布した後、レジスト膜全体を表面から均一にエッチバックすることで、その表面位置がポリＳｉ層２２の表面よりも高く、かつＳｉ柱６の頂部よりも低い位置となるレジスト層２５を形成する。そして、レジスト層２５をマスクとして用い、ＳｉＯ２層１４ｂ、ＳｉＯ２層１１ｃ、ＴｉＮ層１０ｃ、ＨｆＯ２層９ｂをエッチングすることで、ＳｉＯ２層１４ｃ、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃを形成する。その後、レジスト層２５を除去する。
　次に、図１Ｌに示すように、ＳｉＯ２層１４ｃ、ＳｉＯ２層１１ｄ、ＴｉＮ層１０ｄ、ＨｆＯ２層９ｃをマスクとし、ボロン（Ｂ）イオン注入法を用いることで、Ｓｉ柱６の頂部にＰ＋領域２６を形成する。続いて、ＣＶＤ法によって全体にＳｉＯ２層２７を形成する。続いて、リソグラフィ法とＲＩＥ法とを用いて、Ｓｉ柱６の頂部上にコンタクトホール２８ｂを形成し、Ｎ＋領域７ｂ上にコンタクトホール２８ｄを形成する。続いて、コンタクトホール２８ｂの底下のＳｉ柱６の頂部にＮｉＳｉ層３０ａを形成し、コンタクトホール２８ｄの底下のＮ＋領域７ｂの表層にＮｉＳｉ層３０ｂを形成する。続いて、ポリＳｉ層２２を貫通するように、ＴｉＮ層１０ｂ上にコンタクトホール２８ａを形成し、ポリＳｉ層１５の上部表層のＮｉＳｉ層１９ｂ上にコンタクトホール２８ｃを形成する。
　次に、図１Ｍに示すように、コンタクトホール２８ａを介して、ＮｉＳｉ層２３ｂ、ポリＳｉ層２２、ＴｉＮ層１０ｂに電気的に接続された入力配線金属層Ｖｉｎを形成し、コンタクトホール２８ｂを介して、Ｓｉ柱頂部のＮｉＳｉ層３０ａ、Ｐ＋領域２６に電気的に接続された電源配線金属層Ｖｄｄを形成する。また、コンタクトホール２８ｃを介して、ＮｉＳｉ層１９ａ、ＮｉＳｉ層１９ｂ、Ｎ＋領域２ｂ、Ｎ＋領域１６、Ｐ＋領域３ｂ、Ｐ＋領域１７、ポリＳｉ層１５に電気的に接続された出力配線金属層Ｖｏｕｔを形成し、コンタクトホール２８ｄを介して、ＮｉＳｉ層３０ｂ、Ｎ＋領域７ｂに電気的に接続されたグランド配線金属層Ｖｓｓを形成する。
　上記した製造方法により、Ｓｉ柱６の下部のｉ層１ａをチャネルとし、ｉ層１ａの外周を囲むＨｆＯ２層９ａをゲート絶縁層とし、ＨｆＯ２層９ａの外周を囲むＴｉＮ層１０ｂをゲート導体層とし、ｉ層１ａの下方に位置するＮ＋領域７ｂをソースとし、ｉ層１ａ上に位置するＮ＋層２ｂをドレインとしたＮチャネル型ＳＧＴと、Ｓｉ柱６の上部のｉ層４ａをチャネルとし、ｉ層４ａの外周を囲むＨｆＯ２層９ｃをゲート絶縁層とし、ＨｆＯ２層９ｃの外周を囲むＴｉＮ層１０ｄをゲート導体層とし、ｉ層４ａの下方に位置するＰ＋領域３ｂをソースとし、ｉ層４ａ上に位置するＰ＋層２６をドレインとしたＰチャネル型ＳＧＴと、からなる、ＣＭＯＳ型インバータ回路が形成される。
　第１実施形態のＣＭＯＳ型インバータ回路によれば、以下の効果が奏される。
１．Ｓｉ柱６の中央部にあるＮ＋領域２ｂ、Ｐ＋領域３ｂは、Ｎ＋領域２ｂ、Ｐ＋領域３ｂの外側にあるポリＳｉ層１５内に広がって形成されたＮ＋領域１６、Ｐ＋領域１７を介して、ＮｉＳｉ層１９ａ、１９ｂに接続されている。このようにＳｉとの熱膨張係数の異なりによってＳｉ柱６に大きな応力歪を生じ、Ｓｉ柱６の曲がりや倒れを生じさせる原因となるＮｉＳｉ層１９ａ、１９ｂが、Ｓｉ柱６の外周を囲むように形成されたポリＳｉ層１５内に形成される。これにより、Ｓｉ柱６の曲がりや倒れが防止される。
２．さらに、ポリＳｉ層１５自体は、Ｓｉ柱６を囲むように形成されているので、Ｓｉ柱６の曲がりや倒れを防止する材料層としての役割を担う。これにより、Ｓｉ柱６の曲がりや倒れがより効果的に防止できる。
３．ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａが、Ｎ＋領域２ｂとＰ＋領域３ｂとの間での低抵抗接続を行う役割を果たし、ポリＳｉ層１５の上部表層に形成されたＮｉＳｉ層１９ｂが、ＮｉＳｉ層１９ｂ上に形成されたコンタクトホール２８ｃに接続された出力配線金属層Ｖｏｕｔとの間での低抵抗接続を行う役割を担う。ＮｉＳｉ層１９ａ、１９ｂは互いに接続されているので、Ｎ＋領域２ｂ、Ｐ＋領域３ｂは、出力配線金属層Ｖｏｕｔと低抵抗接続される。このため、ポリＳｉ層１５の上部表層のＮｉＳｉ層１９ｂは、Ｐ＋領域１７、Ｎ＋領域１６と直接的に接続されていなくても、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと出力配線金属層Ｖｏｕｔとの低抵抗接続が確実に行えるようになる。
４．図１Ｉ（ｂ）に示すＳｉ柱６の左側ではポリＳｉ層１５では、ＮｉＳｉ層１９ａが、Ｎ＋領域１６、Ｐ＋領域１７に接するとともに、ポリＳｉ層１５の側表面よりも内側に広がるように形成される。ここでは、Ｎ＋領域１６、Ｐ＋領域１７は、ＮｉＳｉ層１９ａによって囲まれているので、ＮｉＳｉ層１９ａに含まれる不純物の掃き出し効果が促進され、ドナー、及びアクセプタ不純物が、ＮｉＳｉ層１９ａと、Ｎ＋領域１６、Ｐ＋領域１７との境界近傍に寄せ集められる。これにより、ＮｉＳｉ層１９ａと、Ｎ＋領域１６、Ｐ＋領域１７との接触抵抗をより小さくすることができる。
５．ＴｉＮ層１０ｄに接続されたポリＳｉ層２２は、Ｓｉ柱６を囲むように形成されるので、ポリＳｉ層１５と同様に、Ｓｉ柱６の曲がりや倒れを防止する材料層としての役割を担う。これによって、Ｓｉ柱６の曲がりや倒れが防止できる。
６．ポリＳｉ層２２の側面に形成されたＮｉＳｉ層２３ａが、ＴｉＮ層１０ｄと低抵抗接続され、ポリＳｉ層２２の上部表層と側面に形成されたＮｉＳｉ層２３ｂが、ＮｉＳｉ層２３ｂを貫通したコンタクトホール２８ａに接続された入力配線金属層Ｖｉｎとの低抵抗接続されている。ＮｉＳｉ層２３ａ、２３ｂは互いに接続されているので、ＴｉＮ層１０ｄと入力配線金属層Ｖｉｎとが低抵抗接続されることになる。このため、ポリＳｉ層２２の上部表層のＮｉＳｉ層２３ｂは、ＴｉＮ層１０ｄに直接的に接続されていなくとも、ＴｉＮ層１０ｄと入力配線金属層Ｖｉｎとの低抵抗接続が確実に行えるようになる。
７．図１Ｍ（ｃ）に示すように、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａは、平面視において、Ｙ－Ｙ’方向においてもＮ＋領域１６、Ｐ＋領域１７と接するように形成される。これによって、ＮｉＳｉ層１９ａと、Ｐ＋領域１７、Ｎ＋領域１６との接続には、平面視において３方向からの低抵抗接続が実現される。これと同様に、ポリＳｉ層２２の側面に形成されたＮｉＳｉ層２３ａは、平面視において、Ｙ－Ｙ’方向においてもＴｉＮ層１０ｃと接するように形成されるので、ＮｉＳｉ層２３ａとＴｉＮ層１０ｄとの接続には、平面視において３方向からの低抵抗接続が実現される。
（第２実施形態）
　以下、図２Ａ～図２Ｅを参照しながら、本発明の第２実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路の製造方法について説明する。
　図２Ａに示すように、ｉ層基板１上に、例えば砒素（Ａｓ）などのドナー不純物を含んだＮ＋領域２を、イオン注入法、又はエピタキシャル成長法を用いて形成する。そして、このＮ＋領域２上に、エピタキシャル成長法を用いてｉ領域４を形成する。そして、このｉ領域４上に、熱酸化法によりＳｉＯ２層５を形成する。
　次に、図２Ｂに示すように、リソグラフィ法と、ＲＩＥ（Reactive Ion Etching）法とを用い、ＳｉＯ２層５をエッチングすることでＳｉＯ２層５ａを形成する。続いて、ＳｉＯ２層５ａをマスクとして用いたＲＩＥ法により、ｉ領域４、Ｎ＋領域２、ｉ層基板１をエッチングすることで、ｉ領域４ａ、Ｎ＋領域２ａ、ｉ領域１ａからなるＳｉ柱６を形成する。ここで、Ｓｉ柱の断面形状は、図２Ｂ（ａ）に示すように円形であることが望ましい。その後、図１Ｃ～図１Ｆを用いて説明した半導体装置の製造工程と同じ工程を行う。
　次に、図２Ｃに示すように、図１ＧにおけるポリＳｉ層１５の代わりに、例えばボロン（Ｂ）アプセプタ不純物を多く含んだＰ＋型ポリＳｉ層１５ａを形成する。
　次に、図２Ｄに示すように、例えば８５０℃の熱処理を行い、Ｎ＋領域２ａに含まれるドナー不純物(Ａｓ)をポリＳｉ層１５ａ内に熱拡散させ、ポリＳｉ層１５ａ内に、Ｎ＋領域１６ａを形成する。これとともに、Ｐ＋型ポリＳｉ層１５ａに含まれるアクセプタ不純物（Ｂ）をＳｉ柱６内に熱拡散させ、Ｎ＋領域２ｂに接するＰ＋領域３ｃをＳｉ柱６内に形成する。ここで、Ａｓ原子のＳｉへの固溶限界（２×１０２１／ｃｍ３）はＢ原子のＳｉへの固溶限界（４×１０２０／ｃｍ３）よりも大きいので、Ｎ＋領域２ａ、Ｐ＋型ポリＳｉ層１５ａに、それぞれＡｓ、ＢをＳｉへの固溶限界まで含ませておくことで、Ｎ＋領域１６ａとＰ＋型ポリＳｉ層１５ａとが接触する部位の形状は、ドナー不純物濃度が高いＮ＋領域１６ａの拡散形状によって決定される。また、Ｐ＋型ポリＳｉ層１５ａに含まれるアクセプタ不純物濃度を、Ｎ＋領域２ａに含まれるドナー不純物濃度よりも小さくしておくことで、Ｎ＋領域１６ａと、Ｐ＋型Ｐ＋型ポリＳｉ層１５ａとが接触する部位の形状は、ドナー不純物濃度が高いＮ＋領域１６ａの拡散形状によって決定される。続いて、ＡＬＤ法によって、ニッケル（Ｎｉ）層１８を全体に堆積させる。その後、図１Ｉ～図１Ｍを用いて説明した製造工程と同じ工程を行う。
　これにより、図２Ｅに示すように、Ｐ＋型ポリＳｉ層１５ａの側面に形成されたＮｉＳｉ層１９ａは、Ｐ＋型ポリＳｉ層１５ａ、Ｎ＋領域１６ａに接続される。これにより、ＮｉＳｉ層１９ａと、Ｓｉ柱６内のＮ＋領域２ｂ及びＰ＋領域３ｃとが電気的に接続される。また、Ｐ＋型ポリＳｉ層１５ａの上部表層と側面とに形成されたＮｉＳｉ層１９ｂは、コンタクトホール２８ｃを介して、出力配線金属層Ｖｏｕｔと接続される。また、ＮｉＳｉ層１９ａ、１９ｂは互いに接続されている。これにより、Ｎ＋領域２ｂ、Ｐ＋領域３ｃが出力配線金属層Ｖｏｕｔと低抵抗接続されるようになる。この結果、第１実施形態のＣＭＯＳインバータ回路と同様なＳＧＴを有するＣＭＯＳインバータ回路が形成される。
　第２実施形態のＣＭＯＳ型インバータ回路によれば、以下の効果が奏される。
１．第１実施形態では、図１Ａで説明した工程にて最初にＰ＋領域３を形成したのに対して、第２実施形態では、図２Ａに示すように、Ｐ＋領域３の形成が不要である。このように、第２実施形態では、第１実施形態よりも製造方法が簡易化されている。
２．第１実施形態では、図１Ｍ（ｂ）に示すように、Ｓｉ柱６の右側に位置するポリＳｉ層１５内で、Ｐ＋領域１７がＮｉＳｉ層１９ｂと離間している。これに対して、第２実施形態では、全体としてＰ＋領域であるＰ＋型ポリＳｉ層１５ａが、その上部表層に形成したＮｉＳｉ層１９ｂとコンタクトホール２８ｃとを介して出力配線金属層Ｖｏｕｔと電気的に接続されている。このため、第２実施形態によれば、Ｐ＋領域３ｃと出力配線金属層Ｖｏｕｔとの接続抵抗を第１実施形態よりも低くすることができる。
　なお、Ｎ＋領域２ｂ、Ｐ＋領域３ｂが、同じ導電型である不純物領域から構成される回路製造では、図２ＡにおけるＮ＋領域２の形成も不要になる。この場合、図２Ｃに示すＰ＋型ポリＳｉ層１５ａは、ドナー又はアクセプタのいずれかの不純物を含むポリＳｉ層からＳｉ柱６内への熱拡散により、Ｓｉ柱６内に所定の不純物領域を形成することができる。
（第３実施形態）
　以下、図３を参照しながら、本発明の第３実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路について説明する。
　図３に、第３実施形態における平面図と断面構造図とを示す。第３実施形態のＣＭＯＳインバータ回路は、以下に示す構造上の相違が生じたこと以外は、第１実施形態の図１Ａ～図１Ｍに示す工程と同様な得られたものである。第３実施形態においては、コンタクトホール２８ｃが、ポリＳｉ層１５ｂの上部表層と、この上部表層に繋がる側面とに亘って形成されたＮｉＳｉ層１９ｃを含んでいる。ＮｉＳｉ層１９ｃは、出力配線金属層Ｖｏｕｔとコンタクトホール２８ｃを介して接続されている。コンタクトホール２８ａは、ポリＳｉ層２２ａの上部表層と側面とに亘って形成されたＮｉＳｉ層２３ｃを貫通し、ＴｉＮ層１０ｂ上に接続されている。また、コンタクトホール２８ａを介して、ＴｉＮ層１０ｂ、ＮｉＳｉ層２３ｃが、入力配線金属層Ｖｉｎに接続されている。ポリＳｉ層２２ａの側面に形成されたＮｉＳｉ層２３ａは、ＴｉＮ層１０ｄと接続されており、ＮｉＳｉ層２３ａ、２３ｃは互いに接続されている。これにより、入力配線金属層Ｖｉｎは、ＮｉＳｉ層２３ｃ、２３ａを介して、ＴｉＮ層１０ｄに電気的に接続されている。ここでは、ポリＳｉ層１５ｂ、２２ａの厚さが、コンタクトホール２８ａ、２８ｃの一辺長の１／２よりも長いことが望ましい。
　第３実施形態のＣＭＯＳ型インバータ回路によれば、以下の効果が奏される。
１．第１実施形態では、図１Ｍ（ａ）に示すように、コンタクトホール２８ｃは、ポリＳｉ層１５ｂの外周よりも内側に形成されている。これに対し、第３実施形態では、コンタクトホール２８ｃの平面視での断面内に、ポリＳｉ層１５ｂの外周が存在する。これにより、ポリＳｉ層１５ｂのＸ－Ｘ’方向での長さを短くすることができる。これと同様に、コンタクトホール２８ａの平面視での断面内に、ポリＳｉ層２２ａの外周が存在するようにすると、ポリＳｉ層２２ａのＸ－Ｘ’方向での長さを短くすることができる。これによって、このＣＭＯＳインバータ回路の、平面視での占有面積をコンパクトにすることができ、回路の高集積化が実現される。
２．ポリＳｉ層１５ｂの厚さを、コンタクトホール２８ｃのＸ－Ｘ’方向での長さ（幅）の１／２よりも大きくすることで、出力配線金属層ＶｏｕｔとＮｉＳｉ層１９ｃとの接触面積が大きくなり、出力配線金属層ＶｏｕｔとＮｉＳｉ層１９ｃとの接触抵抗を低くすることができる。これと同様に、ポリＳｉ層２２ａの厚さを、コンタクトホール２８ａのＸ－Ｘ’方向での長さの１／２よりも大きくすることで、入力配線金属層ＶｉｎとＮｉＳｉ層２３ｃとの接触面積を大きくすることができ、入力配線金属層ＶｉｎとＮｉＳｉ層２３ｃとの接触抵抗を低くすることができる。また、ポリＳｉ層１５ｂ、２２ａの厚さを厚くしても、ＣＭＯＳインバータ回路の集積度が低下することはない。これにより、出力配線金属層ＶｏｕｔとＮｉＳｉ層１９ｃとの接触抵抗と、入力配線金属層ＶｉｎとＮｉＳｉ層２３ｃとの接触抵抗との低抵抗化を、ＣＭＯＳインバータ回路の集積度を低下させることなく実現することができる。
（第４実施形態）
　以下、図４を参照しながら、本発明の第４実施形態に係る半導体装置である、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
　図４に、Ｓｉ柱３２ａにＰチャネルＳＧＴ、Ｓｉ柱３２ｂにＮチャネルＳＧＴをそれぞれ形成したＣＭＯＳインバータ回路の平面図（図４（ａ））、断面構造図（図４（ｂ））、断面構造図（図４（ｃ））を示す。
　図４に示すように、ｉ層基板３１上にＳｉ柱３２ａ、３２ｂが形成されている。Ｓｉ柱３２ａの底部と、この底部に繋がるｉ層基板３１の表層部にＰ＋領域３３ａが形成され、Ｓｉ柱３２ｂの底部と、この底部に繋がるｉ層基板３１の表層部にＮ＋領域３４ａが形成されている。Ｓｉ柱３２ａ、３２ｂの外周において、ｉ層基板３１上にＳｉＯ２層３５が形成されている。Ｓｉ柱３２ａの頂部上にＰ＋領域３３ｂが形成され、Ｓｉ柱３２ｂの頂部上にＮ＋領域３４ｂが形成されている。Ｐ＋領域３３ａ、３３ｂの間のｉ層４５ａを囲むように、ＨｆＯ２層３６ａが形成され、Ｎ＋領域３４ａ、３４ｂの間のｉ層４５ｂを囲むように、ＨｆＯ２層３６ｂが形成されている。さらに、ＨｆＯ２層３６ａを囲むように、ＴｉＮ層３７ａが形成され、ＨｆＯ２層３６ｂを囲むように、ＴｉＮ層３７ｂが形成されている。
　また、ＴｉＮ層３７ａ、３７ｂを囲むように、ＳｉＯ２層３８ａ、３８ｂが形成され、第１実施形態での開口部２１ｂを形成した方法と同様の方法（図１Ｊを参照）によって、ＴｉＮ層３７ａの外周にＳｉＯ２層３８ａの開口部４６ａ、ＴｉＮ層３７ｂの外周にＳｉＯ２層３８ｂの開口部４６ｂがそれぞれ形成されている。また、第１実施形態でのポリＳｉ層２２を形成した方法と同様の方法（図１Ｊを参照）によって、ＴｉＮ層３７ａ、３７ｂに接するとともに、Ｓｉ柱３２ａ、３２ｂ間に繋がるポリＳｉ層４０が形成されている。また、第１実施形態でのＮｉＳｉ層１９ａ、１９ｂを形成した方法と同様の方法（図１Ｊを参照）によって、ポリＳｉ層４０の側面にＮｉＳｉ層４１ａ、４１ｂ、ポリＳｉ層４０の上部表層と側面とにＮｉＳｉ層４１ｃがそれぞれ形成されている。ＮｉＳｉ層４１ａはＴｉＮ層３７ａ、ＮｉＳｉ層４１ｂはＴｉＮ層３７ｂにそれぞれ接している。ＮｉＳｉ層４１ａ、４１ｂ、４１ｃは互いに繋がっている。ＳｉＯ２層４２が全体を覆うように形成され、ＳｉＯ２層４２内にコンタクトホール４３ａ、４３ｂ、４３ｃ、４３ｄが形成されている。Ｐ＋領域３３ｂの上部表層にＮｉＳｉ層４１ｃ、Ｎ＋領域２４ｂの上部表層にＮｉＳｉ層４１ｄ、Ｐ＋領域３３ａとＮ＋領域３４ａの境界上にＮｉＳｉ層４１ｄがそれぞれ形成されている。コンタクトホール４３ａを介して、ＮｉＳｉ層４１ａと接続された電源配線金属層Ｖｄｄ、コンタクトホール４３ｂを介して、ＮｉＳｉ層４１ｃと接続された入力配線金属層Ｖｉｎ、コンタクトホール４３ｃを介して、ＮｉＳｉ層４３ｃと接続されたグランド配線金属層Ｖｓｓ、コンタクトホール４３ｄを介して、ＮｉＳｉ層４１ｄと接続された出力配線金属層Ｖｏｕｔがそれぞれ形成されている。
　図４に示すように、Ｓｉ柱３２ａに、それぞれ、Ｐ＋領域３３ｂがソース、Ｐ＋領域３３ａがドレイン、ＨｆＯ２層３６ａがゲート絶縁層、ＴｉＮ層３７ａがゲート導体層、ｉ層４５ａがチャネルであるＰチャネルＳＧＴが形成されている。また、Ｓｉ柱３２ｂに、それぞれ、Ｎ＋領域３４ａがソース、Ｎ＋領域３４ｂがドレイン、ＨｆＯ２層３６ｂがゲート絶縁層、ＴｉＮ層３７ｂがゲート導体層、ｉ層４５ｂがチャネルであるＮチャネルＳＧＴが形成されている。
　第４実施形態においては、ＰチャネルＳＧＴのゲート導体層であるＴｉＮ層３７ａと、ポリＳｉ層４０の側面に形成されたＮｉＳｉ層４１ａとが低抵抗接続され、ＮチャネルＳＧＴのゲート導体層であるＴｉＮ層３７ｂと、ポリＳｉ層４０の側面に形成されたＮｉＳｉ層４１ｂとが低抵抗接続されている。さらに、ＮｉＳｉ層４１ａ、４１ｂは、ポリＳｉ層４０の表層に形成されたＮｉＳｉ層４１ｃと繋がっている。ＮｉＳｉ層４１ｃ上にコンタクトホール４３ｃが形成されているので、入力配線金属層ＶｉｎとＰチャネル・ＮチャネルＳＧＴのゲート導体層であるＴｉＮ層３７ａ、３７ｂとが低抵抗接続されている。
　上記したように、第４実施形態では、ポリＳｉ層４０と、ポリＳｉ層４０の表層に形成されたＮｉＳｉ層４１ｃとは、Ｓｉ柱３２ａ、３２ｂの曲がりと倒れを防止する役割と、入力配線金属層Ｖｉｎに接続されるコンタクトホール４３ｂを形成する領域としての役割に加え、さらに、ＴｉＮ層３７ａ、３７ｂを互いに電気的に接続する配線層としての役割を有する。
（第５実施形態）
　以下、図５を参照しながら、本発明の第５実施形態に係る半導体装置である、ＳＧＴを有するＣＭＯＳインバータ回路について説明する。
　第５実施形態における半導体装置の製造工程は、以下に示す構造上の相違が生じたこと以外は、第１実施形態の図１Ａ～図１Ｍに示す工程と同様な工程を経ることで行われる。図５に示すように、ポリＳｉ層１５の側面にＮｉＳｉ層４８ａが形成され、ポリＳｉ層の上部表層と側面とにＮｉＳｉ層４８ｂが形成されている。ＮｉＳｉ層４８ａ、４８ｂはいずれも、Ｎ＋領域１６とＰ＋領域１７とに接している。そして、ポリＳｉ層２２の側面にＮｉＳｉ層４９ａが形成され、ポリＳｉ層２２の上部表層と側面とにＮｉＳｉ層４９ｂが形成されている。ＮｉＳｉ層４９ａ、４９ｂはいずれも、ＴｉＮ層１０ｄと接続されている。
　第５実施形態では、第１実施形態とは異なり、ＮｉＳｉ層４８ａ、４８ｂはいずれも、Ｎ＋領域１６とＰ＋領域１７と接するように形成され、ＮｉＳｉ層４９ａ、４９ｂはいずれも、ＴｉＮ層１０ｄと接続されている。これにより、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと出力配線金属層Ｖｏｕｔとが低抵抗接続されるとともに、ＴｉＮ層１０ｄと入力配線金属層Ｖｉｎとが低抵抗接続される。
（第６実施形態）
　以下、図６Ａ、図６Ｂを参照しながら、本発明の第６実施形態に係る、ＳＧＴを有する半導体装置であるＣＭＯＳインバータ回路について説明する。
　図６Ａに示すように、図１Ａ～図１Ｉと同じ工程を経ることで、ポリＳｉ層１５内に、Ｎ＋領域１６ｂ、Ｐ＋領域１７ｂを、Ｓｉ柱６内のＮ＋領域２ｂ、Ｐ＋領域３ｂからの熱拡散により形成する。続いて、ポリＳｉ層１５の側面にＮｉＳｉ層５０ａを形成し、ポリＳｉ層１５の上部表層と側面とに繋がるＮｉＳｉ層５０ｂを形成する。
　次に、図６Ｂに示すように、図１Ｊ～図１Ｍと同じ工程を経ることで、ＣＭＯＳインバータ回路の製造工程を終えた状態において、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層５０ａが広がってＮｉＳｉ層５０ｃとなり、Ｓｉ柱６内のＮ＋領域２ｂ、Ｐ＋領域３ｂと接するようになる。また、ＮｉＳｉ層５０ｂに含まれる不純物がポリＳｉ層１５内を広がって形成されたＮｉＳｉ層５０ｄの上面上に、コンタクトホール２８ｃが形成され、コンタクトホール２８ｃを介して、ＮｉＳｉ層５０ｄと繋がる出力配線金属層Ｖｏｕｔが形成される。
（第７実施形態）
　以下、図７Ａ、図７Ｂを参照しながら、本発明の第７実施形態に係る、ＳＧＴを有する半導体装置について説明する。
　図７Ａにおいては、図２Ｃに示されるＮ＋領域２ａがＳｉ柱６に形成されておらず、Ｐ＋型ポリＳｉ層１５ａに代えてＮ＋型ポリＳｉ層５１が形成されている。
　このような図７Ａの構成から、本実施形態の半導体装置は以下の方法によって得られる。即ち、図７Ｂに示すように、Ｎ＋型ポリＳｉ層５１からのドナー不純物の熱拡散によってＳｉ柱６内にＮ＋領域５２を形成する。また、Ｓｉ柱６頂部にＮ＋領域５３を形成する。そして、Ｎ＋型ポリＳｉ層５１の側面と上部とに形成したＮｉＳｉ層１９ｂ上にコンタクトホール２８ｃを形成し、コンタクトホール２８ｃに接続されるように、ＳｉＯ２層２７上に配線金属層Ｖ２を形成する。また、ＳｉＯ２層２７上に、ＮｉＳｉ層２３ｂ、ポリＳｉ層２２、ＴｉＮ層１０ｄにコンタクトホール２８ａを介して電気的に接続された配線金属層Ｖ１を形成する。これによって、Ｎ＋領域５２の上下それぞれに、Ｎ＋領域５２に繋がるＮチャネルＳＧＴが形成される。そして、この上下２個のＳＧＴにおけるゲートＴｉＮ層１０ｂ、１０ｄは、コンタクトホール２８ａを介して、配線金属層Ｖ１に電気的に接続される。また、Ｎ＋領域５２は、Ｎ＋型ポリＳｉ層５１、ＮｉＳｉ層１９ｂ、及びコンタクトホール２８ｃを介して、配線金属層Ｖ２に電気的に接続される。
　第７実施形態によれば、以下の効果が奏される。
１．第１実施形態における、図１Ａに示されるＮ＋領域２、Ｐ＋領域３に対応するＮ＋領域を、第７実施形態ではＮ＋型ポリＳｉ層５１からの熱拡散によって形成することができるため、製造工程が簡略化できる。
２．第１実施形態においては、図１Ｆに示すように、Ｓｉ柱６の側面に形成する開口部２１ａを、Ｎ＋領域２ａ、Ｐ＋領域３ａに位置合わせして形成することが必要となるが、第７実施形態では、開口部２１ａを形成した後、Ｎ＋型ポリＳｉ層５１からの熱拡散によってＮ＋領域５２が形成されるので、開口部２１ａとＮ＋領域５２との位置合せが不要となり、製造工程が簡略化できる。
　第１実施形態の図１Ｍでは、ポリＳｉ層１５の側面に形成されたＮｉＳｉ層１９ａは、Ｎ＋領域１６、Ｐ＋領域１７を介して、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと電気的に接続されている。これに対して、第６実施形態において、図６Ａに示す工程では、ＮｉＳｉ層５０ａと、Ｎ＋領域２ｂ、Ｐ＋領域３ｂとは、その間に、Ｎ＋領域１６ｂ、１７ｂが位置するが、製造工程の最終段階では、ＮｉＳｉ層５０ｃと、Ｎ＋領域２ｂ、Ｐ＋領域３ｂとは直接的に接するようになる。この場合、ポリＳｉ層１５内のＮ＋領域１６ｂ、Ｐ＋領域１７ｂに含まれるドナー及びアクセプタ不純物は、それぞれ、ＮｉＳｉ層５０ａの不純物掃きだし効果によって、ポリＳｉ柱６内に戻される。
　第５実施形態によっても、Ｎ＋領域２ａ、Ｐ＋領域３ａの外周に形成されたポリＳｉ層１５内にＮｉＳｉ層５０ａ、５０ｂが形成されるため、Ｓｉ柱６の曲がりや倒れを防止することができる。また、例えば、同じ半導体基板上に、図６Ｂに示すような単層ゲート構造を有するＴｉＮ層１０ｂ、１０ｄを有するＳＧＴと、フローティングゲートと制御ゲートの２層ゲート構造を有する不揮発性メモリＳＧＴを有する回路を形成するにあたっては、単層ゲート構造を有するＳＧＴに第１実施形態を適用し、２層ゲート構造を有するＳＧＴに第５実施形態を適用することができる。これによって、Ｓｉ柱６の中央部に形成された不純物領域と、回路内に形成された配線金属層（出力配線金属層Ｖｏｕｔ、入力配線金属層Ｖｉｎなど）との電気的な接続がより確実に行なわれるようになる。また、フローティングゲートの代わりに、ＳｉＮ層を電荷蓄積層として用いた不揮発性メモリＳＧＴを有する回路形成にも本発明の技術思想が適用できる。これは、本発明に係るその他の実施形態においても同様である。
　なお、上記各実施形態では、半導体柱としてＳｉ（シリコン）柱を用いた例について説明した。しかしこれに限られず、本発明の技術的思想は、シリコン以外の半導体材料からなる半導体柱を用いた、ＳＧＴを有する半導体装置にも適用可能である。
　上記各実施形態では、１つのＳｉ柱に１個又は２個のＳＧＴが形成されている半導体装置の製造方法について説明した。しかしこれに限られず、本発明の技術的思想は、１個の半導体柱に３個以上のＳＧＴを有する半導体装置の製造方法にも適用可能である。
　第１実施形態では、Ｓｉ柱６の下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成された構成の半導体装置としたが、Ｓｉ柱６の下部にＰチャネルＳＧＴが形成され、上部にＮチャネルＳＧＴが形成された半導体装置にも、本発明の技術思想が適用できる。これは、本発明に係るその他の実施形態においても同様である。
　第１実施形態におけるポリＳｉ層１５は、Ｓｉ柱６に形成されたＮ＋領域２ａ、Ｐ＋領域３ａが、ポリＳｉ層１５に熱拡散してＮ＋領域１６、Ｐ＋領域１７が形成される役割を担う材料層であればよく、例えばＳｉＧｅ材料層などのその他の材料層であってもよい。これは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態におけるポリＳｉ層１５、２２は、例えばＡＬＤ法により形成した単結晶、又は単結晶に近い材料層、又はアモルファス層であってもよい。これは、本発明に係るその他の実施形態においても同様である。
　第１実施形態では、Ｎ＋領域２ａ、Ｐ＋領域３ａに、ドナー不純物、アクセプタ不純物がシリコンへの固溶限界まで含まれる場合について説明したが、このようなシリコンへの固溶限界まで含む場合に限らず、Ｎ＋領域２ａ、Ｐ＋領域３ａに含まれる、ドナー不純物、アクセプタ不純物の濃度は、少なくとも、Ｎ＋領域２ｂがＮ＋領域１６を介して、ＮｉＳｉ層１９ａに繋がり、Ｐ＋領域３ｂがＰ＋領域１７を介してＮｉＳｉ層１９ａに繋がる状態を実現できる不純物濃度であればよい。これは、本発明に係るその他の実施形態においても同様である。
　第１実施形態では、ＮｉＳｉ層１９ａ、１９ｂがポリＳｉ層１５内に全て形成される状態とした。これに限られず、例えば、ＮｉＳｉ層１９ａ、１９ｂの一部が、ポリＳｉ層１５の小さい単結晶間にある結晶粒界を伝わり、Ｓｉ柱６に到達するような、ＮｉＳｉ層１９ａ、１９が、Ｓｉ柱６に一部進入するような場合でも、本発明による効果が得られる。また、本発明では、このようにＮｉＳｉ層１９ａ、１９がＳｉ柱６に一部進入するような場合でも、Ｎ＋領域２ａ、Ｐ＋領域３ｂの外周を囲むように形成されたポリＳｉ層１５が、Ｓｉ柱６の曲がりや倒れを防止する材料層となるので、Ｓｉ柱６の曲がりや倒れが防止される。これは、本発明に係るその他の実施形態においても同様である。
　第１実施形態では、少なくともポリＳｉ層１５の側面に形成したＮｉＳｉ層１９ａがＮ＋領域１６、Ｐ＋領域１７と接触していることが必要である。このため、図１Ｍ（ｂ）で示したように、ＮｉＳｉ層１９ｂは、Ｎ＋領域１６、Ｐ＋領域１７と接触していることは必須でないものの、Ｎ＋領域１６、Ｐ＋領域１７と接触していてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　第１実施形態におけるＮｉＳｉ層１９ａ、１９ｂ、２３ａ、２３ｂは、ポリＳｉ層１５、２２と入力配線金属層Ｖｉｎ、出力配線金属層Ｖｏｕｔと低抵抗接続できる合金層であればその他の合金層であってもよい。例えば、タンタルシリサイド（ＴａＳｉ）、タングステンシリサイド（ＷＳｉ）、チタンシリコン（ＴｉＳｉ）、コバルトシリコン（ＣｏＳｉ）などであってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　第２実施形態では、Ｓｉ柱６内にＮ＋領域２ｂを形成し、Ｎ＋領域２ｂのドナー不純物をＰ＋型ポリＳｉ層１５ａ内に熱拡散することでＰ＋領域３ｃを形成した。しかしこれに限られず、Ｓｉ柱６内にＰ＋領域３ｃを形成し、Ｐ＋型ポリＳｉ層１５ａに代えて、含有するドナー不純物の濃度がＰ＋領域３ｃよりも低いドナー不純物濃度を有するＮ＋型ポリＳｉ層を形成し、Ｐ＋型ポリＳｉ層１５ａのアクセプタ不純物をＮ＋型ポリＳｉ層内に熱拡散してもよい。
　第２実施形態では、Ｓｉ柱６の下部にＮチャネルＳＧＴを形成し、上部にＰチャネルＳＧＴを形成したが、Ｓｉ柱６の下部にＰチャネルＳＧＴを形成し、上部にＮチャネルＳＧＴを形成する場合は、Ｎ＋領域２ｂ、７ｂ、Ｐ＋領域３ｃ、２６、Ｐ＋型ポリＳｉ層１５ａのそれぞれの導電型を、異なる導電型に変更するだけでよいことから、本発明の技術思想を適用することができる。
　第２実施形態では、Ｐ＋領域３ｃを、Ｎ＋領域２ｂ上に形成する場合について説明したが、この上下が反対の場合、つまり、Ｐ＋領域上にＮ＋領域を形成する場合にも、本発明の技術的思想を適用することができる。
　第２実施形態では、Ｓｉ柱６にＮ＋領域２ｂ、Ｐ＋領域３ｃを形成する場合について説明したが、この２つの領域が同一の導電型である場合には、図２ＡにおけるＮ＋領域２は形成する必要はない。
　第１実施形態では、本発明の技術的思想を、Ｎ＋領域２ｂ、Ｐ＋領域３ｂと出力配線金属層Ｖｏｕｔの電気的接続と、ゲート導体層であるＴｉＮ層１０ｄと入力配線金属層Ｖｉｎの電気的接続とに適用した場合について説明したが、どちらか一方のみにも適用することができる。このことは、本発明に係るその他の実施形態においても同様である。
　第７実施形態では、Ｓｉ柱６に上下２個のＮチャネルＳＧＴを形成したが、Ｎ＋型ポリＳｉ層５１に代えて、Ｐ＋型ポリＳｉ層を用いることで、Ｓｉ柱６に上下２個のＰチャネルＳＧＴを形成する場合にも本発明の技術思想が適用できる。
　Ｓｉ柱６、３２ａ、３２ｂの頂部に形成したＰ＋領域２６、３３ｂ、Ｎ＋領域３４ｂは、ｉ層４ａ、４５ａ、４５ｂとシットキーダイオードを形成する金属層であってもよい。この場合には、ＮｉＳｉ層３０ａ、４１ｃ、４１ｄは不要となる。
　第１～第３実施形態では、本発明の技術的思想をＣＭＯＳインバータ回路に適用した場合について説明したが、本発明の技術的思想は、その他の回路、装置、素子などの半導体装置に適用することができる。
　上記各実施形態に示されるように、ＳＧＴは、Ｓｉ柱６などの半導体柱の外周にゲートＳｉＯ２層（ゲート絶縁層）９ｃが形成され、ゲートＳｉＯ２層９ｃの外周にＴｉＮ層（ゲート導体層）１０ｄが形成されている構造を有する。ＴｉＮ層９ｃとゲートＳｉＯ２層１０ｄとの間に電気的に浮遊した導体層、又は電荷蓄積層を有するフラッシュメモリ素子も、ＳＧＴの１種であるので、フラッシュメモリ素子の製造方法にも、本発明の技術的思想を適用することができる。例えば、１つの半導体柱に、互いに分離した複数のゲート導体層を有するＮＡＮＤ型フラッシュメモリ素子にも本発明の技術的思想を適用することができる。
　第１実施形態では、Ｓｉ柱６において、下部にＮチャネルＳＧＴが形成され、上部にＰチャネルＳＧＴが形成されているが、下部にＰチャネルＳＧＴ、上部にＮチャネルＳＧＴが形成された回路に対しても、本発明の技術的思想が適用可能である。また、上下共にＮチャネル、又はＰチャネルＳＧＴを用いた回路形成にも本発明の技術的思想を適用することができる。このことは、本発明に係るその他の実施形態においても同様である。
　上記各実施形態では、半導体柱（Ｓｉ柱６）にＳＧＴのみが形成されている場合について説明した。しかしこれに限られず、ＳＧＴとそれ以外の素子（例えばフォトダイオードなど）が組み込まれた半導体装置の製造方法にも本発明の技術的思想が適用可能である。
　第１実施形態では、ゲート導電層としてＴｉＮ層１０ｂ、１０ｄからなるものを例として説明した。しかしこれに限られず、ゲート導電層は、他の金属材料からなるものであってもよい。また、ゲート導電層は、この金属層と例えばポリＳｉ層などからなる多層構造からなるものでもよい。このような構成は、本発明に係るその他の実施形態においても同様に適用される。
　第１実施形態の図１Ｅにおいて、レジスト層１３の下に、ＨＦイオンに対してエッチング速度の低いＳｉＮ層１２を形成した場合について説明した。しかしこれに限られず、ＳｉＮ層１２は、ＨＦイオンに対してエッチング速度の低いものであれば、その他の材料層であっても良い。このことは、ＳｉＮ層２０についても同様である。このような構成は、本発明に係るその他の実施形態においても同様に適用される。
　上記各実施形態において、ｉ層基板１の代わりに、ＳＯＩ基板を用いることができる。
　第１実施形態の図２Ａ～図２Ｗでは、ｉ層基板１３、及びその他の層をＳｉ層で形成した。しかしこれに限られず、その他の半導体材料層を有する場合にも本発明の技術的思想は適用可能である。このような構成は、本発明のその他の実施形態においても同様に適用される。
　第１実施形態では、Ｎ＋領域２ｂとＰ＋領域３ｂとが接しているが、Ｎ＋領域２ｂとＰ＋領域３ｂの間に絶縁層が形成されている場合にも本発明の技術的思想は適用可能である。このような構成は、本発明のその他の実施形態においても同様に適用される。
　第１実施形態のレジスト層１３は、光、Ｘ線、電子ビームリソグラフィ法に用いられるレジスト材料層でなくても、開口部に求められる形状が得られる材料層であればよい。これは、本発明のその他の実施形態においても同様に適用される。
　なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
　本発明に係る、ＳＧＴを有する半導体装置と、その製造方法によれば、高集積度な半導体装置が得られる。
１、３１　ｉ層基板
２、２ａ、７、１６、１６ａ、３４ａ、３４ｂ、５２、５３　Ｎ＋領域
３、３ａ、３ｂ、３ｃ、１７、２６、３３ａ、３３ｂ　Ｐ＋領域
４、４ａ、１ａ、４５ａ、４５ｂ　ｉ層
５、５ａ、８、１１、１１ａ、１１ｂ、１１ｃ、１１ｄ、１４ａ、１４ｂ、１４ｃ、２５、３８ａ、３８ｂ、４２　ＳｉＯ２層
６、３２ａ、３２ｂ　Ｓｉ柱
９、９ａ、９ｂ、９ｃ、３６ａ、３６ｂ　ＨｆＯ２層
１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、３７ａ、３７ｂ　ＴｉＮ層
１２、２０、３９　ＳｉＮ層
１３　レジスト層
２１ａ、２１ｂ　開口部
１５、４０　ポリＳｉ層
１５ａ　Ｐ＋型ポリＳｉ層
５１　Ｎ＋型ポリＳｉ層
１８　Ｎｉ層
１９ａ、１９ｂ、１９ｃ、２３ａ、２３ｂ、２３ｃ、３０ａ、３０ｂ、４１ａ、４１ｂ、４１ｃ、４１ｄ、５０ａ、５０ｂ、５０ｃ、５０ｄ　ＮｉＳｉ層
２８ａ、２８ｂ、２８ｃ、２８ｄ、４３ａ、４３ｂ、４３ｃ、４３ｄ　コンタクトホール
Ｖｉｎ　入力配線金属層
Ｖｄｄ　電源配線金属層
Ｖｏｕｔ　出力配線金属層
Ｖｓｓ　グランド配線金属層
Ｖ１、Ｖ２　　配線金属層

Claims (16)

  1. 　半導体基板上に形成された第１の半導体柱と、
    　前記第１の半導体柱の下部に形成され、ドナー又はアクセプタ不純物を含む第１の不純物領域と、
    　前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域と、
    　前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第１のゲート絶縁層と、
    　前記第１のゲート絶縁層の外周を囲むように形成された第１のゲート導体層と、
    　前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する第１の配線半導体層と、
    　前記第１の配線半導体層の側面に形成された第１の合金層と、
    　前記第１の配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる第２の合金層と、
    　前記第２の合金層の上面上に形成された第１のコンタクトホールと、
    　前記第１のコンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された第１の配線金属層と、
    　を有し、
    　前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴ（Surrounding Gate MOS Transistor）を有する、
    　ことを特徴とする、ＳＧＴを有する半導体装置。
  2. 　前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に形成された第３の不純物領域と、
    　前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に形成され、前記第３の不純物領域と同じ導電型を有する第４の不純物領域と、
    　前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように形成された第２のゲート絶縁層と、
    　前記第２のゲート絶縁層の外周を囲むように形成された第２のゲート導体層と、
    　前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域とを繋ぐように形成された前記第１の配線半導体層と、
    　前記第１の配線半導体層内に形成されるとともに、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域と、
    　前記第１の配線半導体層内に形成されるとともに、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域と、
    　前記第１の配線半導体層の上面及び側面に形成されるとともに前記第１の合金層と繋がる前記第２の合金層と、
    　前記第２の合金層の上面上に形成された前記第１のコンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記第１の配線金属層と、
    　を有し、
    　前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴと、を有する、
    　ことを特徴とする、請求項１に記載のＳＧＴを有する半導体装置。
  3. 　前記第１の配線半導体層が、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー又はアクセプタ不純物を含んでおり、
    　前記不純物濃度が小さい方の不純物領域は、前記第１の配線半導体層に含まれたドナー又はアクセプタ不純物が熱拡散されることにより形成されている、
    　ことを特徴とする、請求項２に記載のＳＧＴを有する半導体装置。
  4. 　前記第１のコンタクトホールが前記第２の合金層の上面上に形成されるとともに、前記第１の配線半導体層の側面に繋がる部位の前記第２の合金層を含むように形成されている、
    　ことを特徴とする、請求項１に記載のＳＧＴを有する半導体装置。
  5. 　前記第１の配線半導体層の厚さが、前記第１のコンタクトホールの平面視での一辺長の半分よりも長い、
    　ことを特徴とする、請求項４に記載のＳＧＴを有する半導体装置。
  6. 　前記第１の半導体柱の近傍に形成された第２の半導体柱と、
    　前記第２の半導体柱に形成された第３のＳＧＴと、
    　前記第２の半導体柱の外周を囲むように形成された第３のゲート導体層に接する第２の配線半導体層と、
    　前記第２の配線半導体層の側面に位置し、且つ前記第１のゲート導体層に接する第３の合金層と、
    　前記第２の配線半導体層の側面に位置し、且つ前記第３のゲート導体層に接する第４の合金層と、
    　前記第２の配線半導体層の上表層部及び側面に位置するとともに、前記第１の半導体柱と前記第２の半導体柱の間に位置し、且つ前記第３の合金層と前記第４の合金層とを繋げる第５の合金層と、
    　前記第５の合金層の上面上に形成された第２のコンタクトホールと、
    　前記第２のコンタクトホールと、前記第５の合金層と、前記第３の合金層と、前記第４の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続された第２の配線金属層と、を有する、
    　ことを特徴とする、請求項１又は３に記載のＳＧＴを有する半導体装置。
  7. 　前記第２の合金層が、前記第５の不純物領域と前記第６の不純物領域とに接している、
    　ことを特徴とする請求項１に記載のＳＧＴを有する半導体装置。
  8. 　前記第１の配線半導体層が、ドナー又はアクセプタ不純物を含み、
    　熱処理により、前記第１の配線半導体層のドナー又はアクセプタ不純物が、前記第１の半導体柱内に熱拡散して、前記第１の半導体柱に第７の不純物領域が形成され、
    　前記第７の不純物領域の上下に、同じ導電型のＳＧＴが形成されている、
    　ことを特徴とする、請求項２に記載のＳＧＴを有する半導体装置。
  9. 　半導体基板上に第１の半導体柱を形成する第１の半導体柱形成工程と、
    　前記第１の半導体柱の下部にドナー又はアクセプタ不純物を含む第１の不純物領域を形成する第１の不純物領域形成工程と、
    　前記第１の半導体柱内において、前記第１の不純物領域から上方に離れた位置に形成され、前記第１の不純物領域と同じ導電型を有する第２の不純物領域を形成する第２の不純物領域形成工程と、
    　前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱の外周を囲むように第１のゲート絶縁層を形成する第１のゲート絶縁層形成工程と、
    　前記第１のゲート絶縁層の外周を囲むように第１のゲート導体層を形成する第１のゲート導体層形成工程と、
    　前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層の外周側面に接する第１の配線半導体層を形成する第１の配線半導体層形成工程と、
    　前記第１の配線半導体層の側面に第１の合金層を形成し、前記第１の配線半導体層の上面及び側面に、前記第１の合金層と繋がるように第２の合金層を形成する第１及び第２の合金層形成工程と、
    　前記第２の合金層の上面上に第１のコンタクトホールを形成する第１のコンタクトホール形成工程と、
    　前記第１のコンタクトホールを介して、前記第１の不純物領域、前記第２の不純物領域、又は前記第１のゲート導体層と電気的に接続された第１の配線金属層を形成する第１の配線金属層形成工程と、を有し、
    　前記第１の不純物領域及び前記第２の不純物領域は、一方がソースとなる場合に、他方がドレインとなり、前記第１の不純物領域と前記第２の不純物領域との間の前記第１の半導体柱をチャネルとし、且つ前記第１のゲート絶縁層の外周を囲む前記第１のゲート導体層をゲートとした第１のＳＧＴとなる、
    　ことを特徴とする、ＳＧＴを有する半導体装置の製造方法。
  10. 　前記第２の不純物領域の上方にあって、前記第１の半導体柱内の上部に第３の不純物領域を形成する第３の不純物領域形成工程と、
    　前記第１の半導体柱内において、前記第３の不純物領域から上方に離れた位置に、前記第３の不純物領域と同じ導電型を有する第４の不純物領域を形成する第４の不純物領域形成工程と、
    　前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱の外周を囲むように第２のゲート絶縁層を形成する第２のゲート絶縁層形成工程と、
    　前記第２のゲート絶縁層の外周を囲むように第２のゲート導体層を形成する第２のゲート導体層形成工程と、
    　前記第２の不純物領域と前記第３の不純物領域とに接するとともに、前記第２の不純物領域と前記第３の不純物領域を繋ぐように、前記第１の配線半導体層を形成する前記第１の配線半導体層形成工程と、
    　前記第１の配線半導体層内に、前記第２の不純物領域に繋がり、且つ前記第２の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第２の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第５の不純物領域を形成する第５の不純物領域形成工程と、
    　前記第１の配線半導体層内に、前記第３の不純物領域に繋がり、且つ前記第３の不純物領域に含まれるドナー又はアクセプタ不純物を含んで前記第３の不純物領域と同じ導電型であり、且つ前記第１の合金層と接する第６の不純物領域を形成する第６の不純物領域形成工程と、
    　前記第１の配線半導体層の上面及び側面に、前記第１の合金層と繋がる前記第２の合金層を形成する前記第２の合金層形成工程と、
    　前記第２の合金層の上面上に前記第１のコンタクトホールを形成する前記第１のコンタクトホール形成工程と、
    　前記第１のコンタクトホールを介して、前記第２の不純物領域と前記第３の不純物領域とに電気的に接続される前記第１の配線金属層を形成する前記第１の配線金属層形成工程と、
    　を有し、
    　前記第１のＳＧＴの前記第２の不純物領域と接する前記第３の不純物領域と、前記第４の不純物領域とは、一方がソースとなる場合に、他方がドレインとなり、前記第３の不純物領域と前記第４の不純物領域との間の前記第１の半導体柱をチャネルとし、前記第２のゲート絶縁層の外周を囲む前記第２のゲート導体層をゲートとした第２のＳＧＴとなる、
    　ことを特徴とする、請求項１０に記載のＳＧＴを有する半導体装置の製造方法。
  11. 　前記第１の配線半導体層に、前記第２の不純物領域及び前記第３の不純物領域の内で不純物濃度が小さい方の不純物領域に含まれているドナー、又はアクセプタ不純物を含ませ、
    　前記第１の配線半導体層に含まれたドナー又はアクセプタ不純物を、前記第１の配線半導体層から前記第１の半導体柱内に熱拡散させ、
    　前記第１の半導体柱内に、前記第２の不純物領域と前記第３の不純物領域を形成する、
    　ことを特徴とする、請求項１０に記載のＳＧＴを有する半導体装置の製造方法。
  12. 　前記第１のコンタクトホールを、前記第２の合金層の上面上に形成するとともに、前記第２の合金層の上面及び側面を一部に含むように形成する、
    　ことを特徴とする、請求項９に記載のＳＧＴを有する半導体装置の製造方法。
  13. 　前記第１の配線半導体層の厚さを、前記第１のコンタクトホールの平面視での一辺長の半分よりも長く形成する、
    　ことを特徴とする、請求項１２に記載のＳＧＴを有する半導体装置の製造方法。
  14. 　前記第１の半導体柱の近傍に、第２の半導体柱を形成し、
    　前記第２の半導体柱に、第３のＳＧＴを形成し、
    　前記第２の半導体柱の外周を囲むように形成された第３のゲート導体層に接するように第２の配線半導体層を形成し、
    　前記第２の配線半導体層の側面に位置するように、且つ前記第１のゲート導体層に接するように第３の合金層を形成し、
    　前記第２の配線半導体層の側面に位置するように、且つ前記第３のゲート導体層に接するように第４の合金層を形成し、前記第２の配線半導体層の上表層部及び側面に位置するとともに、前記第１の半導体柱と前記第２の半導体柱の間に位置し、且つ前記第３の合金層と前記第４の合金層とを繋げる第５の合金層を形成し、
    　前記第５の合金層の上面上に第２のコンタクトホールを形成し、
    　前記第２のコンタクトホールと、前記第５の合金層と、前記第３の合金層と、前記第４の合金層とを介して、前記第１のゲート導体層と、前記第３のゲート導体層とに電気的に接続されるように第２の配線金属層を形成する、
    　ことを特徴とする、請求項９に記載のＳＧＴを有する半導体装置。
  15. 　前記第２の合金層を、前記第５の不純物領域と前記第６の不純物領域とに接するように形成する、
    　ことを特徴とする請求項１０に記載のＳＧＴを有する半導体装置の製造方法。
  16. 　前記第１の配線半導体層に、ドナー又はアクセプタ不純物を含ませ、
    　熱処理により、前記第１の配線半導体層のドナー又はアクセプタ不純物を、前記第１の半導体柱内に熱拡散させて、前記第１の半導体柱に第７の不純物領域を形成し、
    　前記第７の不純物領域の上下に、同じ導電型のＳＧＴを形成する、
    　ことを特徴とする、請求項１０に記載のＳＧＴを有する半導体装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210091289A (ko) * 2018-12-21 2021-07-21 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 3 차원 반도체 장치의 제조 방법
WO2022059124A1 (ja) * 2020-09-17 2022-03-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置及びその製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150020845A (ko) 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 장치, 그를 포함하는 저항 변화 메모리 장치 및 그 제조방법
US9231055B2 (en) * 2013-08-19 2016-01-05 SK Hynix Inc. Semiconductor device having fin gate, resistive memory device including the same, and method of manufacturing the same
US10062426B2 (en) * 2014-04-24 2018-08-28 Micron Technology, Inc. Field effect transistor constructions with gate insulator having local regions radially there-through that have different capacitance at different circumferential locations relative to a channel core periphery
JP5841696B1 (ja) 2014-11-27 2016-01-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 柱状半導体装置と、その製造方法
WO2016110981A1 (ja) * 2015-01-08 2016-07-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法
US9799776B2 (en) * 2015-06-15 2017-10-24 Stmicroelectronics, Inc. Semi-floating gate FET
US10283620B2 (en) * 2017-01-26 2019-05-07 International Business Machines Corporation Approach to control over-etching of bottom spacers in vertical fin field effect transistor devices
WO2018179026A1 (ja) * 2017-03-27 2018-10-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置と、その製造方法
US10453752B2 (en) 2017-09-18 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a gate-all-around semiconductor device
US11437376B2 (en) * 2019-05-31 2022-09-06 Tokyo Electron Limited Compact 3D stacked-CFET architecture for complex logic cells
KR20220002421A (ko) * 2019-06-05 2022-01-06 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 기둥상 반도체 장치의 제조 방법
WO2022239198A1 (ja) * 2021-05-13 2022-11-17 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
WO2013088520A1 (ja) * 2011-12-13 2013-06-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2703970B2 (ja) 1989-01-17 1998-01-26 株式会社東芝 Ｍｏｓ型半導体装置
US5258635A (en) 1988-09-06 1993-11-02 Kabushiki Kaisha Toshiba MOS-type semiconductor integrated circuit device
US8188537B2 (en) * 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
US8598650B2 (en) * 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) * 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8163605B2 (en) * 2008-02-15 2012-04-24 Unisantis Electronics Singapore Pte Ltd. Production method for semiconductor device
JP5066590B2 (ja) * 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) * 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8476699B2 (en) * 2011-03-08 2013-07-02 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US8772175B2 (en) * 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US9166043B2 (en) * 2012-05-17 2015-10-20 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
US8877578B2 (en) * 2012-05-18 2014-11-04 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device
US9536977B2 (en) * 2013-01-18 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9041095B2 (en) * 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
KR20140106903A (ko) * 2013-02-27 2014-09-04 에스케이하이닉스 주식회사 트랜지스터, 이를 구비하는 가변 저항 메모리 장치 및 그의 제조방법
WO2014141485A1 (ja) * 2013-03-15 2014-09-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する半導体装置の製造方法
JP5692886B1 (ja) * 2013-04-19 2015-04-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP5612237B1 (ja) * 2013-05-16 2014-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置の製造方法
JP5973665B2 (ja) * 2013-06-13 2016-08-23 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． Ｓｇｔを有する半導体装置とその製造方法
KR20150020848A (ko) * 2013-08-19 2015-02-27 에스케이하이닉스 주식회사 동작 전류가 개선된 수직 채널 pmos 트랜지스터, 이를 포함하는 저항 변화 메모리 장치 및 pmos 트랜지스터의 제조방법
JP5688190B1 (ja) * 2013-09-03 2015-03-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置
JP5719944B1 (ja) * 2014-01-20 2015-05-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
WO2013088520A1 (ja) * 2011-12-13 2013-06-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210091289A (ko) * 2018-12-21 2021-07-21 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 3 차원 반도체 장치의 제조 방법
KR102535448B1 (ko) 2018-12-21 2023-05-26 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 3 차원 반도체 장치의 제조 방법
WO2022059124A1 (ja) * 2020-09-17 2022-03-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置及びその製造方法
TWI781747B (zh) * 2020-09-17 2022-10-21 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置及其製造方法
JP7514561B2 (ja) 2020-09-17 2024-07-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置及びその製造方法

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