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KR102535448B1 - 3 차원 반도체 장치의 제조 방법 - Google Patents

3 차원 반도체 장치의 제조 방법 Download PDF

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KR102535448B1
KR102535448B1 KR1020217018656A KR20217018656A KR102535448B1 KR 102535448 B1 KR102535448 B1 KR 102535448B1 KR 1020217018656 A KR1020217018656 A KR 1020217018656A KR 20217018656 A KR20217018656 A KR 20217018656A KR 102535448 B1 KR102535448 B1 KR 102535448B1
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노조무 하라다
이수오 리
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

반도체층 (6) 상에 마스크 재료층 (7) 을 형성한다. 그리고, 동일한 평면 형상을 갖는 띠상 마스크 재료층 (9a) 을 정부에 갖는 띠상 마스크 재료층 (8a) 을 형성한다. 그리고, 띠상 마스크 재료층 (9a, 8a) 의 양측면에 접하고, 동일한 평면 형상을 갖는 띠상 마스크 재료층 (15a, 15b) 을 정부에 갖는 띠상 마스크 재료층 (12aa, 12ab) 을 형성한다. 그리고, 띠상 마스크 재료층 (12aa, 12ab, 15a, 15b) 의 외측의 양측면에 접하고, 동일한 평면 형상을 갖는 띠상 마스크 재료층 (17a, 17b) 을 정부에 갖는 띠상 마스크 재료층 (16a, 16b) 을 형성한다. 그리고, 상기 띠상 마스크 재료층 (9a) 의 상방에, 평면에서 보았을 때, 상기 띠상 마스크 재료층 (9a) 이 신연하고 있는 방향에 직교하고 있는 방향으로, 직교 띠상 마스크 재료층을 형성한다. 이 직교 띠상 마스크 재료층과, 띠상 마스크 재료층 (8a, 16a, 16b) 의 중첩 영역에, 반도체층 (6) 의 에칭에 의해, 반도체 기둥을 형성한다. 그리고, 이 반도체 기둥을 채널로 한 주상 반도체 장치를 형성한다.

Description

3 차원 반도체 장치의 제조 방법
본 발명은 3 차원 반도체 장치의 제조 방법에 관한 것이다.
최근, LSI (Large Scale Integration) 에 3 차원 구조 트랜지스터가 사용되고 있다. 그 중에서, 주상 (柱狀) 반도체 장치인 SGT (Surrounding Gate Transistor) 는, 고집적인 반도체 장치를 제공하는 반도체 소자로서 주목받고 있다. 또, SGT 를 갖는 반도체 장치의 추가적인 고집적화, 고성능화가 요구되고 있다.
통상적인 플래너형 MOS 트랜지스터에서는, 채널이 반도체 기판의 상표면을 따른 수평 방향으로 연장된다. 이에 대해, SGT 의 채널은, 반도체 기판의 상표면에 대해 수직인 방향으로 연장된다 (예를 들어, 특허문헌 1, 비특허문헌 1 을 참조). 이 때문에, SGT 는 플래너형 MOS 트랜지스터와 비교하여, 반도체 장치의 고밀도화가 가능하다.
도 10 에, N 채널 SGT 의 모식 구조도를 나타낸다. P 형 또는 i 형 (진성형) 의 도전형을 갖는 Si 기둥 (220) (이하, 실리콘 반도체 기둥을 「Si 기둥」 이라고 칭한다.) 내의 상하의 위치에, 일방이 소스가 되는 경우에, 타방이 드레인이 되는 N+ 층 (221a, 221b) (이하, 도너 불순물을 고농도로 포함하는 반도체 영역을 「N+ 층」 이라고 칭한다.) 이 형성되어 있다. 이 소스, 드레인이 되는 N+ 층 (221a, 221b) 간의 Si 기둥 (220) 의 부분이 채널 영역 (222) 이 된다. 이 채널 영역 (222) 을 둘러싸도록 게이트 절연층 (223) 이 형성되어 있다. 이 게이트 절연층 (223) 을 둘러싸도록 게이트 도체층 (224) 이 형성되어 있다. SGT 에서는, 소스, 드레인이 되는 N+ 층 (221a, 221b), 채널 영역 (222), 게이트 절연층 (223), 게이트 도체층 (224) 이, 전체적으로 주상으로 형성된다. 이 때문에, 평면에서 보았을 때, SGT 의 점유 면적은, 플래너형 MOS 트랜지스터의 단일 소스 또는 드레인 N+ 층의 점유 면적에 상당한다. 그 때문에, SGT 를 갖는 회로 칩은, 플래너형 MOS 트랜지스터를 갖는 회로 칩과 비교하여, 추가적인 칩 사이즈의 축소화를 실현할 수 있다.
도 10 에 나타낸 SGT 를 사용한 회로의 고집적화가 요구되고 있다.
일본 공개특허공보 평2-188966호
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka : IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) N. Loubt, et al. : "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyound FinFET" 2017 Symposium on VLSI Technology of Technical Papers, pp. T230, 231(2017)
주상 반도체 장치의 고밀도화의 실현이 요구되고 있다.
본 발명의 관점에 관련된 3 차원 반도체 장치의 제조 방법은,
제 1 기판 상에 있는, 적어도 일부 또는 전체가 반도체층으로 이루어지는 제 2 기판 상에, 제 1 재료층을 형성하는 공정과,
상기 제 1 재료층 상에, 평면에서 보았을 때, 하나의 방향으로 연장되고, 동일한 평면에서 본 형상을 갖는 제 1 띠상 재료층을, 그 정부 (頂部) 상에 갖는 제 2 띠상 재료층을 형성하는 공정과,
전체를 덮어, 아래에서부터 제 2 재료층과, 제 3 재료층을 형성하는 공정과,
상기 제 2 재료층과, 상기 제 3 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
평활화된 상기 제 2 재료층의 정부에, 평활화된 상기 제 3 재료층과, 상기 제 1 띠상 재료층의 측면에 끼워진 제 3 띠상 재료층을 형성하는 공정과,
평활화된 상기 제 3 재료층을 제거하는 공정과,
상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층을 마스크로 하여, 상기 제 2 재료층을 에칭하여, 상기 제 2 띠상 재료층의 양측 측면에 접한, 제 4 띠상 재료층을 형성하는 공정과,
전체를 덮어, 아래에서부터 제 4 재료층과, 제 5 재료층을 형성하는 공정과,
상기 제 4 재료층과, 상기 제 5 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
평활화된 상기 제 4 재료층의 정부에, 평활화된 상기 제 5 재료층과, 상기 제 3 띠상 재료층의 측면에 끼워진 제 5 띠상 재료층을 형성하는 공정과,
상기 제 5 재료층을 제거하는 공정과,
상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 띠상 재료층을 마스크로 하여, 상기 제 4 재료층을 에칭하여, 상기 제 4 띠상 재료층의 측면에 접한, 제 6 띠상 재료층을 형성하는 공정과,
상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층을 제거하는 공정과,
상기 제 1 띠상 재료층보다 상방, 또는 하방에, 평면에서 보았을 때, 상기 제 1 띠상 재료층과 직교한, 단층, 또는 복수층으로 이루어지는 제 7 띠상 재료층이 형성된 상태에서, 평면에서 보았을 때, 상기 제 7 띠상 재료층과, 상기 제 2 띠상 재료층과, 상기 제 6 띠상 재료층의 제 1 중첩 영역에 있는, 평면에서 보았을 때 사각형상, 또는 원형상의 제 1 마스크 재료층을, 적어도 상기 제 1 재료층, 또는 상기 제 2 띠상 재료층, 또는 상기 제 6 띠상 재료층을 모체로 하여 형성하는 공정과,
상기 제 1 마스크 재료층을 마스크로 하여, 상기 제 2 기판을 에칭하여, 상기 제 1 기판 상에 상기 반도체층으로 이루어지는 3 차원 형상 반도체층을 형성하는 공정을 갖고,
상기 3 차원 형상 반도체층을 채널로 하는
것을 특징으로 한다.
상기 제조 방법은,
상기 제 3 띠상 재료층을 형성하는 공정에 있어서,
상기 제 1 띠상 재료층과, 평활화된 상기 제 3 재료층을 마스크로 하여, 상기 제 2 재료층의 정부를 에칭하여, 제 1 오목부를 형성하는 공정과,
상기 제 1 오목부를 메우고, 또한 그 상면 위치가 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 3 띠상 재료층을 형성하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
상기 제 5 띠상 재료층을 형성하는 공정에 있어서,
상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 재료층을 마스크로 하여, 상기 제 4 재료층의 정부를 에칭하여, 제 2 오목부를 형성하는 공정과,
상기 제 2 오목부를 메우고, 또한 그 상면 위치가 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 5 띠상 재료층을 형성하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
수직 방향에 있어서, 상기 제 1 띠상 재료층보다 상방, 또는 하방에, 평면에서 보았을 때, 하나의 방향으로 연장된 제 8 띠상 재료층을, 그 정부 상에 갖고, 또한 상기 제 7 띠상 재료층과 평면에서 보았을 때 동일한 형상을 갖는 제 9 띠상 재료층이 형성되어 있고,
상기 제 7 띠상 재료층은,
전체를 덮어, 아래에서부터 제 6 재료층과, 제 7 재료층을 형성하는 공정과,
상기 제 6 재료층과, 상기 제 7 재료층의 상면 위치가, 상기 제 8 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
상기 제 8 띠상 재료층과, 평활화된 상기 제 7 재료층을 마스크로 하여, 평활화된 상기 제 6 재료층의 정부를 에칭하여, 제 3 오목부를 형성하는 공정과,
상기 제 3 오목부를 메우고, 또한 그 상면 위치가 상기 제 8 띠상 재료층의 상면 위치와 동일하게 하는 제 10 띠상 재료층을 형성하는 공정과,
상기 제 6 재료층을 제거하는 공정과,
상기 제 8 띠상 재료층과, 상기 제 10 띠상 재료층을 마스크로 하여, 상기 제 6 재료층을 에칭하여, 상기 제 9 띠상 재료층의 양측 측면에 접한, 제 11 띠상 재료층을 형성하는 공정과,
상기 제 8 띠상 재료층과, 상기 제 9 띠상 재료층을 제거하거나, 혹은 상기 제 10 띠상 재료층과, 상기 제 11 띠상 재료층을 제거하고, 남은 띠상 재료층의 하층, 또는 상하 양층을 상기 제 7 띠상 재료층으로 함으로써 형성되는
것이 바람직하다.
상기 제조 방법은,
평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 4 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는
것이 바람직하다.
상기 제조 방법은,
평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 6 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는
것이 바람직하다.
상기 제조 방법은,
상기 3 차원 형상 반도체층이, 상기 제 1 기판 상에, 수직 방향으로 선 반도체 기둥인
것이 바람직하다.
상기 제조 방법은,
상기 반도체 기둥이, 상기 하나의 방향, 또는 상기 하나의 방향에 직교하는 방향으로, 인접하여 늘어선, 적어도 제 1 반도체 기둥과, 제 2 반도체 기둥과, 제 3 반도체 기둥으로 이루어지고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥의 측면을 둘러싸서 제 1 게이트 절연층을 형성하는 공정과,
상기 제 1 게이트 절연층을 둘러싸서, 제 1 게이트 도체층을 형성하는 공정을 갖고,
상기 제 1 게이트 도체층이, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥 중 적어도 2 개의 상기 반도체 기둥 사이를 메워 형성되는
것이 바람직하다.
상기 제조 방법은,
상기 기판 상에 형성한 복수의 상기 반도체 기둥 중 어느 것을 제거하는 공정을 갖는,
것이 바람직하다.
상기 제조 방법은,
복수의 상기 반도체 기둥을 형성하기 전에, 평면에서 보았을 때, 상기 제 7 띠상 재료층의 일부 영역을 형성하지 않는 공정을 갖고,
평면에서 보았을 때, 상기 제 7 띠상 재료층의 상기 일부 영역의 아래에, 복수의 상기 반도체 기둥 중 어느 것이 형성되어 있지 않는
것이 바람직하다.
상기 제조 방법은,
상기 제 1 재료층 상에, 상기 제 1 띠상 재료층을, 정부 상에 갖는 상기 제 2 띠상 재료층을 형성하는 공정에 병행하여, 정부에 동일한 평면 형상을 갖는 제 12 띠상 재료층을, 정부 상에 갖는 제 13 띠상 재료층을, 동일한 상기 하나의 방향으로 신연 (伸延) 하여 형성하는 공정과,
상기 제 1 재료층 상에, 상기 제 3 띠상 재료층을, 정부 상에 갖는 상기 제 4 띠상 재료층을 형성하는 공정에 병행하여, 정부에 동일한 평면 형상을 갖는 제 14 띠상 재료층을, 정부 상에 갖는 제 15 띠상 재료층을, 동일한 상기 하나의 방향으로 신연하여 형성하는 공정과,
마주본 상기 제 4 띠상 재료층과, 상기 제 15 띠상 재료층 사이에 있고, 또한 양자의 측면에 접하며, 상기 제 6 띠상 재료층과 동일한 형상의 제 16 띠상 재료층을 형성하는 공정과,
상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층과, 상기 제 14 띠상 재료층과, 상기 제 15 띠상 재료층을 제거하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
평활화된 상기 제 2 재료층의 정부를 산화하여, 상기 제 3 띠상 재료층을 형성하는
것이 바람직하다.
상기 제조 방법은,
평활화된 상기 제 2 재료층의 정부에 원자 이온을 이온 주입하여, 상기 제 3 띠상 재료층을 형성하는
것이 바람직하다.
상기 제조 방법은,
상기 제 2 기판을, 평면에서 보았을 때, 일방향의 양단이 유지 재료층에 접하고, 또한 수직 방향에 있어서, 제 1 반도체층과, 제 8 재료층을 1 세트로 하여, 상방으로 복수 쌓아올린 구조로 형성하는 공정과,
상기 3 차원 형상 반도체층의 형성 후에, 상기 제 8 재료층을 제거하는 공정과,
상기 3 차원 형상 반도체층의 상기 제 1 반도체층을 둘러싸서 제 2 게이트 절연층을 형성하는 공정과,
상기 제 2 게이트 절연층을 둘러싸서 제 2 게이트 도체층을 형성하는 공정과,
상기 유지 재료층을 제거하는 공정과,
상기 평면에서 보았을 때, 상기 일방향의 상기 제 1 반도체층의 양단에 접하고, 도너 또는 억셉터 불순물을 포함한 불순물층을 형성하는 공정을 갖는
것이 바람직하다.
본 발명의 제 2 관점에 관련된, 3 차원 반도체 장치의 제조 방법은,
제 1 기판 상에 있는, 적어도 일부, 또는 전체가 반도체층으로 이루어지고, 제 2 기판 상에, 제 1 재료층을 형성하는 공정과,
상기 제 1 재료층 상에, 평면에서 보았을 때, 하나의 방향으로 연장되고, 동일한 평면에서 본 형상을 갖는 제 1 띠상 재료층을, 그 정부 상에 갖는 제 2 띠상 재료층을 형성하는 공정과,
전체를 덮어, 아래에서부터 제 2 재료층과, 제 3 재료층을 형성하는 공정과,
상기 제 2 재료층과, 상기 제 3 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
평활화된 상기 제 3 재료층의 정부에, 평활화된 상기 제 3 재료층과, 상기 제 1 띠상 재료층의 측면에 끼워진 제 3 띠상 재료층을 형성하는 공정과,
평활화된 상기 제 2 재료층을 제거하는 공정과,
상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층을 마스크로 하여, 상기 제 2 재료층을 에칭하여, 상기 제 3 띠상 재료층을, 그 정부 상에 갖는 제 4 띠상 재료층을 형성하는 공정과,
상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층을 제거하는 공정과,
상기 제 3 띠상 재료층보다 상방, 또는 하방에, 평면에서 보았을 때, 상기 제 4 띠상 재료층과 직교한, 단층, 또는 복수층으로 이루어지는 제 5 띠상 재료층이 형성된 상태에서, 평면에서 보았을 때, 상기 제 4 띠상 재료층과, 상기 제 5 띠상 재료층의 제 1 중첩 영역에 있는, 평면에서 보았을 때 사각형상, 또는 원형상의 제 1 마스크 재료층을, 상기 제 1 재료층, 또는 상기 제 4 띠상 재료층, 또는 상기 제 5 띠상 재료층을 모체로 하여 형성하는 공정과,
상기 제 1 마스크 재료층을 마스크로 하여, 상기 제 2 기판을 에칭하여, 상기 기판 상에, 상기 반도체층으로 이루어지는 3 차원 형상 반도체층을 형성하는 공정을 갖고,
상기 3 차원 형상 반도체층을 채널로 하는
것을 특징으로 한다.
상기 제조 방법은,
상기 제 3 띠상 재료층을 형성하는 공정에 있어서,
상기 제 1 띠상 재료층과, 상기 제 3 재료층을 마스크로 하여, 상기 제 2 재료층의 정부를 에칭하여, 제 1 오목부를 형성하는 공정과,
상기 제 1 오목부를 메우고, 또한 그 상면 위치가 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 3 띠상 재료층을 형성하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 4 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는
것이 바람직하다.
상기 제조 방법은,
상기 3 차원 형상 반도체층이, 상기 제 1 기판 상에, 수직 방향으로 선 반도체 기둥인
것이 바람직하다.
상기 제조 방법은,
상기 반도체 기둥이, 상기 하나의 방향, 또는 상기 하나의 방향에 직교하는 방향으로, 인접하여 늘어선, 적어도 제 1 반도체 기둥과, 제 2 반도체 기둥으로 이루어지고,
상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 측면을 둘러싸서 제 1 게이트 절연층을 형성하는 공정과,
상기 제 1 게이트 절연층을 둘러싸서, 제 1 게이트 도체층을 형성하는 공정을 갖고,
상기 제 1 게이트 도체층이, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥 사이를 메워서 형성되는
것이 바람직하다.
상기 제조 방법은,
상기 기판 상에 형성한 복수의 상기 반도체 기둥 중 어느 것을 제거하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
복수의 상기 반도체 기둥을 형성하기 전에, 평면에서 보았을 때, 상기 제 7 띠상 재료층의 일부 영역을 형성하지 않는 공정을 갖고,
평면에서 보았을 때, 상기 제 7 띠상 재료층의 상기 일부 영역의 아래에, 복수의 상기 반도체 기둥 중 어느 것이 형성되어 있지 않는
것이 바람직하다.
상기 제조 방법은,
상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층의 형성과 동시에, 평면에서 보았을 때, 상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층에 병행하여, 또한 제 6 띠상 재료층을 정부에 갖는 제 7 띠상 재료층을 형성하는 공정과,
상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층의 형성과 동시에, 상기 제 6 띠상 재료층과, 상기 제 7 띠상 재료층의 양측면에 접하고, 제 8 띠상 재료층을 정부에 갖는 제 9 띠상 재료층을 형성하는 공정과,
상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층을 제거하는 공정과 병행하여, 상기 제 6 띠상 재료층과, 상기 제 7 띠상 재료층을 제거하는 공정을 갖는
것이 바람직하다.
상기 제조 방법은,
상기 제 9 띠상 재료층과, 상기 제 4 띠상 재료층의, 평면에서 보았을 때의 간격이, 상기 제 2 띠상 재료층, 또는 상기 제 7 띠상 재료층의 일방, 또는 양방과 동일하게 형성되어 있는
것이 바람직하다.
상기 제조 방법은,
평활화된 상기 제 2 재료층의 정부를 산화하여, 상기 제 3 띠상 재료층을 형성하는
것이 바람직하다.
상기 제조 방법은,
평활화된 상기 제 2 재료층의 정부에 원자 이온을 이온 주입하여, 상기 제 3 띠상 재료층을 형성하는
것이 바람직하다.
상기 제조 방법은,
상기 제 2 기판을, 평면에서 보았을 때, 일방향의 양단이 유지 재료층에 접하고, 또한 수직 방향에 있어서, 상기 반도체층과, 제 4 재료층을 1 세트로 하여, 상방으로 복수 쌓아올린 구조로 형성하는 공정과,
상기 3 차원 형상 반도체층의 형성 후에, 상기 제 4 재료층을 제거하는 공정과,
상기 3 차원 형상 반도체층의 상기 반도체층을 둘러싸서 제 2 게이트 절연층을 형성하는 공정과,
상기 제 2 게이트 절연층을 둘러싸서 제 2 게이트 도체층을 형성하는 공정과,
상기 유지 재료층을 제거하는 공정과,
상기 평면에서 보았을 때, 상기 일방향의 상기 반도체층의 양단에 접하고, 도너 또는 억셉터 불순물을 포함한 불순물층을 형성하는 공정을 갖는
것이 바람직하다.
본 발명에 의하면, 고밀도의 주상 반도체 장치가 실현된다.
도 1a 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1b 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1c 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1d 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1e 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1f 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1g 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1h 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1i 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1j 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1k 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1l 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1m 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1n 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1o 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1p 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1q 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1r 은, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1s 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1t 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1u 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1v 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1w 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1x 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1y 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1z 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1xx 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 1yy 는, 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2a 는, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2b 는, 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2c 는, 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 2d 는, 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3a 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3b 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3c 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3d 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3e 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 3f 는, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4a 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 4b 는, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5a 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5b 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5c 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5d 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5e 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 5f 는, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 6 은, 본 발명의 제 6 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 7 은, 본 발명의 제 7 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 8a 는, 본 발명의 제 8 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 8b 는, 본 발명의 제 8 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 8c 는, 본 발명의 제 8 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 8d 는, 본 발명의 제 8 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 8e 는, 본 발명의 제 8 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 9a 는, 본 발명의 제 9 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 9b 는, 본 발명의 제 9 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 9c 는, 본 발명의 제 9 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법을 설명하기 위한 평면도와 단면 구조도이다.
도 10 은, 종래예의 SGT 를 나타내는 모식 구조도이다.
이하, 본 발명의 실시형태에 관련된 주상 반도체 장치의 제조 방법에 대해, 도면을 참조하면서 설명한다.
(제 1 실시형태)
이하, 도 1a ∼ 도 1yy 를 참조하면서, 본 발명의 제 1 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도를 나타낸다.
도 1a 에 나타내는 바와 같이, P 층 기판 (1) 상에 N 층 (2) 을 에피텍셜 결정 성장법에 의해 형성한다. 그리고, N 층 (2) 의 표층에 N+ 층 (3) 과 P+ 층 (4, 5) 을 이온 주입법에 의해 형성한다. 그리고, i 층 (진성형 Si 층) (6) 을 형성한다. 그리고, 예를 들어, SiO2 층, 산화알루미늄 (Al2O3, 이후 AlO 라고 칭한다) 층, SiO2 층으로 이루어지는 마스크 재료층 (7) 을 형성한다. 또한, i 층 (6) 은 도너 또는 억셉터 불순물을 소량으로 포함하는 N 형, 또는 P 형의 Si 로 형성되어도 된다. 그리고, 질화실리콘 (SiN) 층 (8) 을 퇴적한다. 그리고, SiO2 층으로 이루어지는 마스크 재료층 (9) 을 퇴적한다. 그리고, SiN 층으로 이루어지는 마스크 재료층 (10) 을 퇴적한다.
다음으로 도 1b 에 나타내는 바와 같이, 리소그래피법에 의해 형성한 평면에서 보았을 때 Y 방향으로 신연한 띠상 레지스트층 (도시 생략) 을 마스크로 하여, 마스크 재료층 (10) 을 에칭한다. 이로써, 평면에서 보았을 때 Y 방향으로 신연한 띠상 마스크 재료층 (10a) 을 형성한다. 또한, 이 띠상 마스크 재료층 (10a) 을 등방성 에칭함으로써, 띠상 마스크 재료층 (10a) 의 폭을, 레지스트층의 폭보다 가늘어지도록 형성해도 된다. 이로써, 리소그래피법으로 형성할 수 있는 최소의 레지스트층의 폭보다 작은 폭을 갖는 띠상 마스크 재료층 (10a) 을 형성할 수 있다. 그리고, 띠상 마스크 재료층 (10a) 을 에칭 마스크로 하여, 마스크 재료층 (9) 을, 예를 들어 RIE (Reactive Ion Etching) 에 의해, 에칭하여 띠상 마스크 재료층 (9a) 을 형성한다. 등방 에칭에 의해 형성한 띠상 마스크 재료층 (10a) 의 단면은 저부의 폭이, 정부의 폭보다 큰 사다리꼴상이 되는 데에 대해, 마스크 재료층 (9a) 의 단면은 RIE 에 의해 에칭되므로, 사각형상이 된다. 이 사각형 단면은, 띠상 마스크 (9a) 를 마스크로 한, 에칭 패턴의 정밀도 향상으로 연결된다.
다음으로, 도 1c 에 나타내는 바와 같이, 띠상 마스크 재료층 (9a) 을 마스크로 하여, 마스크 재료층 (8) 을, 예를 들어 RIE 법에 의해 에칭하여, 띠상 마스크 재료층 (8a) 을 형성한다. 전술한 띠상 마스크 재료층 (10a) 은, 마스크 재료층 (8) 의 에칭 전에 제거해도 되고, 또는 잔존시키고 있어도 된다.
다음으로, 도 1d 에 나타내는 바와 같이, 전체적으로, ALD (Atomic Layered Deposition) 법에 의해 SiGe 층 (12) 과, SiO2 층 (13) 을 마스크 재료층 (7) (제 1 재료층), 띠상 마스크 재료층 (8a (제 2 띠상 재료층), 9a (제 1 띠상 재료층)) 을 덮어 형성한다. 이 경우, SiGe 층 (12) (제 2 재료층) 의 단면은 정부에서 라운드 (R1) 를 발생시킨다. 이 라운드 (R1) 는 띠상 마스크 재료층 (8a) 보다 상부가 되도록 형성하는 것이 바람직하다.
다음으로, 도 1e 에 나타내는 바와 같이, 전체를, 예를 들어 플로우 CVD (Flow Chemical Vapor Deposition) 법에 의한 SiO2 층 (도시 생략) 으로 덮고, 그리고, CMP (Chemical Mechanical Polishing) 에 의해, 상표면 위치가 띠상 마스크 재료층 (9a) 상표면 위치가 되도록 SiO2 층 (13) (제 3 재료층) 과, SiGe 층 (12) 을 연마하여, SiO2 층 (13a), SiGe 층 (12a, 12b) 을 형성한다. 이 경우, SiGe 층 (12a, 12b) 의 정부 측면은 수직인 것이 바람직하다. 이를 위해서는, SiO2 층 (13) 과, SiGe 층 (12) 의 연마 공정에 있어서, 도 1d 에 있어서의 SiGe 층 (12) 정부의 라운드부 (R1) 가 제거되어 있는 것이 바람직하다.
다음으로, 도 1f 에 나타내는 바와 같이, SiO2 층 (13), 띠상 마스크 재료층 (9a) 을 마스크로 하여, SiGe 층 (12a, 12b) 의 정부를 에칭하여 오목부 (14a, 14b) (제 1 오목부) 를 형성한다. 이 오목부 (14a, 14b) 의 저부 위치는, 마스크 재료층 (9a) 의 하부 위치에 있도록, 그리고, SiGe 층 (12a, 12b) 의 정부의 라운드 (R1) 가 에칭되는 것이 바람직하다. SiO2 층과, SiGe 층 (12) 의 연마 공정에 있어서, 도 1d 에 있어서의 SiGe 층 (12) 정부의 라운드부 (R1) 가 제거됨으로써, 외주 측면이 수직인 오목부 (14a, 14b) 가 형성된다.
다음으로, 도 1g 에 나타내는 바와 같이, 전체적으로 SiN 층 (도시 생략) 을 피복하고, 전체를 CMP 법에 의해, 상표면 위치가 마스크 재료층 (9a) 상표면 위치가 되도록 SiN 층을 연마한다. 이로써, 띠상 마스크 재료층 (8a, 9a) 의 양측에, 평면에서 보았을 때 SiGe 층 (12a, 12b) 의 정부 형상과 동일한 형상을 갖는 SiN 층 (15a, 15b) (제 3 띠상 재료층) 이 형성된다.
그리고, 도 1h 에 나타내는 바와 같이, SiO2 층 (13) 을 제거한다.
다음으로, 도 1i 에 나타내는 바와 같이, 띠상 마스크 재료층 (9a, 15a, 15b) 을 마스크로 하여, SiGe 층 (12a, 12b) 을 에칭하여, 띠상 SiGe 층 (12aa, 12ab) (제 4 띠상 재료층) 을 형성한다. 이 경우, 평면에서 보았을 때, 띠상 SiGe 층 (12aa) 과, 띠상 SiGe 층 (12ab) 의 폭은 동일해진다.
다음으로, 도 1j 에 나타내는 바와 같이, 전체를 덮어, ALD 법에 의한 SiN 층 (16) 과, FCVD 법에 의한 SiO2 층 (13b) 을 형성한다. 이 경우, 도 1d 와 동일하게, SiN 층 (16) (제 4 재료층) 의 정부에 발생하는 라운드 (R2) 는, 띠상 마스크 재료층 (9a) 보다 상부에 있는 것이 바람직하다.
다음으로, 이 SiO2 층 (13b) (제 5 재료층) 과, SiN 층 (16) 의 상표면 위치가, 마스크 재료층 (9a) 의 상면 위치와 동일해지도록 연마한다. 그리고, 도 1e, 도 1f 와 동일한 공정을 실시하여, 도 1k 에 나타내는 바와 같이, 띠상 SiN 층 (16A, 16B) 상에 있고, 또한 띠상 마스크 재료층 (15a, 15b) 과, SiO2 층 (13ba) 에 끼워진 오목부 (14A, 14B) (제 2 오목부) 를 형성한다.
도 1l 에 나타내는 바와 같이, 띠상 SiGe 층 (12aa, 12ab) 의 양측 측면에 접한, 띠상 SiN 층 (16a, 16b) 과, 띠상 마스크 재료층 (15a, 15b) 의 양측 측면에 접한 띠상 마스크 재료층 (17a, 17b) (제 5 띠상 재료층) 을 형성한다.
다음으로, ALD 법에 의해, 전체를 덮어 SiGe 층 (도시 생략) 을 형성한다. 그리고, 전체를 덮어 SiO2 층 (도시 생략) 을 형성한다. 그리고, 이 SiO2 층과, SiGe 층의 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상면 위치와 동일해지도록 연마한다. 그리고, 도 1e ∼도 1i 와 동일한 공정을 실시하여, 도 1m 에 나타내는 바와 같이, 띠상 마스크 재료층 (16a, 16b) (제 6 띠상 재료층) 의 양측 측면에 접한, 띠상 SiGe 층 (18a, 18b) 과, 띠상 마스크 재료층 (17a, 17b) 의 양측 측면에 접한 띠상 마스크 재료층 (19a, 19b) 을 형성한다.
다음으로, ALD 법에 의해, 전체를 덮어 SiN 층 (도시 생략) 을 형성한다. 그리고, 전체를 덮어 SiO2 층 (도시 생략) 을 형성한다. 그리고, 이 SiO2 층과, SiN 층의 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상면 위치와 동일해지도록 연마한다. 그리고, 도 1e ∼도 1i 와 동일한 공정을 실시하여, 도 1n 에 나타내는 바와 같이, 띠상 마스크 재료층 (18a, 18b) 의 양측 측면에 접한, 띠상 마스크 재료층 (20a, 20b) 과, 띠상 마스크 재료층 (19a, 19b) 의 양측 측면에 접한 띠상 마스크 재료층 (21a, 21b) 을 형성한다.
다음으로, 띠상 마스크 재료층 (15a, 15b, 19a, 19b) 과, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 을 에칭에 의해 제거한다. 이로써, 도 1o 에 나타내는바와 같이, 마스크 재료층 (7) 상에, 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 과, 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 상의 마스크 재료층 (9a, 17a, 17b, 21a, 21b) 이 형성된다.
다음으로, 전체적으로 SiO2 층 (도시 생략) 을 피복한다. 그리고, 도 1p 에 나타내는 바와 같이, CMP 법에 의해, SiO2 층의 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상표면 위치가 되도록 연마하여, SiO2 층 (22) 을 형성한다. 그리고, 전체적으로 SiN 층 (24) 과 SiGe 층 (도시 생략) 을 형성한다. 그리고, X 방향으로 신연한 SiN 층에 의한 띠상 마스크 재료층 (26) (제 8 띠상 재료층) 을 형성한다. 그리고, 리소그래피법과 RIE 법에 의해 형성한 띠상 마스크 재료층 (26) 을 마스크로 하여 SiGe 층을 에칭하여, X 방향으로 신연한 띠상 SiGe 층 (25) (제 9 띠상 재료층) 을 형성한다.
다음으로, 도 1c ∼도 1i 와 동일한 공정을 실시 (제 6 재료층, 제 7 재료층, 제 3 오목부, 제 10 띠상 재료층 및 제 11 띠상 재료층을 형성하는 공정으로서 도 1c ∼도 1i 와 동일한 공정을 실시한다) 함으로써, 도 1q 에 나타내는 바와 같이, 띠상 SiGe 층 (25) 의 양측 측면에 접한, SiN 층에 의한 띠상 마스크 재료층 (28a, 28b) (제 7 띠상 재료층) 과, 띠상 마스크 재료층 (26) 의 양측 측면에 접한 SiO2 층, AlO 층, SiO2 층으로 이루어지는 띠상 마스크 재료층 (27a, 27b) (제 7 띠상 재료층) 을 형성한다.
다음으로, 도 1r 에 나타내는 바와 같이, 띠상 마스크 재료층 (26) 과, 띠상 SiGe 층 (25) 을 제거하여, SiN 층 (24) 상에, 평면에서 보았을 때, X 방향으로 신연한 띠상 마스크 재료층 (28a, 28b) 과, 띠상 마스크 재료층 (28a, 28b) 상의 띠상 마스크 재료층 (27a, 27b) 을 형성한다.
다음으로, 도 1s 에 나타내는 바와 같이, 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 을 마스크로 하여 SiN 층 (24), 띠상 마스크 재료층 (9a, 17a, 17b, 21a, 21b, 8a, 16a, 16b, 20a, 20b) 과, SiO2 층 (22) 을 에칭한다. 이로써, 띠상 마스크 재료층 (27a, 28a) 의 아래에, 띠상 SiN 층 (24a) 과, 평면에서 보았을 때, 정방형상의 마스크 재료층 (21aa, 21ab, 17aa, 17ab, 9aa) 과, 정방형상 마스크 재료층 (21aa, 21ab, 17aa, 17ab, 9aa) 의 아래에 위치하는 정방형상의 마스크 재료층 (20aa, 20ab, 16aa, 16ab, 8aa) 이 형성된다. 동일하게, 띠상 마스크 재료층 (27b, 28b) 의 아래에, 띠상 SiN 층 (24b) 과, 평면에서 보았을 때, 정방형상의 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab) 과, 정방형상 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab) 의 아래에 위치하는 정방형상의 마스크 재료층 (20ba (도시 생략), 20bb (도시 생략), 16ba (도시 생략), 16bb (도시 생략), 8ab) 이 형성된다. 또, 동시에, 띠상 SiN 층 (24a) 의 아래에 있고 상기 정방형상 마스크 재료층 (21aa, 21ab, 17aa, 17ab, 9aa, 20aa, 20ab, 16aa, 16ab, 8aa) 사이에, SiO2 층 (22a) 이 형성된다. 동일하게, 정방형상 SiN 층 (24b) 의 아래에 있고 띠상 마스크 재료층 (21ba, 21bb, 17ba, 17bb, 9ab, 20ba, 20bb, 16ba, 16bb, 8ab) 사이에, SiO2 층 (22b) (도시 생략) 이 형성된다.
다음으로, 도 1t 에 나타내는 바와 같이, 띠상 마스크 재료층 (27a, 27b, 28a, 28b), 띠상 SiN 층 (24a, 24b), SiO2 층 (22a, 22b) 을 제거한다. 이로써, 마스크 재료층 (7) 상에, 평면에서 보았을 때 정방형상의 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방형상의 마스크 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 이 형성된다.
다음으로, 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 마스크 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 을 마스크로 하여 마스크 재료층 (7) 을 RIE 법에 의해 에칭한다. 그리고, 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 마스크 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ba, 16bb, 16ab, 8aa, 8ab) 을 제거한다. 이로써, 도 1u 에 나타내는 바와 같이, i 층 (6) 상에 마스크 재료층 (7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j) (제 1 마스크 재료층) 을 형성한다. 예를 들어, 마스크 재료층 (7) 의 RIE 에칭 전에, 정방형상의 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17aa, 17ab, 17ba, 17bb, 9aa, 9ab) 과, 정방형상의 마스크 재료층 (20aa, 20ab, 20ba, 20bb, 16aa, 16ab, 16ba, 16bb, 8aa, 8ab) 의 편방, 또는 양방을 가벼운 등방성 에칭을 한다. 이로써, 평면에서 보았을 때의 마스크 재료층 (7a ∼7j) 의 형상을 원형으로 한다.
다음으로, 도 1v 에 나타내는 바와 같이, 마스크 재료층 (7a ∼7j) 을 마스크로 하여, i 층 (6) 을 에칭하여, N+ 층 (3) 과 P+ 층 (4) 상에, Si 기둥 (6a, 6b, 6c, 6d, 6e, 6f, 6g, 6h, 6i, 6j) (3 차원 형상 반도체층) 을 형성한다.
다음으로, FCVD 법으로 SiO2 층 (도시 생략) 을 피복하고, 그 후에 CMP 법에 의해, 표면 위치가 마스크 재료층 (7a ∼7j) 의 정부 위치가 되도록 연마한다. 그리고, 리소그래피법과, RIE 에칭법에 의해, 마스크 재료층 (7b, 7i) 과, Si 기둥 (6b, 6i) 을 제거한다. 그리고, FCVD 법으로 형성한 SiO2 층을 제거한다. 이로써, 도 1w 에 나타내는 바와 같이, N+ 층 (3) 과, P+ 층 (4, 5) 상에, Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 이 형성된다.
다음으로, 도 1x 에 나타내는 바와 같이, 마스크 재료층 (7a ∼7j) (마스크 재료층 (7b, 7i) 은 없다) 측면을 둘러싼 마스크 재료층 (30a, 30b, 30c, 30d) 과, Si 기둥 (6a ∼6j) (Si 기둥 (6b, 6i) 은 없다) 의 측면을 둘러싼 마스크 재료층 (31a, 31b, 31c, 31d) (도시 생략) 을 형성한다. 그리고, 전체적으로 FCVD 법으로 SiO2 층 (도시 생략) 을 피복하고, 그 후에 CMP 법에 의해, 표면 위치가 마스크 재료층 (7a ∼7j) (마스크 재료층 (7b, 7i) 은 없다) 의 정부 위치가 되도록 연마한다. 그리고, 이 평활면 상에, 평면에서 보았을 때 Si 기둥 (6a, 6c, 6d, 6e) 에 연결된, 예를 들어 SiO2 층에 의한, 띠상 마스크 재료층 (33a) 과, Si 기둥 (6f, 6g, 6h, 6j) 에 연결된, 예를 들어 SiO2 층에 의한, 띠상 마스크 재료층 (33b) 을 형성한다. 그리고, 마스크 재료층 (30a, 30b, 30c, 30d, 7a ∼7j, 33a, 33b) 을 마스크로 하여, RIE 에 의해, SiO2 층, N+ 층 (3), P+ 층 (4, 5), N 층 (2), P 층 (1) 을 에칭한다. 이로써, Si 기둥 (6a, 6c, 6d, 6e) 의 하부에 있고, 또한 P 층 (1) 상에, N 층 (2a) 과, N+ 층 (3a, 3b), P+ 층 (4a) 이 형성된다. 동일하게, Si 기둥 (6f, 6g, 6h, 6j) 의 하부에 있고, 또한 P 층 (1) 상에, N 층 (2b) 과, N+ 층 (3c (도시 생략), (3d) (도시 생략)), P+ 층 (5a) 이 형성된다. 그리고, 마스크 재료층 (33a) 의 아래에 있고, Si 기둥 (6a, 6c) 사이에 SiO2 층 (32a) 이 형성된다. 동일하게, 마스크 재료층 (33b) 의 아래에 있고, Si 기둥 (6h, 6j) 사이에 SiO2 층 (32b) (도시 생략) 이 형성된다.
다음으로, 도 1y 에 나타내는 바와 같이, 마스크 재료층 (33a, 33b), SiO2 층 (32a, 32b), 마스크 재료층 (30a, 30b, 30c, 30d, 31a, 31b, 31c, 31d) 을 제거한다.
다음으로, 도 1z 에 나타내는 바와 같이, N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a), N 층 (2a, 2b) 의 외주부와, P 층 기판 (1) 상에 SiO2 층 (34) 을 형성한다. 그리고, ALD 법에 의해, 전체를 덮어, HfO2 층 (도시 생략), TiN 층 (도시 생략), SiO2 층 (도시 생략) 을 형성한다. 이 경우, Si 기둥 (6c, 6d, 6e) 간의 TiN 층은, 측면끼리에서 접촉하고 있는 것이 바람직하다. 동일하게, Si 기둥 (6f, 6g, 6h) 간의 TiN 층은, 측면끼리에서 접촉하고 있는 것이 바람직하다. 그리고, CMP 법에 의해, HfO2 층, TiN 층, SiO2 층의 상면 위치가, 마스크 재료층 (7a ∼7j) 의 상면 위치가 되도록 연마한다. 그리고, RIE 법에 의해, SiO2 층을 에치 백 에칭한다. 그리고, 이 SiO2 층을 마스크로 하여, TiN 층과 HfO2 층을, 상면 위치가 Si 기둥 (6a ∼ 6j) 의 상부 위치가 되도록 에칭한다. 그리고, CVD 법에 의해, 전체를 덮어, SiN 층 (도시 생략) 을 형성한다. 그리고, CMP 법에 의해, 상표면 위치가 마스크 재료층 (7a ∼ 7j) 의 상표면 위치가 되도록, SiN 층을 연마한다. 이로써, Si 기둥 (6a ∼ 6j) 의 정부 외주에, 평면에서 보았을 때 등폭의 SiN 층 (37a, 37b, 37c, 37d) (도시 생략) 이 형성된다.
그리고, 마스크 재료층 (7a ∼ 7j) 의 상면에, 평면에서 보았을 때, Si 기둥 (6a, 6d, 6g, 6j) 에 접하는 마스크 재료층 (38a, 38b, 38c, 38d) 을 형성한다. 그리고, 마스크 재료층 (7a ∼ 7j, 37a, 37b, 37c, 37d, 38a, 38b, 38c, 38d) 을 마스크로 하여, 평면에서 보았을 때, 마스크 재료층 (37a, 37b, 37c, 37d) 의 외주부에 있는 SiO2 층과, TiN 층을 에칭한다. 이로써, Si 기둥 (6a) 의 외주부에 연결되는 TiN 층 (40a) 과, Si 기둥 (6c, 6d, 6e) 의 외주부에 연결되는 TiN 층 (40b) 과, Si 기둥 (6f, 6g, 6h) 의 외주부에 연결되는 TiN 층 (40c) 과, Si 기둥 (6j) 의 외주부에 연결되는 TiN 층 (40d) (도시 생략) 이 형성된다. 그리고, 마스크 재료층 (38a ∼ 38d, 37a ∼ 37d, 7a ∼ 7j) 을 제거한다.
다음으로, 도 1xx 에 나타내는 바와 같이, 전체를 SiO2 층 (도시 생략) 으로 덮고, 그 후에 CMP 법에 의해, SiO2 층을 상표면 위치가 Si 기둥 (6a ∼ 6j) 의 정부의 상표면 위치가 되도록 연마한다. 그리고, SiO2 층의 상부를 RIE 법에 의해, 그 상표면 위치가 TiN 층 (40a ∼ 40d) 정부 위치까지 에칭한다. 그리고, Si 기둥 (6a ∼ 6j) 의 정부 외주부에 SiN 층 (42) 을 형성한다.
그리고, Si 기둥 (6c, 6h) 의 정부를 SiO2 층 (도시 생략) 으로 덮은 후, 선택 에피텍셜 결정 성장법에 의해 도너 불순물을 포함한 N+ 층 (43a) 을 Si 기둥 (6a) 의 정부를 둘러싸서 형성한다. 동시에 Si 기둥 (6d) 의 정부를 덮는 N+ 층 (43c) 과, Si 기둥 (6e) 의 정부를 덮는 N+ 층 (43d) (도시 생략) 과, Si 기둥 (6f) 의 정부를 덮는 N+ 층 (43e) (도시 생략) 과, Si 기둥 (6g) 의 정부를 덮는 N+ 층 (43f) (도시 생략) 과, Si 기둥 (6j) 의 정부를 덮는 N+ 층 (43h) (도시 생략) 을 형성한다. 그리고, Si 기둥 (6c, 6h) 의 정부를 덮는 SiO2 층을 제거한다. 그리고, Si 기둥 (6a, 6d, 6e, 6f, 6g, 6j) 을 덮어, SiO2 층 (도시 생략) 을 형성한다. 그리고, 선택 에피텍셜 결정 성장법에 의해 억셉터 불순물을 포함한 P+ 층 (43b, 43g) 을 Si 기둥 (6c, 6h) 의 정부를 둘러싸서 형성한다. 그리고, 열처리에 의해, N+ 층 (43a, 43c, 43d, 43e, 43f, 43h) 의 도너 불순물을 Si 기둥 (6a, 6d, 6e, 6f, 6g, 6j) 의 정부에 확산시켜, N+ 층 (44a, 44c, 44d, 44e (도시 생략), 44f (도시 생략), 44h (도시 생략)) 을 형성한다. 동시에, P+ 층 (43b, 43g) 으로부터 억셉터 불순물을 확산시켜, P+ 층 (44b, 44g) 을 형성한다.
다음으로, 도 1yy 에 나타내는 바와 같이, 전체를 덮어 상표면이 평탄한 SiO2 층 (46) 을 형성한다. 그리고, N+ 층 (3a) 과 P+ 층 (4a) 의 경계면 상과, TiN 층 (40b) 상에 형성한 컨택트홀 (47a) 을 개재하여 접속 배선 금속층 (C1) 을 형성한다. 동시에, N+ 층 (3d) 과 P+ 층 (5a) 의 경계면 상과, TiN 층 (40b) 의 위에 형성한 컨택트홀 (47b) 을 개재하여 접속 배선 금속층 (C2) (도시 생략) 을 형성한다. 전체를 덮어 상표면이 평탄한 SiO2 층 (48) 을 형성한다. 그리고, TiN 층 (40a, 40d) 상에 형성한 컨택트홀 (49a, 49b) 을 개재하여, 워드 금속 배선층 (WL) 을 형성한다. 전체를 덮어 상표면이 평탄한 SiO2 층 (50) 을 형성한다. 그리고, N+ 층 (43c, 43d) 상에 형성한 컨택트홀 (51a, 51b) 을 개재하여, 그라운드 배선층 (Vss1) 을 형성한다. 동시에, N+ 층 (43e, 43f) 상에 형성한 컨택트홀 (51c, 51d) 을 개재하여, 그라운드 배선층 (Vss2) 을 형성한다. 그리고, 전체를 덮어 상표면이 평탄한 SiO2 층 (52) 을 형성한다. 그리고, P+ 층 (43b, 43g) 상에 형성한 컨택트홀 (53a, 53b) 을 개재하여 전원 금속 배선층 (Vdd) 을 형성한다. 그리고, 전체를 덮어 상표면이 평탄한 SiO2 층 (54) 을 형성한다. 그리고, N+ 층 (43a, 43h) 상에 형성한 컨택트홀 (55a, 55b) 을 개재하여 비트 출력 금속 배선층 (BL), 반전 비트 출력 배선층 (RBL) 을 형성한다. 이로써, P 층 기판 (1) 상에 SRAM 셀 회로가 형성된다.
제 1 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
1. 본 실시형태에서는, 도 1v 에 나타낸 바와 같이, 1 개의 SRAM 셀 영역에 10 개의 Si 기둥 (6a ∼ 6j) 이 형성된다. 이 중, X 방향에 있어서, 1 열의 Si 기둥 (6c, 6h) 을 형성하기 위한 띠상 SiN 층 (8a) 의 형성에만 리소그래피법을 사용하였다. 다른 8 개의 Si 기둥 (6c, 6h 를 제외한 6a ∼ 6j) 은, ALD 법에 의해 형성한 띠상 SiGe 층 (12aa, 12ab, 18a, 18b), 띠상 SiN 층 (16a, 16b, 20a, 20b) 에 의해 형성되어 있다. 띠상 SiGe 층 (12a, 12b) 을 ALD 법으로 형성하고, 이 띠상 SiGe 층 (12a, 12b) 상에, 띠상 SiGe 층 (12a, 12b) 의 정부 형상을 그대로 잔존시킨 형상을 갖는 띠상 마스크 재료층 (15a, 15b) 을 형성하였다. ALD 법에서는, 재료층을 1 원자층, 또는 1 분자층마다 잘 제어하여 퇴적할 수 있다. 이로써, 평면에서 보았을 때, 띠상 SiGe 층 (12a, 12b) 의 두께를, 설계로부터의 요구에 따라, 고정밀도로, 또한 좁게 할 수 있다. 이로써, Si 기둥 (7a ∼ 7j) 간의 거리를 리소그래피의 제약없이, 고정밀도로, 또한 좁게 할 수 있다. 이로써, SRAM 셀의 고집적화가 도모된다. 또한, X 방향에 있어서, Si 기둥 (6c, 6h) 과, Si 기둥 (6b, 6d, 6g, 6i) 사이의 거리만을, 고정밀도로, 또한 최협 (最狹) 으로 형성하는 경우에는, 띠상 SiGe 층 (12aa, 12ab), 띠상 마스크 재료층 (15a, 15b) 만을, 본 발명이 제공하는 제조 방법에 의해 형성하면 된다.
2. 동일하게, ALD 법으로 형성한 띠상 SiN 층 (16A, 16B) 과, 이 띠상 SiN 층 (16A, 16B) 상에, 띠상 SiN 층 (16A, 16B) 의 정부 형상을 그대로 잔존시킨 형상을 갖는 띠상 마스크 재료층 (17a, 17b) 을 형성하였다. 이로써, Si 기둥 (7a ∼ 7j) 의 평면에서 보았을 때의 직경을 리소그래피의 제약없이 고정밀도로, 또한 작게 할 수 있다. 이로써, 리소그래피에 의한 셀 고집적화에 대한 제한을 없애고, 셀 설계를 실시할 수 있다. 이로써, SRAM 셀의 고정밀도이고, 또한 고집적화가 도모된다.
3. 셀 고집적화가 진행되면, Si 기둥 (6a ∼ 6j) 의 평면에서 보았을 때의 직경과, Si 기둥 (6a ∼ 6j) 간 거리의 양방의 고정밀도화와 고밀도화가 요구된다. 이에 대해, 본 실시형태에서는, 예를 들어 도 1d ∼ 도 1o 에 나타낸 바와 같이, X 방향 단면에 있어서, 띠상 SiN 층 (8a) 의 양측면에, 형성되는 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 과, 띠상 SiN 층 (16a, 16b, 20a, 20b) 의 양방을, 고정밀도로 또한 좁게 형성할 수 있다. 띠상 SiN 층 (16a, 16b, 20a, 20b) 의 두께의 고정밀도화는, Si 기둥 (6a ∼ 6j) 의 직경의 고정밀도화로 연결된다. 그리고, 띠상 SiGe 층 (12aa, 12ab, 18a, 18b) 의 두께의 고정밀도화는, Si 기둥 (6a ∼ 6j) 간 거리의 고정밀도화로 연결된다. 이로써, SRAM 셀의 고정밀도화와 고집적화가 도모된다.
4. 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 은, SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 의 RIE 법에 의해 에칭시에, 에칭 이온이 닿아 있는 부분이, 낮은 에칭 속도이지만 에칭된다. 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 이, 예를 들어 저변이 상변보다 긴 사다리꼴상이면, 에칭 중에 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 의 저변 부분이 에칭된다. 이로써, 평면에서 보았을 때의 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 의 마스크층단 (端) 의 위치가 에칭 시간과 함께 변화한다. 이로써, 띠상 SiGe 층 (12aa, 12ab), 띠상 SiN 층 (16a, 16b) 을, 단면에서 보았을 때, 사각형상으로 형성하는 것을 곤란하게 한다. 이에 대해, 본 실시형태에서는, 띠상 SiN 층 (8a), 띠상 마스크 재료층 (9a) 의 양측에, 수직 방향으로 동일한 두께를 갖는 SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 을 형성하였다. 그리고, SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 의 정부 형상을 그대로 잔존시킨 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 을 형성하였다. 이로써, 단면이 사각형상인 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 이 형성된다. 또한, 단면이 사각형상인 띠상 마스크 재료층 (15a, 15b, 17a, 17b) 을 마스크로, SiGe 층 (12a, 12b), SiN 층 (16A, 16B) 을 에칭함으로써, 단면이 사각형상인 띠상 SiGe 층 (12aa, 12ab), 띠상 SiN 층 (16a, 16b) 이 형성된다. 이로써, SRAM 셀의 고정밀도화와, 고집적화가 도모된다.
5. 예를 들어, 도 1e ∼ 도 1i 에 나타내는 바와 같이, 띠상 SiGe 층 (12aa, 12ab) 의 에칭 마스크인 띠상 마스크 재료층 (15a, 15b) 에 있어서, 띠상 SiN 층 (8a), 띠상 마스크 재료층 (9a) 을 덮어, ALD 법에 의해 SiGe 층 (12) 을 퇴적시켰다. 그리고, SiO2 층 (도시) 을 퇴적시켰다. 그리고, CMP 법에 의해, SiO2 층과, SiGe 층 (12) 을, 그 상표면 위치가, 띠상 마스크 재료층 (9a) 의 상표면 위치가 되도록 연마하였다. 이 연마에 의해, SiGe 층 (12) 의 상부 라운드 (R1) 를 제거하였다. 이 상부 라운드 (R1) 의 제거에 의해, 오목부 (14a, 14b) 의 형상은, SiGe 층 (12a, 12b) 의 양측면의 띠상 마스크 재료층 (9a) 과, SiO2 층 (13) 의 측면 형상을 따라, 또한 수직 방향으로 등폭의 띠상 SiGe 층 (12a, 12b) 의 형상을 따라 형성된다. 이 때문에, 오목부 (14a, 14b) 의 단면 형상은, 거의 사각형상으로 형성된다. 이로써, 띠상 마스크 재료층 (15a, 15b) 의 단면 형상을, 수직 방향에 있어서, 등폭의 형상이 유지되고, 전체를 보면, 거의 사각형상이 된다. 이것은, RIE 법에 의해 띠상 마스크 재료층 (15a, 15b) 을 마스크로 하여 SiGe 층 (12a) 을 에칭함으로써 형성한 띠상 SiGe 층 (12aa, 12ab) 을, 평면에서 보았을 때, 단면에서 보았을 때 모두 고정밀도로 형성할 수 있는 것을 나타내고 있다. 동일하게 하여, 띠상 SiN 층 (16a, 16b, 20a, 20b), 띠상 SiGe 층 (18a, 18b) 을 고정밀도로 형성할 수 있다.
6. 본 실시형태에서는, 도 1z 에 나타내는 바와 같이, Si 기둥 (7c, 7d, 7e) 과, Si 기둥 (7f, 7g, 7h) 의 외주에 연결된 게이트 TiN 층 (40b, 40c) 은, Si 기둥 (7c, 7d, 7e) 간과, Si 기둥 (7f, 7g, 7h) 간의 측면에서 접촉하고 있다. 한편, Si 기둥 (6a, 6j) 에서는, 게이트 TiN 층 (40a, 40d) 은 독립적으로 형성되어 있다. Si 기둥 (7c, 7d, 7e) 과, Si 기둥 (7f, 7g, 7h) 의 외주에 연결된 게이트 TiN 층 (40b, 40c) 은, Si 기둥 (7c, 7d, 7e) 간과, Si 기둥 (7f, 7g, 7h) 간의 측면에서 접촉하고 있는 것은, Si 기둥 (7c, 7d, 7e) 간과, Si 기둥 (7f, 7g, 7h) 간의 거리를, 게이트 HfO2 층 (35) 과, 게이트 TiN 층 (40b, 40c) 을 더한 두께의 2 배까지 짧게 할 수 있는 것을 나타내고 있다. 그리고, 도 1w 에서 나타낸 바와 같이, Si 기둥 (7b, 7i) 을 제거함으로써, 게이트 TiN 층 (40a, 40c) 을 게이트 TiN 층 (40b, 40d) 으로부터 떨어뜨려 형성할 수 있다. 이것은, 도 1w 에 나타내는 바와 같이, 평면에서 보았을 때, 고밀도로 Si 기둥 (6a ∼ 6j) 을 형성한 후에, Si 기둥 (7b, 7i) 을 제거하여, 평면에서 보았을 때 Si 기둥이 없는 영역을 형성한 것에 의한다. 이로써, 평면에서 보았을 때, 제거한 Si 기둥 (7b, 7i) 의 영역 상에, 컨택트홀 (47a, 47b) 을 형성할 수 있다. 이로써, SRAM 셀의 고밀도화가 도모된다. 본 실시형태는, SRAM 셀 뿐만 아니라, 게이트 도체층끼리가 접속된 복수의 Si 기둥과, 이들에 인접하고, 또한 분리된 게이트 도체층을 갖는 1 개 또는 복수의 Si 기둥을 갖는 회로에도 적용할 수 있다.
7. 본 실시형태에서는, 도 1p ∼ 도 1s 에 있어서 서술한 바와 같이, Y 방향으로 신연한 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 에 직교하고, X 방향으로 신연한 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 을, 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 을 형성한 것과 동일한 방법에 의해 형성하였다. 이로써, X 방향, Y 방향 모두, 고정밀도로, 또한 고밀도로, Si 기둥 (6a ∼ 6j) 이 형성된다. 또, 본 실시형태의 설명에서는, 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 을 형성한 후에, 띠상 마스크 재료층 (28a, 28b) 을 형성하였다. 이에 대해, 띠상 마스크 재료층 (28a, 28b) 을 형성한 후에, 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b) 을 형성하는 공정에서도, 동일하게 고정밀도로, 또한 고밀도로 Si 기둥 (6a ∼ 6j) 을 형성할 수 있다. 또한, 설계에 있어서, Y 방향으로 여유가 있는 경우에는, 본 방법을 사용하지 않고, 마스크 재료층을 전체면에 형성한 후에, 리소그래피법과 RIE 에칭법에 의해, 직접 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 을 형성해도 된다. 또, X 방향으로 여유가 있는 경우에는, 본 방법을 사용하지 않고, 마스크 재료층을 전체면에 형성한 후에, 리소그래피법과 RIE 에칭법에 의해, 직접 띠상 마스크 재료층 (8a, 16a, 16b, 20a, 20b), 또는 띠상 마스크 재료층 (9a, 17a, 17b, 21a, 21b) 을 형성해도 된다.
8. 본 실시형태에서는, 도 1o 에 나타내는 바와 같이, 평면에서 보았을 때, Y 방향으로 신연한 5 개의 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 을 형성하였다. 이에 대해, 띠상 SiN 층 (8a) 의 재료를 SiN 으로부터 SiGe 로 바꾸고, 띠상 SiGe 층 (12aa, 12ab) 의 재료를 SiN 으로 바꿈으로써, 평면에서 보았을 때, Y 방향으로 병행하여 신연하는 2 개의 띠상 SiN 층을 형성할 수 있다. 이로써, 평면에서 보았을 때, 이 2 개의 띠상 SiN 층의 위치에, 고밀도로 Si 기둥을 형성할 수 있다. 이러한 점은, 평면에서 보았을 때, 최초로 형성하는 띠상 SiN 층 (8a), 띠상 마스크 재료층 (9a) 으로 이루어지는 띠상 재료층의 재료와, 이 띠상 재료층의 양측에, 병행하여 형성하는 띠상 SiN 층, 띠상 마스크 재료층의 재료와, 띠상 SiN 층, 또는 띠상 SiGe 층의 형성을 몇 회 반복하는가에 의해, 평면에서 보았을 때, Y 방향으로 신연한 띠상 SiN 층을 3 개, 4 개, 5 개 이상 형성할 수 있다. 이로써, 평면에 있어서, 이 띠상 SiN 층의 위치에, 고밀도로 Si 기둥을 형성할 수 있다.
(제 2 실시형태)
이하, 도 2a ∼ 도 2d 를 참조하면서, 본 발명의 제 2 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a ∼ 도 1l 과 동일한 공정을 실시한다. 이 공정 중에서, 도 1a 에 있어서의 N+ 층 (3), P+ 층 (4) 의 평면에서 보았을 때의 배치가 상이하고, 도 2a 에 나타내는 바와 같이, 띠상 N+ 층 (3A, 3B) 이 띠상 P+ 층 (4A) 의 양측에 형성된다. 그리고, 정부 상에 띠상 마스크 재료층 (9a) 을 갖는 띠상 SiN 층 (8a) 의 양측에, 평면에서 보았을 때, 띠상 SiGe 층 (12aa, 12ab) 보다 넓은 폭의 SiGe 층 (12Aa, 12Ab) 이 형성된다. 그리고, SiGe 층 (12Aa, 12Ab) 의 정부 상에, 띠상 마스크 재료층 (15A, 15B) 이 형성되어 있다. 그리고, 띠상 SiGe 층 (12Aa, 12Ab) 의 양측에, 띠상 SiN 층 (8a) 과 동일한 폭의, 정부 상에 띠상 마스크 재료층 (17A, 17B) 을 갖는 띠상 SiN 층 (16A, 16B) 을 형성한다.
다음으로, 도 1n ∼ 도 1t 와 동일한 공정을 실시한다. 이로써, 도 2b 에 나타내는 바와 같이, 마스크 재료층 (7) 상에, 정부에, 평면에서 보았을 때, 정방형상의 마스크 재료층 (9Aa, 9Ab, 17Aa, 17Ab, 17Ba, 17Bb) 을 갖는, 정방형상의 SiN 층 (8Aa, 8Ab, 16Aa, 16Ab (도시 생략), 16Ba, 16Bb (도시 생략)) 을 형성한다.
다음으로, 도 1u, 도 1v 와 동일한 공정을 실시한다. 이로써, 도 2c 에 나타내는 바와 같이, N+ 층 (3A, 3B) 상에 Si 기둥 (61a, 61c, 61d, 61f) 을 형성한다. 동시에 P+ 층 (4A) 상에 Si 기둥 (61b, 61e) 을 형성한다.
다음으로, 도 1x ∼ 도 1yy 와 동일한 공정을 실시한다. 이로써, 도 2d 에 나타내는 바와 같이, Si 기둥 (61a, 61b, 61c) 의 아래에, N 층 (2A) 과, N+ 층 (3Aa, 3Ba), P+ 층 (4Aa) 이 형성된다. 동일하게, Si 기둥 (61d, 61e, 61f) 의 아래에, N 층 (2B) 과, N+ 층 (3Ba (도시 생략), 3Bb (도시 생략)), P+ 층 (4Ba) 이 형성된다. 그리고, Si 기둥 (61a ∼ 61f) 의 하부를 둘러싸서, SiO2 층 (33) 을 형성한다. 그리고, Si 기둥 (61a ∼ 61f) 을 둘러싸서, 게이트 절연층인 HfO2 층 (63) 을 형성한다. 그리고, HfO2 층 (63) 을 둘러싸서 게이트 TiN 층 (65a, 65b, 65c, 65d) (도시 생략) 과, SiO2 층 (41) 을 형성한다. 그리고, Si 기둥 (61a ∼ 61f) 의 정부 외주에 SiN 층 (42) 을 형성한다. 그리고, Si 기둥 (61a ∼ 61f) 의 정부 상에 선택 에피텍셜 결정 성장법에 의해, N+ 층 (67a, 67c, 67d, 67f) 과, P+ 층 (67b, 67e) 을 형성한다. 그리고, 열처리를 실시하여, Si 기둥 (61a ∼ 61f) 의 정부에, N+ 층 (66a, 66c, 66d (도시 생략), 66f (도시 생략)) 과, P+ 층 (66b, 66e) 을 형성한다.
그리고, 전체적으로 SiO2 층 (46) 을 형성한 후, N+ 층 (3Aa) 과, P+ 층 (4Aa) 경계 상과, 게이트 TiN 층 (65c) 상에 형성한 컨택트홀 (69a) 을 개재하여, 형성한 금속층 (도시 생략) 에 의해, N+ 층 (3Aa), P+ 층 (4Aa) 과, 게이트 TiN 층 (65c) 의 접속을 실시한다. 동시에, N+ 층 (3Bb), P+ 층 (4Ba) 경계 상과, 게이트 TiN 층 (65b) 상에 형성한 컨택트홀 (69b) 을 개재하여, 형성한 금속층 (도시 생략) 에 의해, N+ 층 (3Bb), P+ 층 (4Ba) 과, 게이트 TiN 층 (65b) 의 접속을 실시한다. 그리고, 전체적으로 SiO2 층 (48) 을 형성한 후, 게이트 TiN 층 (65a) 상에 형성한 컨택트홀 (70a) 과, 게이트 TiN 층 (65d) 상에 형성한 컨택트홀 (70b) 을 개재하여, 게이트 TiN 층 (65a, 65d) 과, 워드 배선 금속층 (WL) 이 접속된다. 그리고, 전체적으로 SiO2 층 (50) 을 형성한 후, P+ 층 (67b, 67e) 상에 형성한 컨택트홀 (71a, 71b) 을 개재하여, P+ 층 (67b, 67e) 과 전원 배선 금속층 (Vdd) 이 접속된다. 그리고, 전체적으로 SiO2 층 (52) 을 형성한 후, 컨택트홀 (73a) 을 개재하여, N+ 층 (67a) 과 그라운드 배선 금속층 (Vss1) 이 접속된다. 동시에, 컨택트홀 (73b) 을 개재하여, N+ 층 (67f) 과 그라운드 배선 금속층 (Vss2) 이 접속된다. 그리고, 전체적으로 SiO2 층 (54) 을 형성한 후, 컨택트홀 (74a) 을 개재하여, N+ 층 (67c) 과 비트 배선 금속층 (BL) 이 접속된다. 동시에, 컨택트홀 (74b) 을 개재하여, N+ 층 (67d) 과 반전 비트 배선 금속층 (RBL) 이 접속된다. 이로써, P 층 기판 (1) 상에 SRAM 셀이 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
1. 제 1 실시형태에서는, 도 1n 에 나타낸 바와 같이, 마스크 재료층 (7) 상에, 5 개의 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 을 형성하였다. 이에 대해, 본 실시형태에서는, 도 2a 에 나타내는 바와 같이, 3 개의 띠상 SiN 층 (8a, 16A, 16B) 을 형성하여, SRAM 셀을 형성할 수 있다. 이로써, 공정의 간략화가 도모된다.
2. 제 1 실시형태에서는, 도 1v 에 나타낸 바와 같이, SRAM 셀 영역 내에 형성된 Si 기둥 (6b, 6i) 을 제거하는 공정이 필요하였다. 이에 대해, 본 발명에서는, 이와 같은 Si 기둥 제거 공정을 필요로 하지 않는다. 이로써, 공정의 간략화가 도모된다.
(제 3 실시형태)
이하, 도 3a ∼ 도 3f 를 참조하면서, 본 발명의 제 3 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 3a 에 나타내는 바와 같이, 도 1c 에 나타낸 띠상 SiN 층 (8a), 마스크 재료층 (9a) 대신에, 최초로 띠상 마스크 재료층 (81) (제 1 띠상 재료층) 을 에칭 마스크로 하여 형성한 띠상 SiGe 층 (80) (제 2 띠상 재료층) 을 형성한다.
그리고, 도 1n ∼ 도 1t 로 나타낸 동일한 공정을 실시한다. 이로써, 도 3b 에 나타내는 바와 같이, 정부 상에 띠상 마스크 재료층 (81) 을 갖는 띠상 SiGe 층 (80) 의 양측에, 등폭의, 정부 상에 띠상 마스크 재료층 (83a, 83b) (제 3 띠상 재료층) 을 갖는 띠상 SiN 층 (82a, 82b) (제 4 띠상 재료층) 이 형성된다. 그리고, 띠상 SiN 층 (82a, 82b) 의 양측에, 등폭의, 정부에 띠상 마스크 재료층 (85a, 85b) 을 갖는 띠상 SiGe 층 (84a, 84b) 이 형성된다. 그리고, 띠상 SiGe 층 (84a, 84b) 의 양측에, 정부에 띠상 마스크 재료층 (87a, 87b) 을 갖는 띠상 SiN 층 (86a, 86b) 을 형성한다.
다음으로, 도 1n ∼ 도 1t 로 나타낸 동일한 공정을 실시한다. 이로써, 도 3c 에 나타내는 바와 같이, 마스크 재료층 (7) 상에, 평면에서 보았을 때, 정부 상에 정방형상 마스크 재료층 (91a, 91b, 91c, 91d, 91e, 91f, 91g, 91h) (제 1 마스크 재료층) 을 갖는 정방형상 SiN 층 (90a, 90b, 90c, 90d, 90e (도시 생략), 90f (도시 생략), 90g, 90h (도시 생략)) 이 형성된다.
다음으로, 도 1u, 도 1v 와 동일한 공정을 실시한다. 이로써, 도 3d 에 나타내는 바와 같이, N+ 층 (3c), P+ 층 (4c, 4d) 상에 정부 상에 마스크 재료층 (92a, 92b, 92c, 92d, 92e, 92f, 92g, 92h) 을 갖는, Si 기둥 (93a, 93b, 93c, 93d, 93e, 93f, 93g, 93h) (3 차원 형상 반도체층) 을 형성한다.
다음으로, 도 3e 에 나타내는 바와 같이, 마스크 재료층 (92b, 92g), Si 기둥 (93b, 93g) 을 제거한다.
다음으로, 도 1z ∼ 도 1yy 와 동일한 공정을 실시한다. 이로써, 도 3f 에 나타내는 바와 같이, Si 기둥 (93a, 93c, 93d) 의 아래에, N 층 (2ca), N+ 층 (3ca, 3cb), P+ 층 (4ca) 이 형성된다. 동일하게, Si 기둥 (93e, 93f, 93h) 의 아래에, N 층 (2cb), N+ 층 (3da (도시 생략), 3db (도시 생략)), P+ 층 (4cb) 이 형성된다. 그리고, Si 기둥 (93a ∼ 93h) 을 둘러싸서, 게이트 절연층인 HfO2 층 (95) 이 형성된다. 그리고, HfO2 층 (95) 을 둘러싸서 게이트 TiN 층 (96a, 96b, 96c, 96d) (도시 생략) 을 형성한다. 그리고, Si 기둥 (93a, 93d, 93e, 93h) 의 정부 상에, N+ 층 (98a, 98c, 98d (도시 생략), 98f (도시 생략)) 과, Si 기둥 (93a, 93d, 93e, 93h) 의 정부에 N+ 층 (97a, 97c, 97d (도시 생략), 97e (도시 생략)) 을 형성한다. 동일하게, Si 기둥 (93c, 93f) 의 정부 상에 P+ 층 (98b, 98e) 을, 그리고 정부에 P+ 층 (97b, 97e) 을 형성한다. 그리고, N+ 층 (3ca), P+ 층 (4ca) 경계 상과, 게이트 TiN 층 (96c) 상에 형성한 컨택트홀 (99a) 을 개재하여, 형성한 금속층 (도시 생략) 에 의해, N+ 층 (3ca), P+ 층 (4ca) 과, 게이트 TiN 층 (96c) 의 접속을 실시한다. 동시에, N+ 층 (3db), P+ 층 (4cb) 경계 상과, 게이트 TiN 층 (96b) 상에 형성한 컨택트홀 (99b) 을 개재하여, 형성한 금속층 (도시 생략) 에 의해, N+ 층 (3db), P+ 층 (4cb) 과, 게이트 TiN 층 (96b) 의 접속을 실시한다. 그리고, 게이트 TiN 층 (96a) 상에 형성한 컨택트홀 (101a) 과, 게이트 TiN 층 (96d) 상에 형성한 컨택트홀 (101b) 을 개재하여, 게이트 TiN 층 (96a, 96d) 과, 워드 배선 금속층 (WL) 이 접속된다. 그리고, P+ 층 (98b, 98e) 상에 형성한 컨택트홀 (102a, 102b) 을 개재하여, P+ 층 (98b, 98e) 과 전원 배선 금속층 (Vdd) 이 접속된다. 그리고, 컨택트홀 (103a) 을 개재하여, N+ 층 (98c) 과 그라운드 배선 금속층 (Vss1) 이 접속된다. 동시에, 컨택트홀 (103b) 을 개재하여, N+ 층 (98d) 과 그라운드 배선 금속층 (Vss2) 이 접속된다. 그리고, 컨택트홀 (104A) 을 개재하여, N+ 층 (98a) 과 반전 비트 배선 금속층 (RBL) 이 접속된다. 동시에, 컨택트홀 (104B) 을 개재하여, N+ 층 (98f) 과 비트 배선 금속층 (BL) 이 접속된다. 이로써, P 층 기판 (1) 상에 SRAM 셀이 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
3. 제 1 실시형태에서는, 도 1n 에 나타낸 바와 같이, 마스크 재료층 (7) 상에, 5 개의 띠상 SiN 층 (8a, 16a, 16b, 20a, 20b) 을 형성하였다. 이에 대해, 본 실시형태에서는, 도 3b 에 나타내는 바와 같이, 4 개의 띠상 SiN 층 (82a, 82b, 86a, 86b) 을 형성하여, SRAM 셀을 형성할 수 있다. 이로써, 공정의 간략화가 도모된다.
4. 본 실시형태에서는, 제 1 실시형태와 동일하게, Si 기둥 (93c, 93d) 과, Si 기둥 (93e, 93f) 의 외주에 연결된 게이트 TiN 층 (96b, 96c) 은, Si 기둥 (93c, 93d) 간과, Si 기둥 (93e, 93f) 간의 측면에서 접촉하고 있다. 한편, Si 기둥 (93a, 93h) 에서는, 게이트 TiN 층 (96a, 96d) 은 독립적으로 형성된다. 이와 같이, 게이트 TiN 층 (96b, 96c) 이, Si 기둥 (93c, 93d) 간과, Si 기둥 (93e, 93f) 간의 측면에서 접촉하고 있는 것은, Si 기둥 (93c, 93d) 간과, Si 기둥 (93e, 93f) 간의 거리를, 게이트 HfO2 층 (95) 과, 게이트 TiN 층 (96b, 96c) 을 더한 두께의 2 배까지 짧게 할 수 있는 것을 나타내고 있다. 이로써, SRAM 셀의 고집적화가 도모된다.
(제 4 실시형태)
이하, 도 4a, 도 4b 를 참조하면서, 본 발명의 제 4 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a ∼ 도 1r 까지의 공정을 실시한다. 그리고, 도 4a 에 나타내는 바와 같이, 리소그래피법과 RIE 에칭에 의해, 평면에서 보았을 때, 도 1r 에 있어서의 SiN 층 (16a) 상의 영역의 띠상 마스크 재료층 (27a, 28a) 을 제거하여, 정부 상에 띠상 마스크 재료층 (27A, 27B) 을 갖는 띠상 마스크 재료층 (28A, 28B) 을 형성한다. 동시에, 평면에서 보았을 때, SiN 층 (16b) 상의 띠상 마스크 재료층 (27b, 28b) 을 제거하여, 정부에 띠상 마스크 재료층 (27C, 27D) 을 갖는 띠상 마스크 재료층 (28C, 28D) (도시 생략) 을 형성한다.
다음으로, 도 1s, 도 1t 에 나타낸 공정을 실시함으로써, 도 4b 에 나타내는 바와 같이, 마스크 재료층 (7) 상에, 평면에서 보았을 때 정방형상의 마스크 재료층 (21aa, 21ab, 21ba, 21bb, 17ab, 17ba, 9aa, 9ab) 과, 정방형상의 마스크 재료층 (20aa, 20ab, 20ba (도시 생략), 20bb, 16ab, 16ba (도시 생략), 8aa, 8ab) 이 형성된다. 이 경우, 도 1s 에 있어서의 SiN 층 (16aa, 16bb), 마스크 재료층 (17aa, 17bb) 이 없다. 그리고, 도 1x ∼ 도 1yy 까지의 공정을 실시함으로써, 제 1 실시형태와 동일한 구조를 갖는 SRAM 셀이 P 층 기판 (1) 상에 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
제 1 실시형태에서는, Si 기둥 (6b, 6i), 마스크 재료층 (7b, 7i) 을 형성한 후에, 이 Si 기둥 (6b, 6i), 마스크 재료층 (7b, 7i) 을 제거하였다. 이 경우, 수직 방향으로 높이가 있는 Si 기둥 (6b, 6i) 을, 에칭 종점이, 다른 Si 기둥 (6a, 6c, 6d, 6e, 6f, 6g, 6h, 6j) 의 저부와 동일해지도록, 잘 제어하여 에칭하여 제거해야 한다. 이에 대해, 본 실시형태에서는, 제 1 실시형태에 있어서의 도 1r 에 나타낸 최상면에 있는 마스크 재료층 (27a, 27b, 28a, 28b) 을 에칭하면 된다. 이 경우, 에칭 종점은, 에칭 스토퍼인 마스크 재료층 (7) 이 되어, 제 1 실시형태와 같은 에칭 종점에 관한 제어성의 문제가 없다.
(제 5 실시형태)
이하, 도 5a ∼ 도 5f 를 참조하면서, 본 발명의 제 5 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 5a 에 나타내는 바와 같이, 정부 상에 띠상 마스크 재료층 (100a), 띠상 마스크 재료층 (100b) (제 6 띠상 재료층, 제 11 띠상 재료층, 제 15 띠상 재료층) 이 있는 띠상 SiN 층 (101a), 띠상 SiN 층 (101b) (제 7 띠상 재료층, 제 12 띠상 재료층, 제 16 띠상 재료층) 을 Y 방향으로 신연하여, 마스크 재료층 (7) 상에 형성한다. 띠상 SiN 층 (101a) 은, 평면에서 보았을 때, N+ 층 (3A) 상에 형성된다. 그리고, 띠상 SiN 층 (101b) 은, 평면에서 보았을 때, N+ 층 (3B) 상에 형성된다. 이 N+ 층 (3A, 3B) 은, 평면에서 보았을 때, 띠상 P+ 층 (4A) 의 양측에, 띠상으로 형성된다.
다음으로, 도 1d ∼ 도 1i 의 공정을 실시한다. 이로써, 도 5b 에 나타내는 바와 같이, 띠상 마스크 재료층 (100a) 과, 띠상 SiN 층 (101a) 의 양측에 띠상 마스크 재료층 (102aa, 102ab) 과, 띠상 SiGe 층 (103aa, 103ab) 이 형성된다. 동일하게, 띠상 마스크 재료층 (100b) 과, 띠상 SiN 층 (101b) 의 양측에 띠상 마스크 재료층 (102ba, 102bb) (제 8 띠상 재료층, 제 13 띠상 재료층, 제 17 띠상 재료층) 과, 띠상 SiGe 층 (103ba, 103bb) (제 9 띠상 재료층, 제 14 띠상 재료층, 제 18 띠상 재료층) 이 형성된다.
다음으로, SiN 층 (도시 생략) 을 전체적으로 피복한다. 그리고, 도 5c 에 나타내는 바와 같이, CMP 법에 의해, SiN 층의 상표면 위치가 마스크 재료층 (100a, 100b) 과 동일해지도록 연마하여 띠상 SiN 층 (104a, 104b, 104c) 을 형성한다.
다음으로, 도 5d 에 나타내는 바와 같이, 평면에서 보았을 때, SiN 층 (104a) 의 외측에 개구단이 있는 레지스트층 (105) 을 형성한다. 그리고 레지스트층 (105) 과, 띠상 마스크 재료층 (102ab, 102ba) 을 마스크로 하여, SiN 층 (104a) 의 상표면 위치가, 띠상 마스크 재료층 (102ab, 102ba) 의 저부 위치가 되도록 에칭하여, 오목부 (106) 를 형성한다.
다음으로, 레지스트층 (105) 을 제거한다. 그리고, CVD 법과 CMP 법을 사용하여, 오목부 (106) 를 메우고, 그 상표면 위치가, 띠상 마스크 재료층 (102ab, 102ba) 의 상표면 위치와 동일한, 띠상 마스크 재료층 (108) (제 20 띠상 재료층) 을 형성한다. 그리고, 도 5e 에 나타내는 바와 같이, 마스크 재료층 (100a, 100b, 102aa, 102ab, 102ba, 102bb) 을 마스크로 하여, SiN 층 (104) 을 에칭하고, 제거한다.
다음으로, 도 5f 에 나타내는 바와 같이, 띠상 마스크 재료층 (102aa, 102ab, 102ba, 102bb) 을 제거한다. 그리고, SiGe 층 (103aa, 103ab, 103ba, 103bb) 을 제거한다. 이로써, 마스크 재료층 (7) 상에, 정부 상에 마스크 재료층 (100a, 100b, 108) 을 갖는 띠상 SiN 층 (101a, 101b, 104a) 이 형성된다. 그리고, 도 2b ∼ 도 2d 까지의 공정을 실시함으로써, 제 2 실시형태와 동일한, 1 개의 셀 영역에 6 개의 Si 기둥 (61a ∼ 61f) 으로 이루어지는 SRAM 셀 회로가 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
제 2 실시형태에서는, 최초로 띠상 SiN 층 (8a) 을 형성한 후에, 이 띠상 SiN 층 (8a) 의 외측에 2 개의 띠상 SiN 층 (16A, 16B) 을 형성하였다. 이 경우, 띠상 SiN 층 (16A, 16B) 의, 띠상 SiN 층 (8a) 에 대한, X 방향에 있어서의 위치 정밀도는, 띠상 SiGe 층 (12Aa, 12Ab) 과, 띠상 SiN 층 (16A, 16B) 을 형성하기 위한, 2 회의 ALD 막 퇴적과, RIE 에칭 정밀도가 영향을 미친다. 이에 대해, 본 실시형태에서는, 최초로 양측의 띠상 SiN 층 (101a, 101b) 을 형성하고, 다음으로 띠상 SiGe 층 (103aa, 103ab, 103ba, 103bb) 을 형성한 후에, 중앙의 띠상 SiN 층 (104a) 을 형성하였다. 이 경우, 띠상 SiN 층 (101a, 101b) 의 띠상 SiN 층 (104a) 에 대한, X 방향에 있어서의 위치 정밀도는, 띠상 SiGe 층 (103aa, 103ab, 103ba, 103bb) 을 형성하기 위한, 1 회의 ALD 막 퇴적과, RIE 에칭 정밀도만이 영향을 미친다. 이로써, SRAM 셀의 고정밀도화를 측정할 수 있다.
본 실시형태의 설명에서는, 띠상 마스크 재료층 (102aa, 102ab, 102ba, 102bb), 띠상 SiGe 층 (103aa, 103ab, 103ba, 103bb) 을 제거하여, 띠상 마스크 재료층 (100a, 100b, 108), SiN 층 (101a, 101b, 104a) 을 잔존시켰다. 이에 대해, 띠상 마스크 재료층 (102aa, 102ab, 102ba, 102bb), 띠상 SiGe 층 (103aa, 103ab, 103ba, 103bb) 을 잔존하고, 띠상 마스크 재료층 (100a, 100b, 108), SiN 층 (101a, 101b, 104a) 을 제거시켜도 된다. 이 경우, 띠상 마스크 재료층 (102aa, 102ab, 102ba, 102bb), 띠상 SiGe 층 (103aa, 103ab, 103ba, 103bb) 이 Si 기둥을 형성하는 경우의 마스크 재료층이 된다. 이에 의해서도, SRAM 셀의 고정밀도화를 측정할 수 있다.
본 실시형태는, 도 5b ∼ 도 5e 에 나타낸 바와 같이, 띠상 SiGe 층 (103ab, 103ba) 간에 띠상 SiN 층 (104a), 띠상 마스크 재료층 (108) 을 형성하는 예를 가지고 설명하였다. 이에 대해, 띠상 SiGe 층 (103aa, 103ab, 103ba, 103bb) 을 형성한 후에, 도 1j ∼ 도 1l 로 나타낸 공정과 동일하게 띠상 마스크 재료층 (도시 생략) 과, 띠상 SiN 층 (도시 생략) 을 형성하면, 평면에서 보았을 때, 도 1n 과 동일한 Y 방향으로 신연한 5 개의 띠상 마스크 재료층 (도시 생략) 과, 띠상 SiN 층 (도시 생략) 을 형성할 수 있다. 이로써, 제 1 실시형태와 동일한 8 개의 SGT 로 이루어지는 SRAM 셀을 형성할 수 있다. 본 방법은 제 1 실시형태보다, 띠상 마스크 재료층과, 띠상 SiN 층의 형성 공정을, 각각 1 회 줄일 수 있다. 이로써 공정의 간이화가 도모된다.
(제 6 실시형태)
이하, 도 6 을 참조하면서, 본 발명의 제 6 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a ∼ 도 1e 까지의 공정을 실시한다. 본 공정에서는, SiGe 층 (12a, 12b) 대신에, Si 층 (110a, 110b) 을 형성한다. 그리고, SiO2 층 (13) 대신에, 아모르퍼스 SiOC 층 (111) 을 형성한다. 그리고, 산소를 포함한 분위기로 열처리를 실시하여, Si 층 (110a, 110b) 의 정부를 산화하여, 마스크 재료층인 띠상 SiO2 층 (112a, 112b) 을 형성한다. 이와 같이, 산화 처리에 의해 띠상 마스크 재료층을 형성할 수 있다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
제 1 실시형태에서는, 오목부 (14a, 14b) 를 형성한 후에, 전체적으로 퇴적된 SiN 층을 CMP 법에 의해 연마하는 공정이 필요하였다. 이에 대해, 본 실시형태에서는, 산화 처리만으로, 마스크 재료층인 띠상 SiO2 층 (112a, 112b) 을 형성할 수 있다. 이로써, 공정의 간략화가 도모된다.
(제 7 실시형태)
이하, 도 7 을 참조하면서, 본 발명의 제 7 실시형태에 관련된 SGT 를 갖는 주상 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a ∼ 도 1e 까지의 공정을 실시한다. 그리고, 질소 이온 주입에 의해, SiGe 층 (12a) 의 정부에 띠상 질화 SiGe 층 (114a, 114b) 을 형성한다. 이 띠상 질화 SiGe 층 (114a, 114b) 을 마스크 재료층으로서 사용한다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
제 1 실시형태에서는, 오목부 (14a, 14b) 를 형성한 후에, 전체적으로 퇴적된 SiN 층을 CMP 법에 의해 연마하는 공정이 필요하였다. 이에 대해, 본 실시형태에서는, 질소 이온의 이온 주입만으로, 마스크 재료층인 띠상 질화 SiGe 층 (114a, 114b) 을 형성할 수 있다. 이로써, 공정의 간략화가 도모된다.
(제 8 실시형태)
이하, 도 8a ∼ 도 8e 를 참조하면서, 본 발명의 제 8 실시형태에 관련된 3 차원 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 8a 에 나타내는 바와 같이, 예를 들어 SiO2 기판 (1a) 상에, ALD 법에 의해 SiGe 층 (120a) (제 4 재료층) 을 형성한다. 그리고, 에피텍셜 결정 성장법에 의해, 아래에서부터 차례로 Si 층 (121a) (제 1 반도체층), SiGe 층 (120b) (제 4 재료층), Si 층 (121b) (제 1 반도체층), SiGe 층 (120c) 을 형성한다. SiGe 층 (120a (제 8 재료층), 120b (제 8 재료층), 120c), Si 층 (121a, 121b, 120c) 의 Y 방향의 양단에는 유지 재료층 (도시 생략) 이 형성되어 있다. 그리고, SiGe 층 (120c) 상에, 마스크 재료층 (122) 을 형성한다. 그리고, 도 1a ∼ 도 1l 과 동일한 공정을 실시하여, 마스크 재료층 (122) 상에, 정부에 띠상 마스크 재료층 (125) 을 갖는 띠상 SiN 층 (124) 과, 띠상 마스크 재료층 (125), 띠상 SiN 층 (124) 의 양측에 형성된, 정부에 띠상 마스크 재료층 (127a, 127b) 을 갖는 띠상 SiGe 층 (126a, 126b) 과, 띠상 SiGe 층 (126a, 126b), 띠상 마스크 재료층 (127a, 127b) 의 양측에, 정부에 마스크 재료층 (129a, 129b) 을 갖는 띠상 SiN 층 (128a, 128b) 을 형성한다.
다음으로, 도 8b 에 나타내는 바와 같이, 전체적으로 SiO2 층 (도시 생략) 을 피복하고, CMP 법에 의해 상표면 위치가 띠상 마스크 재료층 (125) 의 상표면 위치가 되도록 연마하여, SiO2 층 (130) 을 형성한다. 그리고, 평면에서 보았을 때의 Y 방향에 있어서의 양단이, 유지 재료층의 단부와 일치한 마스크 재료층 (131) 을 형성한다.
다음으로, 마스크 재료층 (131) 을 마스크로 하여, SiO2 층 (130), 띠상 마스크 재료층 (125, 127a, 127b, 129a, 129b), SiN 층 (124, 128a, 128b), 띠상 SiGe 층 (126a, 126b) 을 에칭한다. 그리고, 마스크 재료층 (131) 을 제거한다. 그리고, 잔존하고 있는 SiO2 층 (130), 마스크 재료층 (127a, 127b), SiGe 층 (126a, 126b) 을 제거한다. 그리고, 도 8c 에 나타내는 바와 같이 마스크 재료층 (125, 129a, 129b), SiN 층 (124, 128a, 128b) 을 마스크로 하여, 마스크 재료층 (122), SiGe 층 (120a, 120b, 120c), Si 층 (121a, 121b) 을 에칭하여, SiN 층 (128a) 의 아래에, SiGe 층 (120aa, 120ba, 120ca), Si 층 (121aa, 121ba), 마스크 재료층 (122a) 을 형성한다. 동시에, SiN 층 (124) 의 아래에, SiGe 층 (120ab, 120bb, 120cb), Si 층 (121ab, 121bb), 마스크 재료층 (122b) 이 형성된다. 동시에, SiN 층 (128b) 의 아래에, SiGe 층 (120ac, 120bc, 120cc), Si 층 (121ac, 121bc), 마스크 재료층 (122c) 이 형성된다.
다음으로, 도 8d 에 나타내는 바와 같이, 마스크 재료층 (125, 129a, 129b), SiN 층 (124, 128a, 128b), SiGe 층 (120aa, 120ab, 120ac, 120ba, 120bb, 129bc, 120ca, 120cb, 120cc) 을 에칭한다. 이로써, Y 방향의 양단에 있는 유지 재료층으로 지지된 띠상 Si 층 (121aa, 121ab, 121ac, 121ba, 121bb, 121bc) 이 형성된다.
다음으로 도 8e 에 나타내는 바와 같이, 띠상 Si 층 (121aa, 121ab, 121ac, 121ba, 121bb, 121bc) 을 둘러싸서 게이트 HfO2 층 (130aa, 130ab, 130ac, 130ba, 130bb, 130bc) 을 형성한다. 그리고, 게이트 HfO2 층 (130aa, 130ab, 130ac, 130ba, 130bb, 130bc) 을 둘러싸서 게이트 TiN 층 (132) 을 형성한다. 그리고, 띠상 Si 층 (121aa, 121ab, 121ac, 121ba, 121bb, 121bc) 의 양단의 유지 재료층을 제거한다. 그리고, 띠상 Si 층 (121aa, 121ab, 121ac, 121ba, 121bb, 121bc) 의 양단에, 소스 또는 드레인이 되는 N+ 층 (도시 생략), 또는 P+ 층 (도시 생략) 을 형성한다. 이로써, 띠상 Si 층 (121aa, 121ab, 121ac, 121ba, 121bb, 121bc) 을 채널로 한 GAA (Gate All Around) 트랜지스터 (비특허 참고 문헌 3 을 참조) 를 사용한 회로가 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
본 실시형태에 의하면, 띠상 Si 층 (121ab, 121bb) 과, 띠상 Si 층 (121aa, 121ba), 띠상 Si 층 (121ac, 121bc) 의 평면에서 보았을 때의 간격을 좁게 할 수 있다. 예를 들어, 띠상 Si 층 (121aa, 121ba) 을 N 채널 GAA 트랜지스터의 채널로 하고, 띠상 Si 층 (121ab, 121bb), 띠상 Si 층 (121ac, 121bc) 을 P 채널 GAA 트랜지스터의 채널로 하면, 고밀도의 인버터 회로를 형성할 수 있다.
동일하게 하단의 띠상 Si 층 (121aa, 121ab, 121ac) 을 N 채널 GAA 트랜지스터의 채널로 하고, 상단의 띠상 Si 층 (121ba, 121bb, 121bc) 을 P 채널 GAA 트랜지스터의 채널로 해도, 고밀도의 인버터 회로를 형성할 수 있다. 또, 본 실시형태와 같이, GAA 트랜지스터를, 상방으로 2 단, 수평 방향으로 3 열로 형성한 회로 외에, 상방으로 1 단, 및 3 단 이상, 그리고 수평 방향으로 2 열, 및 4 열 형성한 회로에 있어서도, 회로의 고밀도화가 도모된다.
(제 9 실시형태)
이하, 도 9a ∼ 도 9c 를 참조하면서, 본 발명의 제 9 실시형태에 관련된 3 차원 반도체 장치의 제조 방법에 대해 설명한다. (a) 는 평면도, (b) 는 (a) 의 X-X' 선을 따른 단면 구조도, (c) 는 (a) 의 Y-Y' 선을 따른 단면 구조도이다.
도 1a 에서 나타낸 공정을 실시한 후, 마스크 재료층 (7) 상에, 전체적으로 SiGe 층 (도시 생략) 과 마스크 재료층 (도시 생략) 을 형성한다. 그리고, 리소그래피법과 RIE 에칭법에 의해, 도 9a 에 나타내는 바와 같이, 평면에서 보았을 때, Y 방향으로 신연한 2 개의 띠상 마스크 재료층 (133a, 133b) 을 형성한다. 그리고, 띠상 마스크 재료층 (133a, 133b) 을 마스크로 하여, SiGe 층을 RIE 에칭하여, Y 방향으로 신연한 띠상 SiGe 층 (134a, 134b) 을 형성한다.
다음으로, 전체적으로 SiN 층 (도시 생략) 을 ALD 법에 의해 형성한다. 그리고, 도 1d ∼ 도 1i 까지의 공정을 실시하여, 도 9b 에 나타내는 바와 같이, 띠상 마스크 재료층 (133a, 133b) 의 양측에 형성된 띠상 마스크 재료층 (135aa, 135ab, 135ba, 135bb) 과, 이 띠상 마스크 재료층 (135aa, 135ab, 135ba, 135bb) 의 아래에 있고, 또한 SiGe 층 (134a, 134b) 의 양측 측면에 접한 띠상 SiN 층 (136aa, 136ab, 136ba, 136bb) 을 형성한다. 띠상 마스크 재료층 (135ab) 과 띠상 마스크 재료층 (135ba) 은 떨어져서 형성한다. 동일하게, 띠상 SiN 층 (136ab) 과 띠상 SiN 층 (136ba) 은 떨어져서 형성한다.
다음으로, 도 9c 에 나타내는 바와 같이, 띠상 마스크 재료층 (133a, 133b) 과, 띠상 SiGe 층 (134a, 134b) 을 제거한다. 이로써, 마스크 재료층 (7) 상에, 평면에서 보았을 때 Y 방향으로 신연한 띠상 마스크 재료층 (135aa, 135ab, 135ba, 135bb) 과, 띠상 SiN 층 (136aa, 136ab, 136ba, 136bb) 이 형성된다. 그리고, 도 3c ∼ 도 3f 의 공정을 실시함으로써, 도 3f 와 동일한 SRAM 셀이 형성된다.
본 실시형태의 제조 방법에 의하면, 다음과 같은 특징이 얻어진다.
제 3 실시형태에서는, 띠상 SiGe 층 (80) 의 양측에, 3 회의 반복 띠상 재료층 형성 공정을 실시하여, 띠상 SiN 층 (82a, 82b, 86a, 86b), 띠상 SiGe 층 (84a, 84b) 을 형성하였다. 이에 대해, 본 실시형태에서는, 동시에 형성한 띠상 SiGe 층 (134a, 134b) 의 양측에, 1 회의 띠상 재료층 형성 공정만으로, 띠상 SiN 층 (136aa, 136ab, 136ba, 136bb) 을 형성하였다. 이로써 공정의 간이화가 도모된다.
평면에서 보았을 때, 2 개의 띠상 SiN 층 (136a, 136b) 간의 거리를, 도 9a 보다 떨어뜨리고, 띠상 SiN 층 (136aa, 136ab) 과, 띠상 SiN 층 (136ba, 136bb) 의 각각의 양측에, 도 1i ∼ 도 1l 과 동일한 방법에 의해 띠상 SiGe 층과, 이 띠상 SiGe 층 상에 띠상 마스크 재료층을 형성한다 (도 1i ∼ 도 1l 과는 재료는 상이하다). 그리고, 띠상 SiGe 층간에, 도 5b ∼ 도 5e 로 나타낸 동일한 방법을 사용하여, 띠상 SiN 층과, 이 띠상 SiN 층 상에 띠상 마스크 재료층을 형성한다. 이로써, 제 1 실시형태와 동일하게, 평면에서 보았을 때, Y 방향으로 신연한 5 개의 띠상 SiN 층과, 이 띠상 SiN 층 상에 띠상 마스크 재료층을 형성할 수 있다. 이로써, 제 1 실시형태와 동일한 SRAM 셀이 형성된다. 제 1 실시형태에서는, 띠상 SiN 층 (8a) 의 양측에, 4 회의 반복 띠상 재료층 형성 공정을 실시하는 데에 대해, 본 방법에서는, 2 회의 반복 공정에 의해 SRAM 셀이 형성된다. 이로써 공정의 간이화가 도모된다.
또한, 본 발명에 관련된 제 1 실시형태 내지 제 7 실시형태에서는, 1 개의 반도체 기둥에 1 개의 SGT 를 형성했지만, 2 개 이상을 형성하는 회로 형성에 있어서도, 본 발명을 적용할 수 있다.
또, 제 1 실시형태에 있어서, 마스크 재료층 (7) 은 SiO2 층, 산화알루미늄 (Al2O3, 이후 AlO 라고 칭한다) 층, SiO2 층으로 형성하였다. 그리고, 질화실리콘 (SiN) 층 (8) 을 퇴적하였다. 그리고, SiO2 층으로 이루어지는 마스크 재료층 (9) 을 퇴적하였다. 그리고, SiN 층으로 이루어지는 마스크 재료층 (10) 을 퇴적하였다. 이들 마스크 재료층 (7, 9, 10), SiN 층 (8) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 다른 재료층을 사용해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 도 1d 에 나타낸 바와 같이, 전체적으로, ALD 법에 의해 SiGe 층 (12) 을 띠상 마스크 재료층 (7, 8a, 9a) 을 덮어 형성하였다. 이 SiGe 층 (12) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 다른 재료층을 사용해도 된다. 이러한 점은, 띠상 SiGe 층 (18a, 18b) 에 있어서도 동일하다. 또, 띠상 SiGe 층 (12aa, 12ab) 과, 띠상 SiGe 층 (18a, 18b) 의 재료 모체는 동일하지 않아도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서의, 띠상 마스크 재료층 (15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 과, 띠상 마스크 재료층 (16a, 16b, 20a, 20b) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 다른 재료층을 사용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 띠상 마스크 재료층 (9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 의 각각의 상표면과, 저부의 위치가, 동일하도록 형성했지만, 본 발명의 목적에 맞는다면, 각각의 상표면과, 저부의 위치가 수직 방향으로 상이해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 띠상 마스크 재료층 (9a, 15a, 15b, 17a, 17b, 19a, 19b, 21a, 21b) 의 두께, 및 형상은, CMP 에 의한 연마, 및 RIE 에칭, 세정에 따라 변화한다. 이 변화는, 본 발명의 목적에 맞는 정도 내이면 문제 없다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에 있어서, 도 1q ∼ 도 1s 에 나타내는 SiO2 층 (22), SiN 층 (24), 띠상 SiGe 층 (25), SiN 층에 의한 띠상 마스크 재료층 (26), 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 유기 재료 또는 무기 재료를 포함하는 재료층을 사용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, Si 기둥 (7b, 6i) 을 제거하였다. 이와 같이, 회로 설계에 맞추어, 형성한 Si 기둥 (6a ∼ 6j) 중 어느 것을, 리소그래피법과, 에칭에 의해 제거해도 된다. SRAM 셀 회로 이외의 회로에 있어서도, 한 번 형성한 Si 기둥을, 회로 설계에 맞추어 제거할 수 있다. 또, 제 4 실시형태와 같이, 띠상 마스크 재료층 (27a, 27b, 28a, 28b) 의, 평면에서 보았을 때의, 임의의 영역을 에칭하여, Si 기둥 (6a ∼ 6j) 중 어느 것을 형성하지 않을 수 있다. 본 실시형태가 제공하는 방법은, SRAM 셀 회로 이외의 회로 형성에 적용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1z 에 나타낸 바와 같이, 게이트 금속층으로서, TiN 층 (40a, 40b, 40c, 40d) 을 사용하였다. 이 TiN 층 (40a, 40b, 40c, 40d) 은, 본 발명의 목적에 맞는 재료이면, 단층 또는 복수층으로 이루어지는 재료층을 사용할 수 있다. TiN 층 (40a, 40b, 40c, 40d) 은, 적어도 원하는 일함수를 갖고, 단층 또는 복수층의 금속층으로 형성할 수 있다. 이 외측에, 예를 들어 W 층을 형성해도 된다. 이 경우, W 층은 게이트 금속층을 연결하는 금속 배선층의 역할을 실시한다. W 층 이외에 단층, 또는 복수층의 금속층을 사용해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 본 발명의 실시형태의 설명에서는, SRAM 셀을 형성하는 예를 사용하였다. 예를 들어, 마이크로 프로세서 회로에서는, SRAM 회로와 로직 회로가, 동일한 칩 상에 형성되어 있다. 이 로직 회로 형성에 있어서, 도 1w, 도 4a 에서 설명한 방법에 의해, 불필요한 Si 기둥을 형성하지 않는 방법을 사용할 수 있다. 또, SRAM 회로와 로직 회로를 다른 실시형태의 방법에 의해 형성해도 된다. 이러한 점은, 다른 회로 형성에 있어서도 동일하다.
또, 제 6 실시형태에서는, 제 1 실시형태에 있어서의 SiO2 층 (13) 대신에, 아모르퍼스 SiOC 층 (111) 을 형성하였다. 그리고, 산소를 포함한 분위기에서 열처리를 실시하여, Si 층 (110a, 110b) 의 정부를 산화하여, 마스크 재료층인 띠상 SiO2 층 (112a, 112b) 을 형성하였다. 이 아모르퍼스 SiOC 층 (111), Si 층 (110a, 110b) 은, 본 발명의 목적에 따른 것이면, 다른 재료층이어도 된다.
또, 제 7 실시형태에서는, 질소 이온 주입에 의해, SiGe 층 (12a) 의 정부에 띠상 질화 SiGe 층 (114a, 114b) 을 형성하였다. 이 질소 이온 주입, SiGe 층 (12a) 은, 마스크 재료층을 형성하는 것이면, 다른 원자의 이온 주입, 또는 SiGe 층에 대신하는 재료층이어도 된다.
또, 제 1 실시형태에 있어서, 평면에서 보았을 때, 원형상의 마스크 재료층 (7a ∼ 7j) 을 형성하였다. 마스크 재료층 (7a ∼ 7j) 의 형상은 타원상이어도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
제 1 실시형태에서는, 게이트 절연층으로서, HfO2 층 (35) 을 사용하고, 게이트 재료층으로서 TiN 층 (40a, 40b, 40c, 40d) 을 사용하지만, 각각을 단층 또는 복수층으로 이루어지는 다른 재료층을 사용해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1xx 에 나타낸 바와 같이, 선택 에피텍셜 결정 성장법을 사용하여, N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 을 형성하였다. 그리고, 열확산에 의해 Si 기둥 (6a ∼ 6j) 의 정부에 N+ 층 (44a, 44c, 44d, 44e, 44f, 44h), P+ 층 (44b, 44g) 을 형성하였다. 선택 에피텍셜 결정 성장법에 의해 형성한, N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 은 단결정층이므로, 열확산에 의한 Si 기둥 (6a ∼ 6j) 의 정부에 형성된 N+ 층 (44a, 44c, 44d, 44e, 44f, 44h), P+ 층 (44b, 44g) 이 없어도, SGT 의 소스, 또는 드레인이 된다. 동일하게, 소스, 또는 드레인인 Si 기둥 (6a ∼ 6j) 의 저부에 있는 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 대신에, Si 기둥 (6a ∼ 6j) 의 외주를 둘러싸서 에피텍셜 결정 성장법에 의해 형성한 N+ 층, 또는 P+ 층을 소스 또는 드레인으로 해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, 도 1xx 에 나타낸, N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 의 형성을 선택 에피텍셜 결정 성장법에 의해 실시하였다. 이들 N+ 층 (43a, 43c, 43d, 43e, 43f, 43h), P+ 층 (43b, 43g) 의 형성을, 통상적인 에피텍셜 결정 성장법을 실시하고, 그 후에 리소그래피법과 에칭에 의해 형성해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, P 층 기판 (1) 상에 SGT 를 형성했지만, P 층 기판 (1) 대신에 SOI (Silicon On Insulator) 기판을 사용해도 된다. 또는, 기판으로서의 역할을 실시하는 것이면 다른 재료 기판을 사용해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 제 1 실시형태에서는, Si 기둥 (6a 내지 6j) 의 상하에, 동일한 극성의 도전성을 갖는 N+ 층 (44a, 44c, 44d, 44f, 44h), P+ 층 (44b, 44g) 과 N+ 층 (3a, 3b, 3c, 3d), P+ 층 (4a, 5a) 을 사용하여, 소스, 드레인을 구성하는 SGT 에 대해 설명했지만, 극성이 상이한 소스, 드레인을 갖는 터널형 SGT 에 대해서도, 본 발명을 적용할 수 있다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 상기 각 실시형태에서는, 채널, 소스, 드레인 등의 반도체 영역으로서 Si (실리콘) 를 사용한 예에 대해 설명하였다. 그러나 이것에 한정되지 않고, 본 발명의 기술 사상은, SiGe 와 같이 Si 를 포함한 반도체 재료, 또는 Si 이외의 반도체 재료를 사용한, 3 차원 반도체 장치에도 적용 가능하다.
또, 제 1 실시형태에서는, Si 기둥 (6a ∼ 6j) 은 단체의 Si 층으로 형성했지만, 수직 방향에 있어서 상이한 반도체 모체로 이루어지는 반도체층을 적층하여 SGT 의 채널을 형성해도 된다. 이러한 점은, 본 발명에 관련된 그 밖의 실시형태에 있어서도 동일하다.
또, 세로형 NAND 형 플래시 메모리 회로에서는, 반도체 기둥을 채널로 하고, 이 반도체 기둥을 둘러싼 터널 산화층, 전하 축적층, 층간 절연층, 제어 도체층으로 구성되는 메모리 셀이 복수단, 수직 방향으로 형성된다. 이들 메모리 셀의 양단의 반도체 기둥에는, 소스에 대응하는 소스선 불순물층과, 드레인에 대응하는 비트선 불순물층이 있다. 또, 1 개의 메모리 셀에 대해, 그 양측의 메모리 셀의 일방이 소스라면, 타방이 드레인의 역할을 실시한다. 이와 같이, 세로형 NAND 형 플래시 메모리 회로는 SGT 회로의 하나이다. 따라서, 본 발명은 NAND 형 플래시 메모리 회로에 대해서도 적용할 수 있다.
본 발명은, 본 발명의 광의의 정신과 범위를 일탈하는 일 없이, 여러 가지 실시형태 및 변형이 가능하게 되는 것이다. 또, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것이고, 본 발명의 범위를 한정하는 것은 아니다. 상기 실시예 및 변형예는 임의로 조합할 수 있다. 또한, 필요에 따라 상기 실시형태의 구성 요건의 일부를 제외해도 본 발명의 기술 사상의 범위 내가 된다.
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1 P 층 기판
1a SiO2 기판
2, 2a, 2b N 층
3, 3a, 3b, 3c, 3d, 43a, 43c, 43d, 43e, 43f, 43g, 43h, 44a, 44c, 44d, 44e, 44f, 44g, 44h, 66a, 66c, 66d, 66f, 97a, 97c, 97d, 97e, 97h, 98a, 98c, 98d, 98f N+ 층
3A, 3B 띠상 N+ 층
4A 띠상 P+ 층
4, 4a, 4c, 4d, 5, 5a, 43b, 43g, 44b, 44g, 66b, 66e, 97b, 97e, 98b, 98e P+ 층
6 i 층
7, 8, 9, 10, 26, 7a, 7b, 7c, 7d, 7e, 7f, 7g, 7h, 7i, 7j, 30a, 30b, 30c, 30d, 31a, 31b, 31c, 31d, 38a, 38b, 38c, 38d, 60a, 60b, 60c, 60d, 60e, 60f, 92a, 92b, 92c, 92d, 92e, 92f, 92g, 92h, 122, 131 마스크 재료층
8a, 9a, 10a, 15a, 15b, 16a, 16b, 17a, 17b, 19a, 19b, 20a, 20b, 21a, 21b, 26, 27a, 27b, 27A, 27B, 27C, 27D, 28a, 28b, 33a, 33b, 15A, 15B, 17A, 17B, 81, 83a, 83b, 85a, 85b, 87a, 87b, 100a, 100b, 102aa, 102ab, 102ba, 102bb, 108, 125, 127a, 127b, 129a, 129b, 133a, 133b, 135aa, 135ab, 135ba, 135bb 띠상 마스크 재료층
9Aa, 9Ab, 17Aa, 17Ab, 17Ba, 17Bb, 91a, 91b, 91c, 91d, 91e, 91f, 91g, 91h 정방형상 마스크 재료층
8, 16, 16A, 16B, 24, 42 SiN 층
16A, 16B, 24a, 24b, 82a, 82b, 86a, 86b, 101a, 101b, 104a, 104b, 104c, 124, 128a, 128b, 136aa, 136ab, 136ba, 136bb 띠상 SiN 층
8Aa, 8Ab, 16AA, 16AB, 16BA, 16BB, 90a, 90b, 90c, 90d, 90e, 90f, 90g, 90h 정방형상 SiN 층
12, 12a, 12b, 18a, 18b, 120a, 120b, 120c SiGe 층
12aa, 12ab, 18a, 18b, 25, 12Aa, 12Ab, 80, 103aa, 103ab, 103ba, 103bb 띠상 SiGe 층
13, 13a, 13b, 13ba, 22, 22a, 22b, 32a, 32b, 34, 46, 48, 50, 52, 54, 130 SiO2 층
R1, R2 라운드
14a, 14b, 14A, 14B, 106 오목부
8aa, 8ab, 9aa, 9ab, 16aa, 16ba, 16bb, 17aa, 17ba, 17bb, 20aa, 20ba, 20bb, 21aa, 21ba, 21bb 정방형상 마스크 재료층
6a, 6b, 6c, 6d, 6e, 6f, 6h, 6i, 6j, 61a, 61b, 61c, 61d, 61e, 61f, 93a, 93b, 93c, 93d, 93e, 93f, 93g, 93h Si 기둥
35, 63 HfO2 층
40a, 40b, 40c, 40d, 65a, 65b, 65c, 65d TiN 층
47a, 47b, 49a, 49b, 51a, 51b, 51c, 51d, 53a, 53b, 55a, 55b, 69a, 69b, 71a, 71b, 73a, 73b, 74a, 74b, 100a, 100b, 102a, 102b, 103a, 103b, 104a, 104b 컨택트홀
105 레지스트층
111 SiOC 층
114a, 114b 띠상 질화 SiGe 층
112a, 112b 띠상 SiO2 층
WL 워드 배선 금속층
BL 비트 배선 금속층
RBL 반전 비트 배선 금속층
Vss1, Vss2 그라운드 배선 금속층
Vdd 전원 배선 금속층
C1, C2 접속 배선 금속층

Claims (26)

  1. 제 1 기판 상에 있는, 적어도 일부 또는 전체가 반도체층으로 이루어지는 제 2 기판 상에, 제 1 재료층을 형성하는 공정과,
    상기 제 1 재료층 상에, 평면에서 보았을 때, 하나의 방향으로 연장되고, 동일한 평면에서 보았을 때의 형상을 갖는 제 1 띠상 재료층을, 그 정상부 상에 갖는 제 2 띠상 재료층을 형성하는 공정과,
    전체를 덮어, 아래에서부터 제 2 재료층과, 제 3 재료층을 형성하는 공정과,
    상기 제 2 재료층과, 상기 제 3 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
    평활화된 상기 제 2 재료층의 정상부에, 평활화된 상기 제 3 재료층과, 상기 제 1 띠상 재료층의 측면에 끼워진 제 3 띠상 재료층을 형성하는 공정과,
    평활화된 상기 제 3 재료층을 제거하는 공정과,
    상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층을 마스크로 하여, 상기 제 2 재료층을 에칭하여, 상기 제 2 띠상 재료층의 양측 측면에 접한, 제 4 띠상 재료층을 형성하는 공정과,
    전체를 덮어, 아래에서부터 제 4 재료층과, 제 5 재료층을 형성하는 공정과,
    상기 제 4 재료층과, 상기 제 5 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
    평활화된 상기 제 4 재료층의 정상부에, 평활화된 상기 제 5 재료층과, 상기 제 3 띠상 재료층의 측면에 끼워진 제 5 띠상 재료층을 형성하는 공정과,
    상기 제 5 재료층을 제거하는 공정과,
    상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 띠상 재료층을 마스크로 하여, 상기 제 4 재료층을 에칭하여, 상기 제 4 띠상 재료층의 측면에 접한, 제 6 띠상 재료층을 형성하는 공정과,
    상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층을 제거하는 공정과,
    상기 제 1 띠상 재료층보다 상방, 또는 하방에, 평면에서 보았을 때, 상기 제 1 띠상 재료층과 직교한, 단층, 또는 복수층으로 이루어지는 제 7 띠상 재료층이 형성된 상태에서, 평면에서 보았을 때, 상기 제 7 띠상 재료층과, 상기 제 2 띠상 재료층과, 상기 제 6 띠상 재료층의 제 1 중첩 영역에 있는, 평면에서 보았을 때 사각형상, 또는 원형상의 제 1 마스크 재료층을, 적어도 상기 제 1 재료층, 또는 상기 제 2 띠상 재료층, 또는 상기 제 6 띠상 재료층을 모체로 하여 형성하는 공정과,
    상기 제 1 마스크 재료층을 마스크로 하여, 상기 제 2 기판을 에칭하여, 상기 제 1 기판 상에 상기 반도체층으로 이루어지는 3 차원 형상 반도체층을 형성하는 공정을 갖고,
    상기 3 차원 형상 반도체층을 채널로 하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 3 띠상 재료층을 형성하는 공정에 있어서,
    상기 제 1 띠상 재료층과, 평활화된 상기 제 3 재료층을 마스크로 하여, 상기 제 2 재료층의 정상부를 에칭하여, 제 1 오목부를 형성하는 공정과,
    상기 제 1 오목부를 메우고, 또한 그 상면 위치가 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 3 띠상 재료층을 형성하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 5 띠상 재료층을 형성하는 공정에 있어서,
    상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층과, 상기 제 5 재료층을 마스크로 하여, 상기 제 4 재료층의 정상부를 에칭하여, 제 2 오목부를 형성하는 공정과,
    상기 제 2 오목부를 메우고, 또한 그 상면 위치가 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 5 띠상 재료층을 형성하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    수직 방향에 있어서, 상기 제 1 띠상 재료층보다 상방, 또는 하방에, 평면에서 보았을 때, 하나의 방향으로 연장된 제 8 띠상 재료층을, 그 정상부 상에 갖고, 또한 상기 제 7 띠상 재료층과 평면에서 보았을 때 동일한 형상을 갖는 제 9 띠상 재료층이 형성되어 있고,
    상기 제 7 띠상 재료층은,
    전체를 덮어, 아래에서부터 제 6 재료층과, 제 7 재료층을 형성하는 공정과,
    상기 제 6 재료층과, 상기 제 7 재료층의 상면 위치가, 상기 제 8 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
    상기 제 8 띠상 재료층과, 평활화된 상기 제 7 재료층을 마스크로 하여, 평활화된 상기 제 6 재료층의 정상부를 에칭하여, 제 3 오목부를 형성하는 공정과,
    상기 제 3 오목부를 메우고, 또한 그 상면 위치가 상기 제 8 띠상 재료층의 상면 위치와 동일하게 하는 제 10 띠상 재료층을 형성하는 공정과,
    상기 제 6 재료층을 제거하는 공정과,
    상기 제 8 띠상 재료층과, 상기 제 10 띠상 재료층을 마스크로 하여, 상기 제 6 재료층을 에칭하여, 상기 제 9 띠상 재료층의 양측 측면에 접한, 제 11 띠상 재료층을 형성하는 공정과,
    상기 제 8 띠상 재료층과, 상기 제 9 띠상 재료층을 제거하거나, 혹은 상기 제 10 띠상 재료층과, 상기 제 11 띠상 재료층을 제거하고, 남은 띠상 재료층의 하층, 또는 상하 양층을 상기 제 7 띠상 재료층으로 함으로써 형성되는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 4 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 6 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 3 차원 형상 반도체층이, 상기 제 1 기판 상에, 수직 방향으로 선 반도체 기둥인 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체 기둥이, 상기 하나의 방향, 또는 상기 하나의 방향에 직교하는 방향으로, 인접하여 늘어선, 적어도 제 1 반도체 기둥과, 제 2 반도체 기둥과, 제 3 반도체 기둥으로 이루어지고,
    상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥의 측면을 둘러싸서 제 1 게이트 절연층을 형성하는 공정과,
    상기 제 1 게이트 절연층을 둘러싸서, 제 1 게이트 도체층을 형성하는 공정을 갖고,
    상기 제 1 게이트 도체층이, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥과, 상기 제 3 반도체 기둥 중 적어도 2 개의 상기 반도체 기둥 사이를 메워서 형성되는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 1 기판 상에 형성한 복수의 상기 반도체 기둥 중 어느 것을 제거하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  10. 제 7 항에 있어서,
    복수의 상기 반도체 기둥을 형성하기 전에, 평면에서 보았을 때, 상기 제 7 띠상 재료층의 일부 영역을 형성하지 않는 공정을 갖고,
    평면에서 보았을 때, 상기 제 7 띠상 재료층의 상기 일부 영역의 아래에, 복수의 상기 반도체 기둥 중 어느 것이 형성되어 있지 않는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 제 1 재료층 상에, 상기 제 1 띠상 재료층을, 정상부 상에 갖는 상기 제 2 띠상 재료층을 형성하는 공정에 병행하여, 정상부에 동일한 평면 형상을 갖는 제 12 띠상 재료층을, 정상부 상에 갖는 제 13 띠상 재료층을, 동일한 상기 하나의 방향으로 연신하여 형성하는 공정과,
    상기 제 1 재료층 상에, 상기 제 3 띠상 재료층을, 정상부 상에 갖는 상기 제 4 띠상 재료층을 형성하는 공정에 병행하여, 정상부에 동일한 평면 형상을 갖는 제 14 띠상 재료층을, 정상부 상에 갖는 제 15 띠상 재료층을, 동일한 상기 하나의 방향으로 연신하여 형성하는 공정과,
    마주본 상기 제 4 띠상 재료층과, 상기 제 15 띠상 재료층 사이에 있고, 또한 양자의 측면에 접하며, 상기 제 6 띠상 재료층과 동일한 형상의 제 16 띠상 재료층을 형성하는 공정과,
    상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층과, 상기 제 14 띠상 재료층과, 상기 제 15 띠상 재료층을 제거하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서,
    평활화된 상기 제 2 재료층의 정상부를 산화하여, 상기 제 3 띠상 재료층을 형성하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서,
    평활화된 상기 제 2 재료층의 정상부에 원자 이온을 이온 주입하여, 상기 제 3 띠상 재료층을 형성하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제 2 기판을, 평면에서 보았을 때, 일방향의 양단이 유지 재료층에 접하고, 또한 수직 방향에 있어서, 제 1 반도체층과, 제 8 재료층을 1 세트로 하여, 상방으로 복수 쌓아올린 구조로 형성하는 공정과,
    상기 3 차원 형상 반도체층의 형성 후에, 상기 제 8 재료층을 제거하는 공정과,
    상기 3 차원 형상 반도체층의 상기 제 1 반도체층을 둘러싸서 제 2 게이트 절연층을 형성하는 공정과,
    상기 제 2 게이트 절연층을 둘러싸서 제 2 게이트 도체층을 형성하는 공정과,
    상기 유지 재료층을 제거하는 공정과,
    상기 평면에서 보았을 때, 상기 일방향의 상기 제 1 반도체층의 양단에 접하고, 도너 또는 억셉터 불순물을 포함한 불순물층을 형성하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  15. 제 1 기판 상에 있는, 적어도 일부, 또는 전체가 반도체층으로 이루어지는, 제 2 기판 상에, 제 1 재료층을 형성하는 공정과,
    상기 제 1 재료층 상에, 평면에서 보았을 때, 하나의 방향으로 연장되고, 동일한 평면에서 본 형상을 갖는 제 1 띠상 재료층을, 그 정상부 상에 갖는 제 2 띠상 재료층을 형성하는 공정과,
    전체를 덮어, 아래에서부터 제 2 재료층과, 제 3 재료층을 형성하는 공정과,
    상기 제 2 재료층과, 상기 제 3 재료층의 상면 위치가, 상기 제 1 띠상 재료층의 상면 위치가 되도록 평활화하는 공정과,
    평활화된 상기 제 3 재료층의 정상부에, 평활화된 상기 제 3 재료층과, 상기 제 1 띠상 재료층의 측면에 끼워진 제 3 띠상 재료층을 형성하는 공정과,
    평활화된 상기 제 2 재료층을 제거하는 공정과,
    상기 제 1 띠상 재료층과, 상기 제 3 띠상 재료층을 마스크로 하여, 상기 제 2 재료층을 에칭하여, 상기 제 3 띠상 재료층을, 그 정상부 상에 갖는 제 4 띠상 재료층을 형성하는 공정과,
    상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층을 제거하는 공정과,
    상기 제 3 띠상 재료층보다 상방, 또는 하방에, 평면에서 보았을 때, 상기 제 4 띠상 재료층과 직교한, 단층, 또는 복수층으로 이루어지는 제 5 띠상 재료층이 형성된 상태에서, 평면에서 보았을 때, 상기 제 4 띠상 재료층과, 상기 제 5 띠상 재료층의 제 1 중첩 영역에 있는, 평면에서 보았을 때 사각형상, 또는 원형상의 제 1 마스크 재료층을, 상기 제 1 재료층, 또는 상기 제 4 띠상 재료층, 또는 상기 제 5 띠상 재료층을 모체로 하여 형성하는 공정과,
    상기 제 1 마스크 재료층을 마스크로 하여, 상기 제 2 기판을 에칭하여, 상기 제 1 기판 상에, 상기 반도체층으로 이루어지는 3 차원 형상 반도체층을 형성하는 공정을 갖고,
    상기 3 차원 형상 반도체층을 채널로 하는 것을 특징으로 하는, 3 차원 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 3 띠상 재료층을 형성하는 공정에 있어서,
    상기 제 1 띠상 재료층과, 상기 제 3 재료층을 마스크로 하여, 상기 제 2 재료층의 정상부를 에칭하여, 제 1 오목부를 형성하는 공정과,
    상기 제 1 오목부를 메우고, 또한 그 상면 위치가 상기 제 1 띠상 재료층의 상면 위치와 동일하게 하는 상기 제 3 띠상 재료층을 형성하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  17. 제 15 항에 있어서,
    평면에서 보았을 때, 상기 제 2 띠상 재료층과, 상기 제 4 띠상 재료층 중 어느 일방의 폭을, 다른 일방의 폭보다 크게 형성하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 3 차원 형상 반도체층이, 상기 제 1 기판 상에, 수직 방향으로 선 반도체 기둥인 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 반도체 기둥이, 상기 하나의 방향, 또는 상기 하나의 방향에 직교하는 방향으로, 인접하여 늘어선, 적어도 제 1 반도체 기둥과, 제 2 반도체 기둥으로 이루어지고,
    상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥의 측면을 둘러싸서 제 1 게이트 절연층을 형성하는 공정과,
    상기 제 1 게이트 절연층을 둘러싸서, 제 1 게이트 도체층을 형성하는 공정을 갖고,
    상기 제 1 게이트 도체층이, 상기 제 1 반도체 기둥과, 상기 제 2 반도체 기둥 사이를 메워서 형성되는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  20. 제 18 항에 있어서,
    상기 제 1 기판 상에 형성한 복수의 상기 반도체 기둥 중 어느 것을 제거하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  21. 제 18 항에 있어서,
    복수의 상기 반도체 기둥을 형성하기 전에, 평면에서 보았을 때, 상기 제 5 띠상 재료층의 일부 영역을 형성하지 않는 공정을 갖고,
    평면에서 보았을 때, 상기 제 5 띠상 재료층의 상기 일부 영역의 아래에, 복수의 상기 반도체 기둥 중 어느 것이 형성되어 있지 않는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  22. 제 15 항에 있어서,
    상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층의 형성과 동시에, 평면에서 보았을 때, 상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층에 병행하여, 또한 제 6 띠상 재료층을 정상부에 갖는 제 7 띠상 재료층을 형성하는 공정과,
    상기 제 3 띠상 재료층과, 상기 제 4 띠상 재료층의 형성과 동시에, 상기 제 6 띠상 재료층과, 상기 제 7 띠상 재료층의 양측면에 접하고, 제 8 띠상 재료층을 정상부에 갖는 제 9 띠상 재료층을 형성하는 공정과,
    상기 제 1 띠상 재료층과, 상기 제 2 띠상 재료층을 제거하는 공정과 병행하여, 상기 제 6 띠상 재료층과, 상기 제 7 띠상 재료층을 제거하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 제 9 띠상 재료층과, 상기 제 4 띠상 재료층의, 평면에서 보았을 때의 간격이, 상기 제 2 띠상 재료층, 또는 상기 제 7 띠상 재료층의 일방, 또는 양방과 동일하게 형성되어 있는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  24. 제 15 항에 있어서,
    평활화된 상기 제 2 재료층의 정상부를 산화하여, 상기 제 3 띠상 재료층을 형성하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  25. 제 15 항에 있어서,
    평활화된 상기 제 2 재료층의 정상부에 원자 이온을 이온 주입하여, 상기 제 3 띠상 재료층을 형성하는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
  26. 제 15 항에 있어서,
    상기 제 2 기판을, 평면에서 보았을 때, 일방향의 양단이 유지 재료층에 접하고, 또한 수직 방향에 있어서, 상기 반도체층과, 제 4 재료층을 1 세트로 하여, 상방으로 복수 쌓아올린 구조로 형성하는 공정과,
    상기 3 차원 형상 반도체층의 형성 후에, 상기 제 4 재료층을 제거하는 공정과,
    상기 3 차원 형상 반도체층의 상기 반도체층을 둘러싸서 제 2 게이트 절연층을 형성하는 공정과,
    상기 제 2 게이트 절연층을 둘러싸서 제 2 게이트 도체층을 형성하는 공정과,
    상기 유지 재료층을 제거하는 공정과,
    상기 평면에서 보았을 때, 상기 일방향의 상기 반도체층의 양단에 접하고, 도너 또는 억셉터 불순물을 포함한 불순물층을 형성하는 공정을 갖는 것을 특징으로 하는 3 차원 반도체 장치의 제조 방법.
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