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JP5719944B1 - 半導体装置 - Google Patents

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Abstract

【課題】縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、ＳＧＴ−ＮＡＮＤフラッシュメモリ用のデコーダを小さい面積で構成する半導体装置を提供する。【解決手段】複数の選択信号線をＳＧＴ構造のＮＡＮＤフラッシュメモリの行選択線に選択的に接続するＭＯＳトランジスタにより構成される行選択デコーダにおいて、ＭＯＳトランジスタは、基板上に形成された平面状シリコン層１０２ｎａ上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲート１０６がシリコン柱１０４ｐを取り囲む構造を有し、平面状シリコン層１０２ｎａは第１の導電型を持つ第１のドレイン領域と第２の導電型を持つ第２のドレイン領域からなり、それらが平面状シリコン層１０２ｎａ表面に形成されたシリコン層を通して互いに接続される。【選択図】図２ｄ

Description

本発明は、半導体装置に関する。
近年、ＮＡＮＤ型フラッシュメモリを代表とする大容量メモリは、微細化に限界が見えており、更なるビット価格の低減化を図るために、特許文献１、非特許文献１および非特許文献２に示されるように、立体構造を有する種々のＮＡＮＤ型フラッシュメモリが提案されている。
しかしながら、メモリセルは立体構造を採用することにより、面積は飛躍的に縮小されるが、デコーダ等の周辺回路については、非特許文献３に示すように、従来技術である平面形成トランジスタ、いわゆるＣＭＯＳプレーナー型プロセスを用いて製造されており、従来の平面状の微細化だけでは、今後、大容量化、低価格化を妨げることになると予想される。
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路が開示されている。例えば、特許文献２、特許文献３、特許文献４を参照。
特開２０１２−１４６３６９号公報 特許第５１３０５９６号公報 特許第５０３１８０９号公報 特許第４７５６２２１号公報
東芝レビューＶｏｌ．６３ Ｎｏ．２（２００８）ｐ．２８〜３１ 日径エレクトロニクス ９月１６日号 ２０１３年 ｐ．８１〜９０『３次元ＮＡＮＤフラッシュ、２０１５年に本格量産へ』 吉澤浩和著、ＣＭＯＳ ＯＰアンプ回路 実務設計の基礎、ＣＱ出版社、２００７年５月１５日、ｐ．２３
図７、図８ａ、図８ｂおよび図８ｃに、ＳＧＴを用いた立体構造の従来のＮＡＮＤフラッシュメモリセルを示す。詳細は、特許文献１、非特許文献１および非特許文献２に記載されているので、以下に簡単に説明する。
図７は、ＮＡＮＤフラッシュメモリのＮＡＮＤ構成のメモリセルユニットがマトリックス状に配置された等価回路図である。Ｍ０〜Ｍ３１は、フローティングゲートにチャージを蓄える、フローティングタイプの記憶素子（トランジスタ）、あるいは、窒化膜にチャージを貯める、いわゆるチャージトラップ型の記憶素子（トランジスタ）であり、それぞれ直列にＮＡＮＤ接続されている。ＳＴＤは、このＮＡＮＤ接続されたメモリ素子群をビット線へ選択的に接続するためにドレイン側に設けられたドレイン選択トランジスタ、ＳＴＳは、このＮＡＮＤ接続されたメモリ素子群をソース線へ選択的に接続するためにソース側に設けられたソース選択トランジスタである。
ドレイン選択トランジスタＳＴＤ、記憶素子Ｍ０〜Ｍ３１、ソース選択トランジスタＳＴＳが直列に接続されたＮＡＮＤ群を、ＮＡＮＤフラッシュメモリの一つのＮＡＮＤ単位（ＮＡＮＤストリングスと称す）とする。図７では、このＮＡＮＤストリングスを４つ設けて、マトリックスを構成している。
すなわち、ＳＴＤ、Ｍ０〜Ｍ３１、ＳＴＳから構成されるＮＡＮＤストリングスＮＡＮＤ（ｊ、ｋ）がビット線ＢＬｋとソース線ＳＬとの間にビット線が上層、ソース線が下層になるように縦積みに垂直に配置され、同様に、ＮＡＮＤストリングスＮＡＮＤ（ｊ＋１、ｋ）は、ビット線ＢＬｋとソース線ＳＬの間に接続され、ＮＡＮＤ（ｊ，ｋ＋１）は、ビット線ＢＬ（ｋ＋１）とソース線の間に接続され、ＮＡＮＤ（ｊ＋１，ｋ＋１）は同じくビット線ＢＬ（ｋ＋１）とソース線ＳＬの間に接続される。これらのＮＡＮＤ（ｊ，ｋ）、ＮＡＮＤ（ｊ＋１，ｋ）、ＮＡＮＤ（ｊ，ｋ＋１）およびＮＡＮＤ（ｊ＋１，ｋ＋１）によりマトリックスを構成する。
また、ＮＡＮＤ（ｊ，ｋ）とＮＡＮＤ（ｊ，ｋ＋１）のそれぞれのＳＴＤ、Ｍ０〜Ｍ３１、ＳＴＳのゲートには、それぞれ共通に、ドレイン選択信号ＳＧＤｊ、ワード線選択信号ＷＬ０ｊ〜ＷＬ３１ｊ、ソース選択信号ＳＧＳｊが入力される。
また、ＮＡＮＤ（ｊ＋１，ｋ）とＮＡＮＤ（ｊ＋１，ｋ＋１）のそれぞれのＳＴＤ、Ｍ０〜Ｍ３１、ＳＴＳのゲートには、それぞれ共通に、ドレイン選択信号ＳＧＤ（ｊ＋１）、ワード線選択信号ＷＬ０（ｊ＋１）〜ＷＬ３１（ｊ＋１）、ソースＳＧＳ（ｊ＋１）が入力される。
図８ａ、図８ｂおよび図８ｃには、図７のＮＡＮＤフラッシュメモリセルをＳＧＴで構成したレイアウトの平面図を示す。また、図８ｂには、図８ａの平面図におけるカットラインＡ−Ａ’方向の断面図、図８ｃには、図８ａの平面図におけるカットラインＢ−Ｂ’方向の断面図を示す。
図８ａ、図８ｂおよび図８ｃにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１Ｍなどの絶縁膜上に平面状シリコン層２Ｍが形成され、前記平面状シリコン層２Ｍは不純物注入等により、ｎ＋拡散層から構成される。３Ｍは、平面状シリコン層２Ｍの表面に形成されるシリサイド層である。４Ｍ（ｊ，ｋ）、４Ｍ（ｊ＋１，ｋ）、４Ｍ（ｊ，ｋ＋１）および４Ｍ（ｊ＋１，ｋ＋１）は、ｐ型シリコン柱、５Ｍは、シリコン柱４Ｍ（ｊ、ｋ）、４Ｍ（ｊ＋１，ｋ）、４Ｍ（ｊ，ｋ＋１）および４Ｍ（ｊ＋１，ｋ＋１）を取り囲むＮＭＯＳトランジスタＳＴＤおよびＳＴＳのゲート絶縁膜、５１Ｍは、シリコン柱４Ｍ（ｊ，ｋ）、４Ｍ（ｊ＋１，ｋ）、４Ｍ（ｊ，ｋ＋１）および４Ｍ（ｊ＋１，ｋ＋１）を取り囲むメモリ素子Ｍ０〜Ｍ３１のゲート絶縁膜、６Ｍｓｄｊ、６Ｍ０ｊ〜６Ｍ３１ｊ、６Ｍｓｓｊ、６Ｍｓｄ（ｊ＋１）、６Ｍ０（ｊ＋１）〜６Ｍ３１（ｊ＋１）、６Ｍｓｓ（ｊ＋１）はゲート電極兼ゲート配線である。シリコン柱４Ｍ（ｊ，ｋ）、４Ｍ（ｊ＋１，ｋ）、４Ｍ（ｊ，ｋ＋１）および４Ｍ（ｊ＋１，ｋ＋１）の最上部には、それぞれｎ＋拡散層７Ｍが不純物注入等により形成され、それぞれビット線ＢＬｋあるいはビット線ＢＬ（ｋ＋１）となるメタル配線１６Ｍｋあるいはメタル配線１６Ｍ（ｋ＋１）が接続される。
ＮＡＮＤストリングスであるＮＡＮＤ（ｊ，ｋ）は、シリコン柱４Ｍ（ｊ，ｋ）、ゲート絶縁膜５Ｍ、ゲート電極６Ｍｓｄｊにより構成されるＮＭＯＳトランジスタＳＴＤ、シリコン柱４Ｍ（ｊ，ｋ）、ゲート絶縁膜５１Ｍ、ゲート電極６Ｍ０ｊにより構成されるメモリ素子Ｍ０、・・・、シリコン柱４Ｍ（ｊ，ｋ）、ゲート絶縁膜５１Ｍ、ゲート電極６Ｍ３１ｊにより構成されるメモリ素子Ｍ３１、シリコン柱４Ｍ（ｊ，ｋ）、ゲート絶縁膜５Ｍ、ゲート電極６Ｍｓｓｊにより構成されるＮＭＯＳトランジスタＳＴＳがそれぞれソースとドレインを接続されたＮＡＮＤ接続により構成され、ＮＭＯＳトランジスタＳＴＤのドレインとなるシリコン柱４Ｍｊの上部のｎ型拡散層７Ｍがメタル配線１６Ｍｋであるビット線ＢＬｋに接続され、ＮＭＯＳトランジスタＳＴＳのソースは、下部拡散層２Ｍに接続されて、ソース線ＳＬに接続される。
他のＮＡＮＤストリングス、ＮＡＮＤ（ｊ＋１，ｋ）、ＮＡＮＤ（ｊ，ｋ＋１）、ＮＡＮＤ（ｊ＋１，ｋ＋１）についても同様な構成となる。
ＮＡＮＤ（ｊ，ｋ）、ＮＡＮＤ（ｊ，ｋ＋１）を構成するＮＭＯＳトランジスタＳＴＤ、メモリ素子Ｍ０〜Ｍ３１、ＮＭＯＳトランジスタＳＴＳのゲート電極兼ゲート配線６Ｍｓｄｊ、６Ｍ０ｊ〜６Ｍ３１ｊ、６Ｍｓｓｊは、図８ａにおいて、各階層毎に、横方向に接続される。
同様に、ＮＡＮＤ（ｊ＋１，ｋ）、ＮＡＮＤ（ｊ＋１，ｋ＋１）を構成するＮＭＯＳトランジスタＳＴＤ、メモリ素子Ｍ０〜Ｍ３１、ＮＭＯＳトランジスタＳＴＳのゲート電極兼ゲート配線６Ｍｓｄ（ｊ＋１）、６Ｍ０（ｊ＋１）〜６Ｍ３１（ｊ＋１）、６Ｍｓｓ（ｊ＋１）は、図８ａにおいて、各階層毎に、横方向に接続される。
また、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）、ＮＡＮＤ（ｊ＋１，ｋ）が接続されるビット線１６ＭｋおよびＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ＋１）、ＮＡＮＤ（ｊ＋１，ｋ＋１）が接続されるビット線１６Ｍ（ｋ＋１）は、それぞれ図６ａにおいて、上下の垂直方向に配置される。
このような構成の立体型ＮＡＮＤフラッシュメモリであるＳＧＴ−ＮＡＮＤフラッシュメモリを用いれば、ＮＡＮＤフラッシュメモリのメモリ素子は縦に３２段積み重なる構成になるため、メモリ素子の集積度は飛躍的に高くなり、メモリの低価格化を図ることができる。
しかしながら、図８ｂに示すように、このメモリ素子を選択するための配線であるゲート電極ＳＧＤｊ（６Ｍｓｄｊ）、ＷＬ０ｊ（６Ｍ０ｊ）、・・・、ＷＬ３１ｊ（６Ｍ３１ｊ）、ＳＧＳｊ（６Ｍｓｓｊ）の３４本の信号は、図８ａで示すように、１箇所に重なっているので、この３４本の信号を選択するデコーダ回路を従来の平面トランジスタであるプレーナープロセスを用いて構成すると、膨大な面積を必要とし、せっかくメモリ素子の面積が縮小されても、デコーダ等の周辺回路の面積増大のために、チップのトータル面積としては、その効果が薄れて、ＳＧＴメモリとしてのメリットが十分出せない問題があった。
一方、図９、図１０ａ、図１０ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
図９、図１０ａ、図１０ｂに、従来のＳＧＴを用いたインバータの回路図とレイアウト図を示す。図９は、インバータの回路図であり、ＱｐはＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）、ＱｎはＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）、ＩＮは入力信号、ＯＵＴは出力信号、Ｖｃｃは電源、Ｖｓｓは基準電源である。図１０ａには、一例として、図９のインバータをＳＧＴで構成したレイアウトの平面図を示す。また、図１０ｂには、図１０ａの平面図におけるカットラインＡ−Ａ’方向の断面図を示す。
図１０ａ、図１０ｂにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐ、２ｎが形成され、前記平面状シリコン層２ｐ、２ｎは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐ、２ｎ）の表面に形成されるシリサイド層であり、前記平面状シリコン層２ｐ、２ｎを接続する。４ｎはｎ型シリコン柱、４ｐはｐ型シリコン柱、５は、シリコン柱４ｎ、４ｐを取り囲むゲート絶縁膜、６はゲート電極、６ａはゲート配線である。シリコン柱４ｎ、４ｐの最上部には、それぞれｐ＋拡散層７ｐ、ｎ＋拡散層７ｎが不純物注入等により形成される。８はゲート絶縁膜５等を保護するためのシリコン窒化膜、９ｐ、９ｎはｐ＋拡散層７ｐ、ｎ＋拡散層７ｎに接続されるシリサイド層、１０ｐ、１０ｎは、シリサイド層９ｐ、９ｎとメタル配線１３ａ、１３ｂとをそれぞれ接続するコンタクト、１１は、ゲート配線６ａとメタル配線１３ｃを接続するコンタクトである。
シリコン柱４ｎ、下部拡散層２ｐ、上部拡散層７ｐ、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐを構成し、シリコン柱４ｐ、下部拡散層２ｎ、上部拡散層７ｎ、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎを構成する。上部拡散層７ｐ、７ｎはソース、下部拡散層２ｐ、２ｎはドレインとなる。メタル配線１３ａには電源Ｖｃｃが供給され、メタル配線１３ｂには基準電源Ｖｓｓが供給され、メタル配線１３ｃには、入力信号ＩＮが接続される。また、ＰＭＯＳトランジスタＱｐのドレイン拡散層２ｐとＮＭＯＳトランジスタＱｎのドレイン拡散層２ｎを接続するシリサイド層３が出力ＯＵＴとなる。
図９、図１０ａ、図１０ｂで示したＳＧＴを用いたインバータは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。
本発明は、このＳＧＴの特徴を利用して、縮小されたＳＧＴ−ＮＡＮＤフラッシュメモリのデコーダを構成することにより、最小面積で低価格な半導体装置を提供することが目的である。
（１）上記の目的を達成する本発明に係る半導体装置は、
ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダは、少なくとも、
第１の選択信号線と、
ｎ本（ｎは自然数）の第２の選択信号線と、
ｎ個のＭＯＳトランジスタと、
ｎ本の出力線とを具備し、
前記ｎ個のＭＯＳトランジスタのゲートは、それぞれ前記第１の選択信号線に共通に接続され、
前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのソース領域およびドレイン領域の一方は、前記ｎ本の出力線のいずれか１つに接続され、
前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第２の選択信号線のうちのｋ番目の選択信号線に接続され、
前記ｎ個のＭＯＳトランジスタにより構成される前記デコーダを複数個備え、
前記複数のデコーダを構成するＭＯＳトランジスタのそれぞれの第ｋのＭＯＳトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする。
（２）また、別の態様では、
前記ｎ本の出力線は、それぞれ第１〜第ｎの配線層による配線により第１の方向に延在配置され、
前記共通に接続された下部拡散層および該下部拡散層を覆う前記シリサイド層は前記第１の方向と直交する第２の方向に延在配置される。
（３）さらに、別の態様では、
前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第１メタル配線層の配線であり、前記第１メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続される。
（４）また、別の態様では、
前記第２の方向に延在配置される前記第１メタル配線層の配線は、前記第１の方向に延在配置される前記第１〜第ｎの配線層による配線より下部に配置される。
（５）また、別の態様では、
前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第２メタル配線層の配線であり、前記第２メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第２メタル配線層の配線は、前記第１〜第ｎの配線層の配線より上部に配置される。
（６）また、別の態様では、前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第１の配線層は、金属化合物である。
（７）また、本発明に係る半導体装置は、
ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
第１の選択回路と、
前記第１の選択回路から出力される第１の選択信号線と、
ｎ本（ｎは自然数）の第２の選択信号線と、
ｎ個のＭＯＳトランジスタと、
ｎ本の出力線とを具備し、
前記ｎ個のＭＯＳトランジスタのゲートは、それぞれ前記第１の選択信号線に共通に接続され、
前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのソース領域およびドレイン領域の一方は、前記ｎ本の出力線のいずれか１つに接続され、
前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第２の選択信号線のうちのｋ番目の選択信号線に接続され、
前記ｎ本の出力線は、それぞれ、ｎ個のメモリ素子の対応するゲート電極に接続され、
前記ｎ個のＭＯＳトランジスタにより構成される前記デコーダを複数個備え、
前記複数のデコーダを構成する前記ｎ個のＭＯＳトランジスタのそれぞれの第ｋのＭＯＳトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする。
（８）また、別の態様では、
前記ｎ本の出力線は、第１〜第ｎの配線層による配線により第１の方向に延在配置され、
前記共通に接続された下部拡散層および該下部拡散層を覆うシリサイド層は前記第１の方向と直交する第２の方向に延在配置される。
（９）また、別の態様では、
前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第１メタル配線層の配線であり、前記第１メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続される。
（１０）また、別の態様では、
前記第１メタル配線層による配線は、前記第１〜第ｎの配線層による配線より下層に配置される。
（１１）また、別の態様では、
前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第２メタル配線層の配線であり、前記第２メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第２メタル配線層による配線は、前記第１〜第ｎの配線層の配線より上部に配置される。
（１２）また、別の態様では、前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第１の配線層は、金属化合物である。
（１３）また、本発明に係る半導体装置は、
ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
前記複数のトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部または下部に配置されるソース領域と、
前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダは、少なくとも、
第１の選択回路と、
前記第１の選択回路から出力される第１の選択信号線と、
ｎ本（ｎは自然数）の第２の選択信号線と、
ｎ個のＭＯＳトランジスタと、
ｎ本の出力線とを具備し、
さらに、基板上に縦に積層されたｎ個のメモリ素子を有し、前記ｎ個のメモリ素子のそれぞれはドレイン、ソースおよびゲート電極を有して、ドレインとソースが順次接続されるＮＡＮＤ接続をされたメモリ素子群を備え、
前記ｎ個のＭＯＳトランジスタは第１の方向に１列に配置され、それぞれのゲートは、前記第１の選択信号線に共通に接続され、
前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのソース領域およびドレイン領域の一方は、前記第１の方向に延在配置される前記ｎ本の出力線のいずれか１つに接続され、
前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して、前記第１の方向と直交した第２の方向に延在配置される前記第２の選択信号線のうちのｋ番目の選択信号線に接続され、
前記ｎ本の出力線は、それぞれ、前記ｎ個のメモリ素子群の対応するメモリ素子のゲート電極に接続され、
該半導体装置は、前記デコーダを複数個備え、
該複数のデコーダのそれぞれは、前記第２の方向に並べて配置され、
さらに、前記ｎ本（ｎは自然数）の第２の選択信号線を出力する第２の選択回路を具備し、
前記複数のデコーダのうちの対応する第ｋのＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置された拡散層およびシリサイド層を介して共通に接続されて前記第２の選択信号線のうちの前記ｋ番目の選択信号線に接続され、
前記第１の選択回路と前記第２の選択回路により前記メモリ素子群のうちの指定された１つのメモリ素子が選択されることを特徴とする。
（１４）また、別の態様では、
前記ＮＡＮＤ接続されたメモリ素子群は、さらに、基板側に設けられたソース線と、
シリコン基板側と反対側の最上位に設けられたビット線を有し、
該ビット線とソース線との間に、第１の選択トランジスタ、前記ｎ個のメモリ素子、第２の選択トランジスタの順番にて接続される。
（１５）また、別の態様では、
前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第２の選択信号線は、前記第２の方向に延在配置された第１メタル配線層の配線であり、前記第１メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第１の方向に延在配置される前記第１〜第ｎの配線層の配線より下部に配置される。
（１６）また、別の態様では、
前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第２の選択信号線は、前記第２の方向に延在配置された第２メタル配線層の配線であり、前記第２メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第１の方向に延在配置される前記第１〜第ｎの配線層の配線より上部に配置される。
本発明の実施例の等価回路図である。 本発明の実施例１のデコーダの平面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例１のデコーダの断面図である。 本発明の実施例２のデコーダの平面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの断面図である。 本発明の実施例２のデコーダの平面図である。 本発明の実施例３のデコーダの平面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例３のデコーダの断面図である。 本発明の実施例４のデコーダの平面図である。 本発明の実施例４のデコーダの断面図である。 本発明の実施例５のデコーダの平面図である。 本発明の実施例５のデコーダの断面図である。 従来のＳＧＴ−ＮＡＮＤフラッシュメモリの等価回路図である。 従来のＳＧＴ−ＮＡＮＤフラッシュメモリの平面図である。 従来のＳＧＴ−ＮＡＮＤフラッシュメモリの断面図である。 従来のＳＧＴ−ＮＡＮＤフラッシュメモリの断面図である。 インバータの等価回路図である。 ＳＧＴによる従来のインバータの平面図である。 ＳＧＴによる従来のインバータの断面図である。
図１に本発明の実施例に採用するＳＧＴ−ＮＡＮＤフラッシュメモリ用のデコーダであるＮＡＮＤストリングス選択デコーダ１００の等価回路を示す。ＮＡＮＤ（ｊ，ｋ）は、図７におけるＳＧＴ−ＮＡＮＤストリングスを示す。
ＮＭＯＳトランジスタＴｎｓｄは、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）のドレイン選択トランジスタＳＴＤのゲートＳＧＤと選択信号φｓｄを接続する選択トランジスタ、ＮＭＯＳトランジスタＴｎ０〜Ｔｎ３１は、それぞれ、メモリ素子Ｍ０〜Ｍ３１のゲート信号ＷＬ０〜ＷＬ３１と選択信号φ０〜φ３１を接続する選択トランジスタ、ＮＭＯＳトランジスタＴｎｓｓは、ソース選択トランジスタＳＴＳのゲートＳＧＳと選択信号φｓｓを接続する選択トランジスタである。
ＮＭＯＳトランジスタＴｎ０〜Ｔｎ３１により、メモリ素子Ｍ０〜Ｍ３１のうちのいずれか１つを選択するメモリ素子選択デコーダ１１０を構成する。また、選択トランジスタＴｎｓｄ，ＴｎｓｓおよびＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）を含めて、ＮＡＮＤストリングス選択デコーダ１００を構成する。
２００ｊは、ＮＡＮＤストリングス選択デコーダ１００を選択する行デコーダであり、アドレス信号ＡＤＤａを受けて、ブースタ３００ｊへＮＡＮＤストリングスを選択する信号を出力し、ブースタ３００ｊは、昇圧された行選択信号ＲＤｊを出力する。行選択信号ＲＤｊは、ＮＭＯＳトランジスタＴｎｓｄ，Ｔｎ０〜Ｔｎ３１、Ｔｎｓｓのゲートに入力される。ワード線セレクタ４００は、アドレス信号ＡＤＤｂを受けて、選択信号φｓｄ、φ０〜φ３１、φｓｓを出力する。
なお、図示しないが、ＮＡＮＤストリングス選択デコーダ１００は、図１において、上下に複数個配置され、ワード線セレクタ４００の出力である選択信号φｓｄ、φ０〜φ３１、φｓｓは、この複数個の選択デコーダ１００に共通に供給される。
すなわち、ＮＡＮＤストリングス選択デコーダ１００は、行デコーダ２０ｊ０のアドレス信号ＡＤＤａと、ワード線セレクタ４００のアドレス信号ＡＤＤｂとが一致したときに、選択される。
例えば、行デコーダ２００ｊのＡＤＤａが一致して、ブースタ３００ｊより行選択信号ＲＤｊが出力されると、ＮＭＯＳトランジスタＴｎｓｄ、Ｔｎ０〜Ｔｎ３１、Ｔｎｓｓがオンして、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）のドレイン選択トランジスタＳＴＤ、メモリ素子Ｍ０〜Ｍ３１、ソース選択トランジスタＳＴＳのゲートに、それぞれ選択信号φｓｄ、φ０〜φ３１、φｓｓが供給される。
ここで、読み出しモードにおいて、メモリ素子Ｍ３のデータを読み出す場合を考察する。φｓｄおよびφｓｓには略５Ｖが印加され、ドレイン選択トランジスタＳＴＤおよびソース選択トランジスタＳＴＳはオンして、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）は、ビット線ＢＬｋとソース線ＳＬに接続される。
メモリ素子Ｍ３が選択されるので、選択信号φ３は略０Ｖとなり、メモリ素子Ｍ３のゲートＷＬ３は略０Ｖとなる。一方、非選択の選択信号φ０〜φ２、φ４〜φ３１には略５Ｖが出力される。この状態で、メモリ素子Ｍ３のデータが消去状態である“１”の場合、メモリ素子Ｍ３の閾値は負であるため、ゲートＷＬ３が０Ｖでも、Ｍ３はオンして、ビット線ＢＬｋからソース線ＳＬに電流が流れる。この電流を、図示しないセンスアンプが検知してデータ“１”と判定する。
一方、メモリ素子のデータが“０”の状態では、メモリ素子の閾値は正になっており、ゲート電圧が０Ｖでは、Ｍ３はオフするので、ビット線ＢＬｋからソース線ＳＬには電流が流れず、図示しないセンスアンプは、データ“０”と判定する。
なお、図１のＮＭＯＳトランジスタＴｎｓｄ、Ｔｎ０、・・・、Ｔｎ３１およびＴｎｓｓは、トランスファーゲートとして動作するため、電流の流れる方向により随時ドレインとソースの位置（向き）が入れ替わることになる。ここでは、便宜上、それぞれ選択信号線φｓｄ、φ０、・・・、φ３１、φｓｓからＮＡＮＤストリングスのゲートＳＧＤ、ＷＬ０、・・・、ＷＬ３１、ＳＧＳへ電流が流れ込む場合の状態を想定して、選択トランジスタＴｎｓｄ、Ｔｎ０、・・・、Ｔｎ３１およびＴｎｓｓのドレインが選択信号線φｓｄ、φ０、・・・、φ３１、φｓｓに接続されると定義し、以降の説明を行う。
（実施例１）
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆに、実施例１を示す。図２ａは、本発明の実施例のワード線選択デコーダのレイアウト（配置）の平面図、図２ｂは、図２ａにおけるカットラインＡ−Ａ’に沿った断面図、図２ｃは、図２ａにおけるカットラインＢ−Ｂ’に沿った断面図、図２ｄは、図２ａにおけるカットラインＣ−Ｃ’に沿った断面図、図２ｅは、図２ａにおけるカットラインＤ−Ｄ’に沿った断面図、図２ｆは、図２ａにおけるカットラインＥ−Ｅ’に沿った断面図を示す。本実施例の等価回路は、図１のメモリ素子選択デコーダ１１０に従う。
図２は、図１におけるｊ＝３の場合を示している。図２ａにおいて、選択トランジスタＴｎ００、Ｔｎ０１、Ｔｎ０２およびＴｎ０３が横方向（第１の方向）に順番に、一列に、図の一番上に配置される。これを第１行と定義する。この選択トランジスタＴｎ００、Ｔｎ０１、Ｔｎ０２およびＴｎ０３のゲート電極１０６は、横方向に延在するゲート配線１０６ａ０により共通に接続され、ゲート配線１０６ａ０には、図１におけるブースタ３００ｊからの行選択信号ＲＤ０が入力される。
同様に、第１行の下には第２行として、同じく選択トランジスタＴｎ１０〜Ｔｎ１３が順番に配置され、ゲート電極にはゲート配線１０６ａ１が共通に接続され、ゲート配線１０６ａ１には、行選択信号ＲＤ１が入力される。第３行、第４行にも同様に選択トランジスタＴｎ２０〜Ｔｎ２３および選択トランジスタＴｎ３０〜Ｔｎ３３が配置され、ゲート電極には、それぞれ共通に、ゲート配線１０６ａ２、１０６ａ３が接続され、行選択信号ＲＤ２およびＲＤ３がそれぞれ入力される。
このような配置では、各行における選択トランジスタＴｎ００、Ｔｎ１０、Ｔｎ２０、Ｔｎ３０は、図２ａにおいて左側に縦１列（第２の方向）に配置される。これを第１列と定義する。同様に、それぞれの行の選択トランジスタＴｎ０１、Ｔｎ１１、Ｔｎ２１、Ｔｎ３１は第２列に配置され、それぞれの行の選択トランジスタＴｎ０２、Ｔｎ１２、Ｔｎ２２、Ｔｎ３２は第３列に配置され、それぞれの行の選択トランジスタＴｎ０３、Ｔｎ１３、Ｔｎ２３、Ｔｎ３３は第４列に配置される。すなわち、各選択トランジスタは、マトリックス状に配置される。
詳細は後述するが、第１列には、下部拡散層により選択信号線φ０が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタＴｎ００、Ｔｎ１０、Ｔｎ２０、Ｔｎ３０のドレインである下部拡散層に接続される。同様に、第２列には、下部拡散層により選択信号線φ１が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタＴｎ０１、Ｔｎ１１、Ｔｎ２１、Ｔｎ３１のドレインである下部拡散層に接続される。第３列には、下部拡散層により選択信号線φ２が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタＴｎ０２、Ｔｎ１２、Ｔｎ２２、Ｔｎ３２のドレインである下部拡散層に接続される。第４列には、下部拡散層により選択信号線φ３が縦に延在配置され、シリサイド層を介して各行に配置された選択トランジスタＴｎ０３、Ｔｎ１３、Ｔｎ２３、Ｔｎ３３のドレインである下部拡散層に接続される。
また、第１行目には、図示しないメモリ素子へ接続される第１〜第４の金属化合物配線層（シリサイド等の金属化合物による配線層であり、以降は単に金属配線層と称する）の配線層１１５ａ０〜１１５ｄ０が、上下に重なって縦横方向に延在配置され、１１５ａ０は選択トランジスタＴｎ００の上部ソースに接続され、１１５ｂ０は選択トランジスタＴｎ０１の上部ソースに接続され、１１５ｃ０は選択トランジスタＴｎ０２の上部ソースに接続され、１１５ｄ０は選択トランジスタＴｎ０３の上部ソースに接続される。
同様に、第２行には、第１〜第４の金属配線層による配線１１５ａ１〜１１５ｄ１が延在配置され、第３行には、第１〜第４の金属配線層による配線１１５ａ２〜１１５ｄ２が延在配置され、第４行には、第１〜第４の金属配線層による配線１１５ａ３〜１１５ｄ３が延在配置される。
このように、図示しないＮＡＮＤストリングスＮＡＮＤ（０、０）、ＮＡＮＤ（１、ｋ）、ＮＡＮＤ（２、ｋ）、ＮＡＮＤ（３、ｋ）のメモリ素子Ｍ０〜Ｍ３を選択するデコーダ回路を構成する１６個の選択トランジスタをマトリックス状に、効率よく配置することにより、面積が縮小された行選択デコーダが実現できる。
なお、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆにおいて、図１０ａ、図１０ｂと同じ構造の箇所については、１００番台の対応する記号で示してある。
図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄが形成され、この平面状シリコン層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄは不純物注入等により、それぞれｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄ）の表面に形成されるシリサイド層である。１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３はｐ型シリコン柱、１０５はシリコン柱１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ａ０、１０６ａ１、１０６ａ２および１０６ａ３は、それぞれゲート配線である。ゲート絶縁膜１０５は、ゲート電極１０６、ゲート配線１０６ａ０、１０６ａ１、１０６ａ２および１０６ａ３の下にも形成される。
シリコン柱１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３の最上部には、それぞれｎ＋拡散層１０７ｎ００、１０７ｎ０１、１０７ｎ０２、１０７ｎ０３、１０７ｎ１０、１０７ｎ１１、１０７ｎ１２、１０７ｎ１３、１０７ｎ２０、１０７ｎ２１、１０７ｎ２２、１０７ｎ２３、１０７ｎ３０、１０７ｎ３１、１０７ｎ３２および１０７ｎ３３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｎ００、１０９ｎ０１、１０９ｎ０２、１０９ｎ０３、１０９ｎ１０、１０９ｎ１１、１０９ｎ１２、１０９ｎ１３、１０９ｎ２０、１０９ｎ２１、１０９ｎ２２、１０９ｎ２３、１０９ｎ３０、１０９ｎ３１、１０９ｎ３２および１０９ｎ３３はそれぞれｎ＋拡散層１０７ｎ００、１０７ｎ０１、１０７ｎ０２、１０７ｎ０３、１０７ｎ１０、１０７ｎ１１、１０７ｎ１２、１０７ｎ１３、１０７ｎ２０、１０７ｎ２１、１０７ｎ２２、１０７ｎ２３、１０７ｎ３０、１０７ｎ３１、１０７ｎ３２および１０７ｎ３３に接続されるシリサイド層である。
１１０ｎ００、１１０ｎ０１、１１０ｎ０２、１１０ｎ０３、１１０ｎ１０、１１０ｎ１１、１１０ｎ１２、１１０ｎ１３、１１０ｎ２０、１１０ｎ２１、１１０ｎ２２、１１０ｎ２３、１１０ｎ３０、１１０ｎ３１、１１０ｎ３２および１１０ｎ３３は、シリサイド層１０９ｎ００、１０９ｎ０１、１０９ｎ０２、１０９ｎ０３、１０９ｎ１０、１０９ｎ１１、１０９ｎ１２、１０９ｎ１３、１０９ｎ２０、１０９ｎ２１、１０９ｎ２２、１０９ｎ２３、１０９ｎ３０、１０９ｎ３１、１０９ｎ３２および１０９ｎ３３と第１の金属配線層の配線１１５ａ０、第２の金属配線層の配線１１５ｂ０、第３の金属配線層の配線１１５ｃ０、第４の金属配線層の配線１１５ｄ０、第１の金属配線層の配線１１５ａ１、第２の金属配線層の配線１１５ｂ１、第３の金属配線層の配線１１５ｃ１、第４の金属配線層の配線１１５ｄ１、第１の金属配線層の配線１１５ａ２、第２の金属配線層の配線１１５ｂ２、第３の金属配線層の配線１１５ｃ２、第４の金属配線層の配線１１５ｄ２、第１の金属配線層の配線１１５ａ３、第２の金属配線層の配線１１５ｂ３、第３の金属配線層の配線１１５ｃ３および第４の金属配線層の配線１１５ｄ３をそれぞれ接続するコンタクトである。
シリコン柱１０４ｐ００、下部拡散層１０２ｎａ、上部拡散層１０７ｎ００、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ００を構成し、シリコン柱１０４ｐ０１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ０１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０１を構成し、シリコン柱１０４ｐ０２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ０２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０２を構成し、シリコン柱１０４ｐ０３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ０３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０３を構成する。
シリコン柱１０４ｐ１０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１０を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱１０４ｐ１３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
シリコン柱１０４ｐ２０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２０を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２２を構成し、シリコン柱１０４ｐ２３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ２３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２３を構成する。
シリコン柱１０４ｐ３０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ３０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３０を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３２を構成し、シリコン柱１０４ｐ３３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ３３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３３を構成する。
ＮＭＯＳトランジスタＴｎ００、Ｔｎ０１、Ｔｎ０２、Ｔｎ０３のゲート電極１０６にはゲート配線１０６ａ０が共通に接続され、ＮＭＯＳトランジスタＴｎ１０、Ｔｎ１１、Ｔｎ１２、Ｔｎ１３のゲート電極１０６にはゲート配線１０６ａ１が共通に接続され、ＮＭＯＳトランジスタＴｎ２０、Ｔｎ２１、Ｔｎ２２、Ｔｎ２３のゲート電極１０６にはゲート配線１０６ａ２が共通に接続され、ＮＭＯＳトランジスタＴｎ３０、Ｔｎ３１、Ｔｎ３２、Ｔｎ３３のゲート電極１０６にはゲート配線１０６ａ３が共通に接続される。
下部拡散層１０２ｎａは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ００、Ｔｎ１０、Ｔｎ２０、Ｔｎ３０の共通ドレインとなり、選択信号φ０が供給される。
下部拡散層１０２ｎｂは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０１、Ｔｎ１１、Ｔｎ２１、Ｔｎ３１の共通ドレインとなり、選択信号φ１が供給される。
下部拡散層１０２ｎｃは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０２、Ｔｎ１２、Ｔｎ２２、Ｔｎ３２の共通ドレインとなり、選択信号φ２が供給される。
下部拡散層１０２ｎｄは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０３、Ｔｎ１３、Ｔｎ２３、Ｔｎ３３の共通ドレインとなり、選択信号φ３が供給される。
本実施例によれば、ＳＧＴを用いて、縦方向に延在した下部拡散層１０２ｎａ、１０２ｎｂ、１０２ｎｃ、１０２ｎｄに供給される選択信号φ０、φ１、φ２、φ３を、マトリックス状に配置された選択トランジスタＴｎ００〜Ｔｎ０３、Ｔｎ１０〜Ｔｎ１３、Ｔｎ２０〜Ｔｎ２３あるいはＴｎ３０〜Ｔｎ３３を介して、図示しない行デコーダの選択信号ＲＤ０〜ＲＤ３のいずれか１つの選択された信号によって、図示しないメモリ素子のワード線へ接続される各第１ないし第４の金属配線層の配線１１５ａ０〜１１５ｄ０、１１５ａ１〜１１５ｄ１、１１５ａ２〜１１５ｄ２、１１５ａ３〜１１５ｄ３の組のいずれか１組を選択するデコーダが縮小された面積にて提供できる。
（実施例２）
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅおよび図３ｆに、実施例２を示す。図３ａは、本発明の実施例のワード線選択デコーダのレイアウト（配置）の平面図、図３ｂは、図３ａにおけるカットラインＡ−Ａ’に沿った断面図、図３ｃは、図３ａにおけるカットラインＢ−Ｂ’に沿った断面図、図３ｄは、図３ａにおけるカットラインＣ−Ｃ’に沿った断面図、図３ｅは、図３ａにおけるカットラインＤ−Ｄ’に沿った断面図、図３ｆは、図３ａにおけるカットラインＥ−Ｅ’に沿った断面図を示す。本実施例の等価回路は、図１のメモリ素子選択デコーダ１１０に従う。
図３が図２と異なるところは、図２は、選択信号線φ０〜φ３の配線に、下部拡散層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄのみを用いているが、下部拡散層の抵抗値は比較的高いので、配線の距離が長くなると、寄生抵抗値が無視できなくなることを考慮して、第１メタル配線層による配線を用いて、下部拡散層と並列に配置して、配線抵抗を削減していることである。
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅおよび図３ｆにおいて、第１〜第４の金属配線層による配線１１５ｄ０〜１１５ｄ３の下方に、第１のメタル配線層による配線１１３ｂ、１１３ｄ、１１３ｆおよび１１３ｈを設けて、それぞれ下部拡散層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄに沿って図３ａにおける縦方向（第２の方向）に延在配置させ、コンタクトおよびシリサイド層を介して、定間隔にて下部拡散層に接続し、この第１メタル配線層の配線１１３ｂ、１１３ｄ、１１３ｆおよび１１３ｈには、それぞれ選択信号φ０〜φ３を供給することで、配線抵抗を減少させている。
なお、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅおよび図３ｆにおいて、図２ａ、図２ｂ、図２ｃ、図２ｄ、図２ｅおよび図２ｆと同じ構造の箇所については、１００番台の対応する記号で示してある。
図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅおよび図３ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄが形成され、この平面状シリコン層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄは不純物注入等により、それぞれｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄ）の表面に形成されるシリサイド層である。１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３はｐ型シリコン柱、１０５はシリコン柱１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ａ０、１０６ａ１、１０６ａ２および１０６ａ３は、それぞれゲート配線である。ゲート絶縁膜１０５は、ゲート電極１０６、ゲート配線１０６ａ０、１０６ａ１、１０６ａ２および１０６ａ３の下にも形成される。
シリコン柱１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３の最上部には、それぞれｎ＋拡散層１０７ｎ００、１０７ｎ０１、１０７ｎ０２、１０７ｎ０３、１０７ｎ１０、１０７ｎ１１、１０７ｎ１２、１０７ｎ１３、１０７ｎ２０、１０７ｎ２１、１０７ｎ２２、１０７ｎ２３、１０７ｎ３０、１０７ｎ３１、１０７ｎ３２および１０７ｎ３３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｎ００、１０９ｎ０１、１０９ｎ０２、１０９ｎ０３、１０９ｎ１０、１０９ｎ１１、１０９ｎ１２、１０９ｎ１３、１０９ｎ２０、１０９ｎ２１、１０９ｎ２２、１０９ｎ２３、１０９ｎ３０、１０９ｎ３１、１０９ｎ３２および１０９ｎ３３はそれぞれｎ＋拡散層１０７ｎ００、１０７ｎ０１、１０７ｎ０２、１０７ｎ０３、１０７ｎ１０、１０７ｎ１１、１０７ｎ１２、１０７ｎ１３、１０７ｎ２０、１０７ｎ２１、１０７ｎ２２、１０７ｎ２３、１０７ｎ３０、１０７ｎ３１、１０７ｎ３２および１０７ｎ３３に接続されるシリサイド層である。
１１０ｎ００、１１０ｎ０１、１１０ｎ０２、１１０ｎ０３、１１０ｎ１０、１１０ｎ１１、１１０ｎ１２、１１０ｎ１３、１１０ｎ２０、１１０ｎ２１、１１０ｎ２２、１１０ｎ２３、１１０ｎ３０、１１０ｎ３１、１１０ｎ３２および１１０ｎ３３は、シリサイド層１０９ｎ００、１０９ｎ０１、１０９ｎ０２、１０９ｎ０３、１０９ｎ１０、１０９ｎ１１、１０９ｎ１２、１０９ｎ１３、１０９ｎ２０、１０９ｎ２１、１０９ｎ２２、１０９ｎ２３、１０９ｎ３０、１０９ｎ３１、１０９ｎ３２および１０９ｎ３３と第１のメタル配線層の配線１１３ａ０、１１３ｃ０、１１３ｅ０、１１３ｇ０、１１３ａ１、１１３ｃ１、１１３ｅ１、１１３ｇ１、１１３ａ２、１１３ｃ２、１１３ｅ２、１１３ｇ２、１１３ａ３、１１３ｃ３、１１３ｅ３および１１３ｇ３を接続するコンタクト、１１４ｎ００、１１４ｎ０１、１１４ｎ０２、１１４ｎ０３、１１４ｎ１０、１１４ｎ１１、１１４ｎ１２、１１４ｎ１３、１１４ｎ２０、１１４ｎ２１、１１４ｎ２２、１１４ｎ２３、１１４ｎ３０、１１４ｎ３１、１１４ｎ３２および１１４ｎ３３は、第１のメタル配線層の配線１１３ａ０、１１３ｃ０、１１３ｅ０、１１３ｇ０、１１３ａ１、１１３ｃ１、１１３ｅ１、１１３ｇ１、１１３ａ２、１１３ｃ２、１１３ｅ２、１１３ｇ２、１１３ａ３、１１３ｃ３、１１３ｅ３および１１３ｇ３と、ワード線に接続される第１の金属配線層の配線１１５ａ０、第２の金属配線層の配線１１５ｂ０、第３の金属配線層の配線１１５ｃ０、第４の金属配線層の配線１１５ｄ０、第１の金属配線層の配線１１５ａ１、第２の金属配線層の配線１１５ｂ１、第３の金属配線層の配線１１５ｃ１、第４の金属配線層の配線１１５ｄ１、第１の金属配線層の配線１１５ａ２、第２の金属配線層の配線１１５ｂ２、第３の金属配線層の配線１１５ｃ２、第４の金属配線層の配線１１５ｄ２、第１の金属配線層の配線１１５ａ３、第２の金属配線層の配線１１５ｂ３、第３の金属配線層の配線１１５ｃ３および第４の金属配線層の配線１１５ｄ３をそれぞれ接続するコンタクトである。
また、１１２ａ０、１１２ａ１、１１２ａ２および１１２ａ３は、第１メタル配線層の配線１１３ｂと下部拡散層１０２ｎａをシリサイド層１０３を介して接続するコンタクト、１１２ｂ０、１１２ｂ１、１１２ｂ２および１１２ｂ３は、第１メタル配線層の配線１１３ｄと下部拡散層１０２ｎｂをシリサイド層１０３を介して接続するコンタクト、１１２ｃ０、１１２ｃ１、１１２ｃ２および１１２ｃ３は、第１メタル配線層の配線１１３ｆと下部拡散層１０２ｎｃをシリサイド層１０３を介して接続するコンタクト、１１２ｄ０、１１２ｄ１、１１２ｄ２および１１２ｄ３は、第１メタル配線層の配線１１３ｈと下部拡散層１０２ｎｄをシリサイド層１０３を介して接続するコンタクトである。
シリコン柱１０４ｐ００、下部拡散層１０２ｎａ、上部拡散層１０７ｎ００、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ００を構成し、シリコン柱１０４ｐ０１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ０１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０１を構成し、シリコン柱１０４ｐ０２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ０２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０２を構成し、シリコン柱１０４ｐ０３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ０３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０３を構成する。
シリコン柱１０４ｐ１０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１０を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱１０４ｐ１３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
シリコン柱１０４ｐ２０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２０を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２２を構成し、シリコン柱１０４ｐ２３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ２３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２３を構成する。
シリコン柱１０４ｐ３０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ３０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３０を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３２を構成し、シリコン柱１０４ｐ３３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ３３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３３を構成する。
ＮＭＯＳトランジスタＴｎ００、Ｔｎ０１、Ｔｎ０２、Ｔｎ０３のゲート電極１０６にはゲート配線１０６ａ０が共通に接続され、ＮＭＯＳトランジスタＴｎ１０、Ｔｎ１１、Ｔｎ１２、Ｔｎ１３のゲート電極１０６にはゲート配線１０６ａ１が共通に接続され、ＮＭＯＳトランジスタＴｎ２０、Ｔｎ２１、Ｔｎ２２、Ｔｎ２３のゲート電極１０６にはゲート配線１０６ａ２が共通に接続され、ＮＭＯＳトランジスタＴｎ３０、Ｔｎ３１、Ｔｎ３２、Ｔｎ３３のゲート電極１０６にはゲート配線１０６ａ３が共通に接続される。
下部拡散層１０２ｎａは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ００、Ｔｎ１０、Ｔｎ２０、Ｔｎ３０の共通ドレインとなり、また、コンタクト１１２ａ０、１１２ａ１、１１２ａ２、１１２ａ３を介して第１メタル配線層の配線１１３ｂに接続され、１１３ｂには選択信号φ０が供給される。
下部拡散層１０２ｎｂは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０１、Ｔｎ１１、Ｔｎ２１、Ｔｎ３１の共通ドレインとなり、また、コンタクト１１２ｂ０、１１２ｂ１、１１２ｂ２、１１２ｂ３を介して第１メタル配線層の配線１１３ｄに接続され、１１３ｄには選択信号φ１が供給される。
下部拡散層１０２ｎｃは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０２、Ｔｎ１２、Ｔｎ２２、Ｔｎ３２の共通ドレインとなり、また、コンタクト１１２ｃ０、１１２ｃ１、１１２ｃ２、１１２ｃ３を介して第１メタル配線層の配線１１３ｆに接続され、１１３ｆには選択信号φ２が供給される。
下部拡散層１０２ｎｄは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０３、Ｔｎ１３、Ｔｎ２３、Ｔｎ３３の共通ドレインとなり、また、コンタクト１１２ｄ０、１１２ｄ１、１１２ｄ２、１１２ｄ３を介して第１メタル配線層の配線１１３ｈに接続され、１１３ｈには選択信号φ３が供給される。
本実施例によれば、ＳＧＴを用いて、縦方向に延在した下部拡散層１０２ｎａ、１０２ｎｂ、１０２ｎｃ、１０２ｎｄに、同じく縦方向に延在配置した第１メタル配線層による配線１１３ｂ、１１３ｄ、１１３ｆおよび１１３ｈより、それぞれコンタクト１１２ａ０〜１１２ａ３、コンタクト１１２ｂ０〜１１２ｂ３、コンタクト１１２ｃ０〜１１２ｃ３、コンタクト１１２ｄ０〜１１２ｄ３を介して選択信号φ０、φ１、φ２、φ３が供給され、マトリックス状に配置された選択トランジスタＴｎ００〜Ｔｎ０３、Ｔｎ１０〜Ｔｎ１３、Ｔｎ２０〜Ｔｎ２３あるいはＴｎ３０〜Ｔｎ３３を介して、図示しない行デコーダの選択信号ＲＤ０〜ＲＤ３のいずれか１つの選択された信号によって、図示しないメモリ素子のワード線へ接続される選択信号１１５ａ０〜１１５ｄ０、１１５ａ１〜１１５ｄ１、１１５ａ２〜１１５ｄ２、１１５ａ３〜１１５ｄ３の組のいずれか１組を選択するデコーダが縮小された面積にて提供できる。
なお、選択トランジスタＴｎ００、Ｔｎ０１、Ｔｎ０２、Ｔｎ０３、Ｔｎ１０、Ｔｎ１１、Ｔｎ１２、Ｔｎ１３、Ｔｎ２０、Ｔｎ２１、Ｔｎ２２、Ｔｎ２３、Ｔｎ３０、Ｔｎ３１、Ｔｎ３２、Ｔｎ３３の上部ソース領域と、第１の金属配線層の配線１１５ａ０、第２の金属配線層の配線１１５ｂ０、第３の金属配線層の配線１１５ｃ０、第４の金属配線層の配線１１５ｄ０、第１の金属配線層の配線１１５ａ１、第２の金属配線層の配線１１５ｂ１、第３の金属配線層の配線１１５ｃ１、第４の金属配線層の配線１１５ｄ１、第１の金属配線層の配線１１５ａ２、第２の金属配線層の配線１１５ｂ２、第３の金属配線層の配線１１５ｃ２、第４の金属配線層の配線１１５ｄ２、第１の金属配線層の配線１１５ａ３、第２の金属配線層の配線１１５ｂ３、第３の金属配線層の配線１１５ｃ３および第４の金属配線層の配線１１５ｄ３の間に配置した第１のメタル配線層の配線１１３ａ０、１１３ｃ０、１１３ｅ０、１１３ｇ０、１１３ａ１、１１３ｃ１、１１３ｅ１、１１３ｇ１、１１３ａ２、１１３ｃ２、１１３ｅ２、１１３ｇ２、１１３ａ３、１１３ｃ３、１１３ｅ３、１１３ｇ３は、省略しても良いが、本実施例では、第１のメタル配線層１１３より下方の製造工程と、それより上方に配置される、コンタクト１１４より後の製造工程を分離するために、配置してある。
すなわち、選択トランジスタＴｎ００〜Ｔｎ０３、Ｔｎ１０〜Ｔｎ１３、Ｔｎ２０〜Ｔｎ２３、Ｔｎ３０〜Ｔｎ３３を含む第１のメタル配線層１１３までを製造する工程は、図示しない、他の領域に配置されるロジック回路等を製造する工程と同じ工程に合わせることができ、余分な製造工程を削減できる。
（実施例３）
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆに、実施例３を示す。図４ａは、本発明の実施例のワード線選択デコーダのレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ−Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ−Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ−Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ−Ｄ’に沿った断面図、図４ｆは、図４ａにおけるカットラインＥ−Ｅ’に沿った断面図を示す。本実施例の等価回路は、図１のメモリ素子選択デコーダ１１０に従う。
図４が図３と異なるところは、図３は、選択信号線φ０〜φ３の配線に第１メタル配線層の配線１１３ｂ、１１３ｄ、１１３ｆおよび１１３ｈを用いたが、本実施例では、選択信号線φ０〜φ３の配線に第２メタル配線層の配線１１６ａ、１１６ｂ、１１６ｃおよび１１６ｄを用いている。
また、第１メタル配線層の配線１１３ｂ、１１３ｄ、１１３ｆおよび１１３ｈは、第４の金属配線層の下部領域に配置したが、第２メタル配線層の配線１１６ａ、１１６ｂ、１１６ｃおよび１１６ｄは、第１の金属配線層の上部の領域に配置している。
これは、後述する、図示しないＳＧＴ−ＮＡＮＤストリングスのビット線ＢＬｋと同一のメタル配線層を用いるためである。
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆにおいて、第１の金属配線層による配線１１５ａ０〜１１５ａ３の上方に、第２のメタル配線層による配線１１６ａ、１１６ｂ、１１６ｃおよび１１６ｄを設けて、それぞれ下部拡散層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄに沿って図４ａにおける縦方向（第２の方向）に延在配置させ、コンタクトおよびシリサイド層を介して、定間隔にて下部拡散層に接続し、この第２メタル配線層の配線１１６ａ、１１６ｂ、１１６ｃおよび１１６ｄには、それぞれ選択信号φ０〜φ３を供給することで、配線抵抗を減少させている。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆにおいて、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅおよび図３ｆと同じ構造の箇所については、１００番台の対応する記号で示してある。
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅおよび図４ｆにおいて、基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄが形成され、この平面状シリコン層１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄは不純物注入等により、それぞれｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｎａ、１０２ｎｂ、１０２ｎｃおよび１０２ｎｄ）の表面に形成されるシリサイド層である。１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３はｐ型シリコン柱、１０５はシリコン柱１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３を取り囲むゲート絶縁膜、１０６はゲート電極、１０６ａ０、１０６ａ１、１０６ａ２および１０６ａ３は、それぞれゲート配線である。ゲート絶縁膜１０５は、ゲート電極１０６、ゲート配線１０６ａ０、１０６ａ１、１０６ａ２および１０６ａ３の下にも形成される。
シリコン柱１０４ｐ００、１０４ｐ０１、１０４ｐ０２、１０４ｐ０３、１０４ｐ１０、１０４ｐ１１、１０４ｐ１２、１０４ｐ１３、１０４ｐ２０、１０４ｐ２１、１０４ｐ２２、１０４ｐ２３、１０４ｐ３０、１０４ｐ３１、１０４ｐ３２および１０４ｐ３３の最上部には、それぞれｎ＋拡散層１０７ｎ００、１０７ｎ０１、１０７ｎ０２、１０７ｎ０３、１０７ｎ１０、１０７ｎ１１、１０７ｎ１２、１０７ｎ１３、１０７ｎ２０、１０７ｎ２１、１０７ｎ２２、１０７ｎ２３、１０７ｎ３０、１０７ｎ３１、１０７ｎ３２および１０７ｎ３３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｎ００、１０９ｎ０１、１０９ｎ０２、１０９ｎ０３、１０９ｎ１０、１０９ｎ１１、１０９ｎ１２、１０９ｎ１３、１０９ｎ２０、１０９ｎ２１、１０９ｎ２２、１０９ｎ２３、１０９ｎ３０、１０９ｎ３１、１０９ｎ３２および１０９ｎ３３はそれぞれｎ＋拡散層１０７ｎ００、１０７ｎ０１、１０７ｎ０２、１０７ｎ０３、１０７ｎ１０、１０７ｎ１１、１０７ｎ１２、１０７ｎ１３、１０７ｎ２０、１０７ｎ２１、１０７ｎ２２、１０７ｎ２３、１０７ｎ３０、１０７ｎ３１、１０７ｎ３２および１０７ｎ３３に接続されるシリサイド層である。
１１０ｎ００、１１０ｎ０１、１１０ｎ０２、１１０ｎ０３、１１０ｎ１０、１１０ｎ１１、１１０ｎ１２、１１０ｎ１３、１１０ｎ２０、１１０ｎ２１、１１０ｎ２２、１１０ｎ２３、１１０ｎ３０、１１０ｎ３１、１１０ｎ３２および１１０ｎ３３は、シリサイド層１０９ｎ００、１０９ｎ０１、１０９ｎ０２、１０９ｎ０３、１０９ｎ１０、１０９ｎ１１、１０９ｎ１２、１０９ｎ１３、１０９ｎ２０、１０９ｎ２１、１０９ｎ２２、１０９ｎ２３、１０９ｎ３０、１０９ｎ３１、１０９ｎ３２および１０９ｎ３３と、ワード線に接続される第１の金属配線層の配線１１５ａ０、第２の金属配線層の配線１１５ｂ０、第３の金属配線層の配線１１５ｃ０、第４の金属配線層の配線１１５ｄ０、第１の金属配線層の配線１１５ａ１、第２の金属配線層の配線１１５ｂ１、第３の金属配線層の配線１１５ｃ１、第４の金属配線層の配線１１５ｄ１、第１の金属配線層の配線１１５ａ２、第２の金属配線層の配線１１５ｂ２、第３の金属配線層の配線１１５ｃ２、第４の金属配線層の配線１１５ｄ２、第１の金属配線層の配線１１５ａ３、第２の金属配線層の配線１１５ｂ３、第３の金属配線層の配線１１５ｃ３および第４の金属配線層の配線１１５ｄ３をそれぞれ接続するコンタクトである。
また、１１２ａ０、１１２ａ１、１１２ａ２および１１２ａ３は、第２メタル配線層の配線１１６ａと下部拡散層１０２ｎａをシリサイド層１０３を介して接続するコンタクト、１１２ｂ０、１１２ｂ１、１１２ｂ２および１１２ｂ３は、第２メタル配線層の配線１１６ｂと下部拡散層１０２ｎｂをシリサイド層１０３を介して接続するコンタクト、１１２ｃ０、１１２ｃ１、１１２ｃ２および１１２ｃ３は、第２メタル配線層の配線１１６ｃと下部拡散層１０２ｎｃをシリサイド層１０３を介して接続するコンタクト、１１２ｄ０、１１２ｄ１、１１２ｄ２および１１２ｄ３は、第１メタル配線層の配線１１６ｄと下部拡散層１０２ｎｄをシリサイド層１０３を介して接続するコンタクトである。
シリコン柱１０４ｐ００、下部拡散層１０２ｎａ、上部拡散層１０７ｎ００、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ００を構成し、シリコン柱１０４ｐ０１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ０１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０１を構成し、シリコン柱１０４ｐ０２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ０２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０２を構成し、シリコン柱１０４ｐ０３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ０３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ０３を構成する。
シリコン柱１０４ｐ１０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１０を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成し、シリコン柱１０４ｐ１２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ１２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１２を構成し、シリコン柱１０４ｐ１３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ１３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１３を構成する。
シリコン柱１０４ｐ２０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２０を構成し、シリコン柱１０４ｐ２１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２１を構成し、シリコン柱１０４ｐ２２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ２２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２２を構成し、シリコン柱１０４ｐ２３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ２３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２３を構成する。
シリコン柱１０４ｐ３０、下部拡散層１０２ｎａ、上部拡散層１０７ｎ３０、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３０を構成し、シリコン柱１０４ｐ３１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３１を構成し、シリコン柱１０４ｐ３２、下部拡散層１０２ｎｃ、上部拡散層１０７ｎ３２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３２を構成し、シリコン柱１０４ｐ３３、下部拡散層１０２ｎｄ、上部拡散層１０７ｎ３３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３３を構成する。
ＮＭＯＳトランジスタＴｎ００、Ｔｎ０１、Ｔｎ０２、Ｔｎ０３のゲート電極１０６にはゲート配線１０６ａ０が共通に接続され、ＮＭＯＳトランジスタＴｎ１０、Ｔｎ１１、Ｔｎ１２、Ｔｎ１３のゲート電極１０６にはゲート配線１０６ａ１が共通に接続され、ＮＭＯＳトランジスタＴｎ２０、Ｔｎ２１、Ｔｎ２２、Ｔｎ２３のゲート電極１０６にはゲート配線１０６ａ２が共通に接続され、ＮＭＯＳトランジスタＴｎ３０、Ｔｎ３１、Ｔｎ３２、Ｔｎ３３のゲート電極１０６にはゲート配線１０６ａ３が共通に接続される。
下部拡散層１０２ｎａは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ００、Ｔｎ１０、Ｔｎ２０、Ｔｎ３０の共通ドレインとなり、また、コンタクト１１２ａ０、１１２ａ１、１１２ａ２、１１２ａ３を介して第２メタル配線層の配線１１６ａに接続され、１１６ａには選択信号φ０が供給される。
下部拡散層１０２ｎｂは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０１、Ｔｎ１１、Ｔｎ２１、Ｔｎ３１の共通ドレインとなり、また、コンタクト１１２ｂ０、１１２ｂ１、１１２ｂ２、１１２ｂ３を介して第２メタル配線層の配線１１６ｂに接続され、１１６ｂには選択信号φ１が供給される。
下部拡散層１０２ｎｃは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０２、Ｔｎ１２、Ｔｎ２２、Ｔｎ３２の共通ドレインとなり、また、コンタクト１１２ｃ０、１１２ｃ１、１１２ｃ２、１１２ｃ３を介して第２メタル配線層の配線１１６ｃに接続され、１１６ｃには選択信号φ２が供給される。
下部拡散層１０２ｎｄは、シリサイド層１０３を介してＮＭＯＳトランジスタＴｎ０３、Ｔｎ１３、Ｔｎ２３、Ｔｎ３３の共通ドレインとなり、また、コンタクト１１２ｄ０、１１２ｄ１、１１２ｄ２、１１２ｄ３を介して第２メタル配線層の配線１１６ｄに接続され、１１６ｄには選択信号φ３が供給される。
本実施例によれば、ＳＧＴを用いて、縦方向に延在した下部拡散層１０２ｎａ、１０２ｎｂ、１０２ｎｃ、１０２ｎｄに、同じく縦に延在配置された第２メタル配線層の配線１１６ａ、１１６ｂ、１１６ｃおよび１１６ｄより、それぞれコンタクト１１２ａ０〜１１２ａ３、コンタクト１１２ｂ０〜１１２ｂ３、コンタクト１１２ｃ０〜１１２ｃ３、コンタクト１１２ｄ０〜１１２ｄ３を介して選択信号φ０、φ１、φ２、φ３が供給され、マトリックス状に配置された選択トランジスタＴｎ００〜Ｔｎ０３、Ｔｎ１０〜Ｔｎ１３、Ｔｎ２０〜Ｔｎ２３あるいはＴｎ３０〜Ｔｎ３３を介して、図示しない行デコーダの選択信号ＲＤ０〜ＲＤ３のいずれか１つの選択された信号によって、図示しないメモリ素子のワード線へ接続される選択信号１１５ａ０〜１１５ｄ０、１１５ａ１〜１１５ｄ１、１１５ａ２〜１１５ｄ２、１１５ａ３〜１１５ｄ３の組のいずれか１組を選択するデコーダが縮小された面積にて提供できる。
また、選択信号を供給する第２メタル配線層による配線１１６ａ、１１６ｂ、１１６ｃおよび１１６ｄは、図示しないメモリセルのビット線と同じ配線層を用いるので、製造工程を簡単化できる。
（実施例４）
図５ａおよび図５ｂに、実施例４を示す。図５ａは、本発明の実施例のワード線選択デコーダのレイアウト（配置）の平面図、図５ｂは、図５ａにおけるカットラインＡ−Ａ’に沿った断面図である。本実施例の等価回路は、図１のＮＡＮＤストリングス選択デコーダ１００に従う。図５では、メモリ素子選択デコーダ１１０として、実施例２（図３）のＢＬ１１０ｂを採用している。
なお、図５ａの縦方向の断面図は、図３ａの断面図である図３ｃ、図３ｄおよび図３ｅと同じであるため、ここでは省略する。
図５は、図１のＮＡＮＤストリングス選択デコーダ１００に示すように、ＳＧＴ−ＮＡＮＤストリングスを含む構成である。すなわち、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）（ｊ＝０〜３、ｋ＝０，１）がマトリックス状に８個配置されており、ＮＡＮＤ（ｊ、ｋ）には、それぞれドレイン選択トランジスタＳＴＤ、メモリ素子Ｍ０〜Ｍ３１、ソース選択トランジスタＳＴＳの３４個が縦に直列に順番に積層配置される。
図５ａにおいて、ＮＡＮＤ（０，０）、ＮＡＮＤ（０，１）が最上位に左から横に並べて配置され、直列に接続されたドレイン選択トランジスタＳＴＤ、メモリ素子Ｍ０〜Ｍ３１、ソース選択トランジスタＳＴＳの３４個のそれぞれ対応したゲート電極が図の横方向（第１の方向；行方向とも言う）に延在したゲート配線２０６Ｍｓｄ、２０６Ｍ０、・・・、２０６Ｍ３０、２０６Ｍ３１、２０６Ｍｓｓにより、それぞれ共通に接続される。
同様に、ＮＡＮＤ（１，０）、ＮＡＮＤ（１，１）が次の２行目に左から横に並べて配置される。また、ＮＡＮＤ（２，０）、ＮＡＮＤ（２，１）が３行目に、ＮＡＮＤ（３，０）、ＮＡＮＤ（３，１）が４行目に配置される。
また、ＮＡＮＤ（０，０）、ＮＡＮＤ（１，０）、ＮＡＮＤ（２，０）、ＮＡＮＤ（３，０）のそれぞれのドレイン選択トランジスタＳＴＤのドレインは、図の縦方向（第２の方向）に延在配置されるビット線ＢＬ０に接続され、ＮＡＮＤ（０，１）、ＮＡＮＤ（１，１）、ＮＡＮＤ（２，１）、ＮＡＮＤ（３，１）のそれぞれのドレイン選択トランジスタＳＴＤのドレインは、縦方向（第２の方向）に延在配置されるビット線ＢＬ１に接続される。
また、ＮＡＮＤ（０，０）、ＮＡＮＤ（１，０）、ＮＡＮＤ（２，０）、ＮＡＮＤ（３，０）、ＮＡＮＤ（０，１）、ＮＡＮＤ（１，１）、ＮＡＮＤ（２，１）、ＮＡＮＤ（３，１）のそれぞれのソース選択トランジスタＳＴＳのソースは、共通にソース線となる下部拡散層２０２Ｍに接続される。
なお、図５ａおよび図５ｂにおいて、図３ａ、図３ｂ、図３ｃ、図３ｄ、図３ｅおよび図３ｆと同じ構造の箇所については、２００番台の対応する記号で示してある。
図５ｂを参照して、実施例１〜実施例３で示した第１〜第４の金属配線層１１５ａ０、１１５ｂ、１１５ｃおよび１１５ｄに相当する第１の金属配線層２１５ａ、第２の金属配線層２１５ｂ、第３２の金属配線層２１５ｃ、第３３の金属配線層２１５ｄおよび第３４の金属配線層２１５ｅと、ＮＡＮＤストリングスＮＡＮＤ（０，０）、ＮＡＮＤ（０，１）の縦に積まれた選択トランジスタＳＴＤ、メモリ素子Ｍ０〜Ｍ３１、ＳＴＳのゲート配線２０６Ｍｓｄ、２０６Ｍ０、・・・、２０６Ｍ３０、２０６Ｍ３１、２０６Ｍｓｓを接続するために、新たに、それぞれコンタクト２１４ａ、２１４ｂ、２１４ｃ、２１４ｄおよび２１４ｅが設けられる。
図５ａおよび図５ｂにおいて、カットラインＡ−Ａ’を代表して説明する。基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｎｓｄ、２０２ｎ０、・・・、２０２ｎ３０、２０２ｎ３１および２０２ｎｓｓが形成され、この平面状シリコン層２０２ｎｓｄ、２０２ｎ０、・・・、２０２ｎ３０、２０２ｎ３１および２０２ｎｓｓは不純物注入等により、それぞれｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｎｓｄ、２０２ｎ０、・・・、２０２ｎ３０、２０２ｎ３１および２０２ｎｓｓ）の表面に形成されるシリサイド層である。
２０４ｐｓｄ、２０４ｐ０、・・・、２０４ｐ３０、２０４ｐ３１、２０４ｐｓｓはｐ型シリコン柱、２０５はシリコン柱２０４ｐｓｄ、２０４ｐ０、・・・、２０４ｐ３０、２０４ｐ３１、２０４ｐｓｓを取り囲むゲート絶縁膜、２０６はゲート電極、２０６ａはゲート配線である。ゲート絶縁膜２０５は、ゲート電極２０６、ゲート配線２０６ａの下にも形成される。
シリコン柱２０４ｐｓｄ、２０４ｐ０、・・・、２０４ｐ３０、２０４ｐ３１、２０４ｐｓｓの最上部には、それぞれｎ＋拡散層２０７ｎｓｄ、２０７ｎ０、・・・、２０７ｎ３０、２０７ｎ３１、２０７ｎｓｓが不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｎｓｄ、２０９ｎ０、・・・、２０９ｎ３０、２０９ｎ３１、２０９ｎｓｓはそれぞれｎ＋拡散層２０７ｎｓｄ、２０７ｎ０、・・・、２０７ｎ３０、２０７ｎ３１、２０７ｎｓｓに接続されるシリサイド層である。
２１０ｎｓｄ、２１０ｎ０、・・・、２１０ｎ３０、２１０ｎ３１、２１０ｎｓｓは、シリサイド層２０９ｎｓｄ、２０９ｎ０、・・・、２０９ｎ３０、２０９ｎ３１、２０９ｎｓｓと第１のメタル配線層の配線２１３ａ、２１３ｃ、２１３ｅ、２１３ｇ、２１３ｉを接続するコンタクト、２１４ｎｓｄ、２１４ｎ０、・・・、２１４ｎ３０、２１４ｎ３１、２１４ｎｓｓは、第１のメタル配線層の配線２１３ａ、２１３ｃ、２１３ｅ、２１３ｇ、２１３ｉと、ＮＡＮＤストリングスの縦積みトランジスタのゲート配線２０６Ｍｓｄ、２０６Ｍ０、・・・、２０６Ｍ３０、２０６Ｍ３１、２０６Ｍｓｓに接続される第１の金属配線層の配線２１５ａ、第２の金属配線層の配線２１５ｂ、第３２の金属配線層の配線２１５ｃ、第３３の金属配線層の配線２１５ｄ、第３４の金属配線層の配線２１５ｅをそれぞれ接続するコンタクトである。
また、２１２ａは、第１メタル配線層の配線２１３ｂと下部拡散層２０２ｎｓｄをシリサイド層２０３を介して接続するコンタクト、２１２ｂは、第１メタル配線層の配線２１３ｄと下部拡散層２０２ｎ０をシリサイド層２０３を介して接続するコンタクト、２１２ｃは、第１メタル配線層の配線２１３ｆと下部拡散層２０２ｎ３０をシリサイド層２０３を介して接続するコンタクト、２１２ｄは、第１メタル配線層の配線２１３ｈと下部拡散層２０２ｎ３１をシリサイド層２０３を介して接続するコンタクト、２１２ｅは、第１メタル配線層の配線２１３ｊと下部拡散層２０２ｎｓｓをシリサイド層２０３を介して接続するコンタクトである。
シリコン柱２０４ｐｓｄ、下部拡散層２０２ｎｓｄ、上部拡散層２０７ｎｓｄ、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎｓｄを構成し、シリコン柱２０４ｐ０、下部拡散層２０２ｎ０、上部拡散層２０７ｎ０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ０を構成し、シリコン柱２０４ｐ３０、下部拡散層２０２ｎ３０、上部拡散層２０７ｎ３０、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３０を構成し、シリコン柱２０４ｐ３１、下部拡散層２０２ｎ３１、上部拡散層２０７ｎ３１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３１を構成し、シリコン柱２０４ｐｓｓ、下部拡散層２０２ｎｓｓ、上部拡散層２０７ｎｓｓ、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎｓｓを構成する。
ＮＭＯＳトランジスタＴｎｓｄ、Ｔｎ０、Ｔｎ３０、Ｔｎ３１、Ｔｎｓｓのゲート電極２０６にはゲート配線２０６ａが共通に接続される。
下部拡散層２０２ｎｓｄは、シリサイド層２０３を介してＮＭＯＳトランジスタＴｎｓｄ（図５ａでは縦方向に４個のトランジスタが配置される）の共通ドレインとなり、また、コンタクト２１２ａ（図５ａでは縦方向に４個配置される）を介して第１メタル配線層の配線２１３ｂに接続され、２１３ｂには選択信号φｓｄが供給される。
下部拡散層２０２ｎ０は、シリサイド層２０３を介してＮＭＯＳトランジスタＴｎ０（図５ａでは縦方向に４個のトランジスタが配置される）の共通ドレインとなり、また、コンタクト２１２ｂ（図５ａでは縦方向に４個配置される）を介して第１メタル配線層の配線２１３ｄに接続され、２１３ｄには選択信号φ０が供給される。
下部拡散層２０２ｎ３０は、シリサイド層２０３を介してＮＭＯＳトランジスタＴｎ３０（図５ａでは縦方向に４個のトランジスタが配置される）の共通ドレインとなり、また、コンタクト２１２ｃ（図５ａでは縦方向に４個配置される）を介して第１メタル配線層の配線２１３ｆに接続され、２１３ｆには選択信号φ３０が供給される。
下部拡散層２０２ｎ３１は、シリサイド層２０３を介してＮＭＯＳトランジスタＴｎ３１（図５ａでは縦方向に４個のトランジスタが配置される）の共通ドレインとなり、また、コンタクト２１２ｄ（図５ａでは縦方向に４個配置される）を介して第１メタル配線層の配線２１３ｈに接続され、２１３ｈには選択信号φ３１が供給される。
下部拡散層２０２ｎｓｓは、シリサイド層２０３を介してＮＭＯＳトランジスタＴｎｓｓ（図５ａでは縦方向に４個のトランジスタが配置される）の共通ドレインとなり、また、コンタクト２１２ｅ（図５ａでは縦方向に４個配置される）を介して第１メタル配線層の配線２１３ｊに接続され、２１３ｊには選択信号φｓｓが供給される。
ＮＭＯＳトランジスタＴｎｓｄのソースである上部拡散層２０７ｎｓｄは、コンタクト２１０ｎｓｄ、第１メタル配線層の配線２１３ａ、コンタクト２１４ｎｓｄ、第１の金属配線層の配線２１５ａおよびコンタクト２１４ａを介して、ＮＡＮＤストリングスＮＡＮＤ（０，０）およびＮＡＮＤ（０，１）のドレイン選択トランジスタＳＴＤの共通ゲート配線である２０６Ｍｓｄに接続される。
ＮＭＯＳトランジスタＴｎ０のソースである上部拡散層２０７ｎ０は、コンタクト２１０ｎ０、第１メタル配線層の配線２１３ｃ、コンタクト２１４ｎ０、第２の金属配線層の配線２１５ｂおよびコンタクト２１４ｂを介して、ＮＡＮＤストリングスＮＡＮＤ（０，０）およびＮＡＮＤ（０，１）のメモリ素子Ｍ０の共通ゲート配線である２０６Ｍ０に接続される。
ＮＭＯＳトランジスタＴｎ３０のソースである上部拡散層２０７ｎ３０は、コンタクト２１０ｎ３０、第１メタル配線層の配線２１３ｅ、コンタクト２１４ｎ３０、第３２の金属配線層の配線２１５ｃおよびコンタクト２１４ｃを介して、ＮＡＮＤストリングスＮＡＮＤ（０，０）およびＮＡＮＤ（０，１）のメモリ素子Ｍ３０の共通ゲート配線である２０６Ｍ３０に接続される。
ＮＭＯＳトランジスタＴｎ３１のソースである上部拡散層２０７ｎ３１は、コンタクト２１０ｎ３１、第１メタル配線層の配線２１３ｇ、コンタクト２１４ｎ３１、第３３の金属配線層の配線２１５ｄおよびコンタクト２１４ｄを介して、ＮＡＮＤストリングスＮＡＮＤ（０，０）およびＮＡＮＤ（０，１）のメモリ素子Ｍ３１の共通ゲート配線である２０６Ｍ３１に接続される。
ＮＭＯＳトランジスタＴｎｓｓのソースである上部拡散層２０７ｎｓｓは、コンタクト２１０ｎｓｓ、第１メタル配線層の配線２１３ｉ、コンタクト２１４ｎｓｓ、第３４の金属配線層の配線２１５ｅおよびコンタクト２１４ｅを介して、ＮＡＮＤストリングスＮＡＮＤ（０，０）およびＮＡＮＤ（０，１）のソース選択トランジスタＳＴＳの共通ゲート配線である２０６Ｍｓｓに接続される。
また、ゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線層の配線２１３ｋに接続され、２１３ｋには、図示しない行選択デコーダ（２００ｊおよび３００ｊ）の出力ＲＤ０が供給される。
なお、同じ符号を用いているが、行選択デコーダの出力ＲＤ１〜ＲＤ３についても、同様の構成になっている。
本実施例によれば、ＳＧＴを用いて、縦方向に延在した下部拡散層２０２ｎｓｄ、２０２ｎ０、・・・、２０２ｎ３０、２０２ｎ３１、２０２ｎｓｓに、同じく縦方向に延在配置した第１メタル配線層による配線２１３ｂ、２１３ｄ、２１３ｆおよび２１３ｈより、それぞれコンタクト２１２ａ、２１２ｂ、２１２ｃ、２１２ｄを介して選択信号φｓｄ、φ０、φ３０、φ３１、φｓｓが供給され、マトリックス状に配置された選択トランジスタＴｎｓｄ、Ｔｎ０、Ｔｎ３０、Ｔｎ３１、Ｔｎｓｓを介して、図示しない行デコーダの選択信号ＲＤ０〜ＲＤ３のいずれか１つの選択された信号によって、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）（ｊ＝０〜３、ｋ＝０，１）の選択トランジスタＳＴＤ、メモリ素子Ｍ０、Ｍ３０、Ｍ３１、選択トランジスタＳＴＳのゲート電極へ接続される第１〜第３４の金属配線層２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅを選択するデコーダが縮小された面積にて提供できる。
なお、実施例２で述べたが、本実施例によれば、デコーダのメタル配線に、第１メタル配線層の配線を用いることで、図５ｂに示す、左側の周辺素子の領域で、他の図示しない周辺回路素子と同じ製造工程にて作成することができ、複雑な製造工程を設ける必要がなくなる。
すなわち、選択トランジスタＴｎｓｄ、Ｔｎ０、Ｔｎ３０，Ｔｎ３１、Ｔｎｓｓを含む第１のメタル配線層２１３までを製造する工程は、図示しない、他の領域に配置されるロジック回路等を製造する工程と同じ工程に合わせることができ、余分な製造工程を削減できる。
（実施例５）
図６ａおよび図６ｂに実施例５を示す。図６ａは、本発明の実施例のワード線選択デコーダのレイアウト（配置）の平面図、図６ｂは、図６ａにおけるカットラインＡ−Ａ’に沿った断面図である。本実施例の等価回路は、図１のＮＡＮＤストリングス選択デコーダ１００に従う。図６では、メモリ素子選択デコーダ１１０として、実施例３（図４）のＢＬ１１０ｃを採用している。
なお、図６ａの縦方向の断面図は、図４ａの断面図である図４ｃ、図４ｄおよび図４ｅと同じであるため、ここでは省略する。
図６は、図１のＮＡＮＤストリングス選択デコーダ１００に示すように、ＳＧＴ−ＮＡＮＤストリングスを含む構成である。すなわち、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）（ｊ＝０〜３、ｋ＝０，１）がマトリックス状に８個配置されており、ＮＡＮＤ（ｊ，ｋ）には、それぞれ選択トランジスタＳＴＤ、メモリ素子Ｍ０〜Ｍ３１、ＳＴＳの３４個が縦に直列に順番に積層配置される。
なお、ＮＡＮＤストリングスの構成は、図５と同じであり、詳細な説明は省略する。
また、図６ａおよび図６ｂにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図５ａおよび図５ｂと同じ構造の箇所については、２００番台の対応する記号で示してある。
図５と図６の異なるところは、図３と図４の違いと同じく、図５では、第２の選択信号線φｓｄ、φ０、φ３０、φ３１、φｓｓを第１メタル配線層の配線にて、第３４の金属配線層の配線２１５ｅの下部に配置したが、図６では、第２の選択信号線φｓｄ、φ０、φ３０、φ３１、φｓｓを第２メタル配線層の配線にて、第１の金属配線層の配線２１５ａの上部に配置している。この理由は、前述したが、第２の選択信号線φｓｄ、φ０、φ３０、φ３１、φｓｓを第２メタル配線層の配線、すなわち、ＮＡＮＤストリングスのビット線２１６Ｍ０、２１６Ｍ１と同じメタル配線層の配線にすることにより、製造工程を簡略にできることである。
ただし、行デコーダの出力行選択信号ＲＤｊが供給される第２メタル配線層の配線２１６ｆとゲート配線２０６ａを接続するコンタクト２１１ａは、最大の段差（深さ）が生じるため、このコンタクトを作成する場合に、注意を要する場合がある。
本実施例によれば、ＳＧＴを用いて、縦方向に延在した下部拡散層２０２ｎｓｄ、２０２ｎ０、・・・、２０２ｎ３０、２０２ｎ３１、２０２ｎｓｓに、同じく縦方向に延在配置した第２メタル配線層による配線２１６ａ、２１６ｂ、２１６ｃ、２１６ｄおよび２１６ｅより、それぞれコンタクト２１２ａ、２１２ｂ、２１２ｃ、２１２ｄ、２１２ｅを介して選択信号φｓｄ、φ０、φ３０、φ３１、φｓｓが供給され、マトリックス状に配置された選択トランジスタＴｎｓｄ、Ｔｎ０、Ｔｎ３０、Ｔｎ３１、Ｔｎｓｓを介して、図示しない行デコーダの選択信号ＲＤ０〜ＲＤ３のいずれか１つの選択された信号によって、ＮＡＮＤストリングスＮＡＮＤ（ｊ，ｋ）（ｊ＝０〜３、ｋ＝０，１）の選択トランジスタＳＴＤ、メモリ素子Ｍ０、Ｍ３０、Ｍ３１、選択トランジスタＳＴＳのゲート電極へ接続される選択信号２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅを選択するデコーダが縮小された面積にて提供できる。
さらには、本実施例によれば、デコーダのメタル配線に、ＮＡＮＤストリングスのビット線と同じ第２メタル配線層の配線を用いることで、製造工程を簡略化できる。
なお、本実施例では、ワード線に接続される配線１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅは、できるだけ膜厚を薄くするために、材料として金属化合物を用いて説明しているが、一般的なメタル配線層を用いても良い。
また、実施例は全て、ＢＯＸ構造を採用して説明したが、通常のＣＭＯＳ構造でも本実施例を容易に実現でき、ＢＯＸ構造に限定するものではない。
本実施例の説明では、便宜上、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルを構成する選択トランジスタのソースあるいはドレインを、ＳＧＴの特徴であるところの、下部拡散層を介して共通に接続して配線領域として用いることで、配線領域を省略することにより、面積の縮小された列選択ゲートデコーダを提供できることにある。本発明の配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法および配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
Ｔｎ００、Ｔｎ０１、Ｔｎ０２、Ｔｎ０３、Ｔｎ１０、Ｔｎ１１、Ｔｎ１２、Ｔｎ１３、Ｔｎ２０、Ｔｎ２１、Ｔｎ２２、Ｔｎ２３、Ｔｎ３０、Ｔｎ３１、Ｔｎ３２、Ｔｎ３３：選択トランジスタ
１０２ｎａ、１０２ｎｂ、１０２ｎｃ、１０２ｎｄ、２０２ｎｓｄ、２０２ｎ０、２０２ｎ３０、２０２ｎ３１、２０２ｎｓｓ：平面状シリコン層
１０３、２０３：シリサイド層
１０４ｐ、２０４ｐ：ｐ型シリコン柱
１０５、２０５：ゲート絶縁膜
１０６、２０６：ゲート電極
１０６ａ、２０６ａ：ゲート配線
１０７ｎ、２０７ｎ：ｎ＋拡散層
１０８、２０８：シリコン窒化膜
１０９ｎ、２０９ｎ：シリサイド層
１１０ｎ、２１０ｎ：コンタクト
２１１ａ：コンタクト
１１３、２１３：第１メタル配線層の配線
１１４、２１４：コンタクト
１１５、２１５：金属配線層の配線
２１６：第２メタル配線層の配線
φｓｄ、φ０、φ１、φ２、φ３、φ３０、φ３１、φｓｓ：選択信号
ＲＤｋ：行選択信号
１００：ＮＡＮＤストリングス選択デコーダ
１１０：メモリ素子選択デコーダ

Claims (16)

  1. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
    前記複数のトランジスタの各々は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダは、少なくとも、
    第１の選択信号線と、
    ｎ本（ｎは自然数）の第２の選択信号線と、
    ｎ個のＭＯＳトランジスタと、
    ｎ本の出力線とを具備し、
    前記ｎ個のＭＯＳトランジスタのゲートは、それぞれ前記第１の選択信号線に共通に接続され、
    前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのソース領域およびドレイン領域の一方は、前記ｎ本の出力線のいずれか１つに接続され、
    前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第２の選択信号線のうちのｋ番目の選択信号線に接続され、
    前記ｎ個のＭＯＳトランジスタにより構成される前記デコーダを複数個備え、
    前記複数のデコーダを構成するＭＯＳトランジスタのそれぞれの第ｋのＭＯＳトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする半導体装置。
  2. 前記ｎ本の出力線は、それぞれ第１〜第ｎの配線層による配線により第１の方向に延在配置され、
    前記共通に接続された下部拡散層および該下部拡散層を覆う前記シリサイド層は前記第１の方向と直交する第２の方向に延在配置されることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第１メタル配線層の配線であり、前記第１メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続されることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記第２の方向に延在配置される前記第１メタル配線層の配線は、前記第１の方向に延在配置される前記第１〜第ｎの配線層による配線より下部に配置されることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第２メタル配線層の配線であり、前記第２メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第２メタル配線層の配線は、前記第１〜第ｎの配線層の配線より上部に配置されることを特徴とする請求項１または請求項２に記載の半導体装置。
  6. 前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第１の配線層は、金属化合物であることを特徴とする請求項２〜請求項５のいずれか１項に記載の半導体装置。
  7. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダ回路を構成する半導体装置であって、
    前記複数のトランジスタの各々は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダ回路は、少なくとも、
    第１の選択回路と、
    前記第１の選択回路から出力される第１の選択信号線と、
    ｎ本（ｎは自然数）の第２の選択信号線と、
    ｎ個のＭＯＳトランジスタと、
    ｎ本の出力線とを具備し、
    前記ｎ個のＭＯＳトランジスタのゲートは、それぞれ前記第１の選択信号線に共通に接続され、
    前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのソース領域およびドレイン領域の一方は、前記ｎ本の出力線のいずれか１つに接続され、
    前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して前記第２の選択信号線のうちのｋ番目の選択信号線に接続され、
    前記ｎ本の出力線は、それぞれ、ｎ個のメモリ素子の対応するゲート電極に接続され、
    前記ｎ個のＭＯＳトランジスタにより構成される前記デコーダを複数個備え、
    前記複数のデコーダを構成する前記ｎ個のＭＯＳトランジスタのそれぞれの第ｋのＭＯＳトランジスタの前記ドレイン領域およびソース領域の他方は、シリサイド領域を介して共通に接続されることを特徴とする半導体装置。
  8. 前記ｎ本の出力線は、第１〜第ｎの配線層による配線により第１の方向に延在配置され、
    前記共通に接続された下部拡散層および該下部拡散層を覆うシリサイド層は前記第１の方向と直交する第２の方向に延在配置されることを特徴とする請求項７に記載の半導体装置。
  9. 前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第１メタル配線層の配線であり、前記第１メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続されることを特徴とする請求項７または請求項８に記載の半導体装置。
  10. 前記第１メタル配線層による配線は、前記第１〜第ｎの配線層による配線より下層に配置されることを特徴とする請求項９に記載の半導体装置。
  11. 前記第２の選択信号線は、前記ｎ本の出力線が延在配置される第１の方向に対して直交する第２の方向に延在配置された第２メタル配線層の配線であり、前記第２メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第２メタル配線層による配線は、前記第１〜第ｎの配線層の配線より上部に配置されることを特徴とする請求項７または請求項８に記載の半導体装置。
  12. 前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第１の配線層は、金属化合物であることを特徴とする請求項８〜請求項１１のいずれか１項に記載の半導体装置。
  13. ソース、ドレインおよびゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりデコーダを構成する半導体装置であって、
    前記複数のトランジスタの各々は、
    シリコン柱と、
    前記シリコン柱の側面を取り囲む絶縁体と、
    前記絶縁体を囲むゲートと、
    前記シリコン柱の上部または下部に配置されるソース領域と、
    前記シリコン柱の上部または下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
    前記デコーダは、少なくとも、
    第１の選択回路と、
    前記第１の選択回路から出力される第１の選択信号線と、
    ｎ本（ｎは自然数）の第２の選択信号線と、
    ｎ個のＭＯＳトランジスタと、
    ｎ本の出力線とを具備し、
    さらに、基板上に縦に積層されたｎ個のメモリ素子を有し、前記ｎ個のメモリ素子のそれぞれはドレイン、ソースおよびゲート電極を有して、ドレインとソースが順次接続されるＮＡＮＤ接続をされたメモリ素子群を備え、
    前記ｎ個のＭＯＳトランジスタは第１の方向に１列に配置され、それぞれのゲートは、前記第１の選択信号線に共通に接続され、
    前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのソース領域およびドレイン領域の一方は、前記第１の方向に延在配置される前記ｎ本の出力線のいずれか１つに接続され、
    前記第ｋ（ｋ＝０〜ｎ）のＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置され、前記シリコン柱より基板側に配置されたシリサイド層を介して、前記第１の方向と直交した第２の方向に延在配置される前記第２の選択信号線のうちのｋ番目の選択信号線に接続され、
    前記ｎ本の出力線は、それぞれ、前記ｎ個のメモリ素子群の対応するメモリ素子のゲート電極に接続され、
    該半導体装置は、前記デコーダを複数個備え、
    該複数のデコーダのそれぞれは、前記第２の方向に並べて配置され、
    さらに、前記ｎ本（ｎは自然数）の第２の選択信号線を出力する第２の選択回路を具備し、
    前記複数のデコーダのうちの対応する第ｋのＭＯＳトランジスタのドレイン領域およびソース領域のうちの他方は、前記シリコン柱の下部に配置された拡散層およびシリサイド層を介して共通に接続されて前記第２の選択信号線のうちの前記ｋ番目の選択信号線に接続され、
    前記第１の選択回路と前記第２の選択回路により前記メモリ素子群のうちの指定された１つのメモリ素子が選択されることを特徴とする半導体装置。
  14. 前記ＮＡＮＤ接続されたメモリ素子群は、さらに、基板側に設けられたソース線と、
    シリコン基板側と反対側の最上位に設けられたビット線を有し、
    該ビット線とソース線との間に、第１の選択トランジスタ、前記ｎ個のメモリ素子、第２の選択トランジスタの順番にて接続されることを特徴とする請求項１３に記載の半導体装置。
  15. 前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第２の選択信号線は、前記第２の方向に延在配置された第１メタル配線層の配線であり、前記第１メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第１の方向に延在配置される前記第１〜第ｎの配線層の配線より下部に配置されることを特徴とする請求項１３または請求項１４に記載の半導体装置。
  16. 前記ｎ本の出力線は、第１〜第ｎの配線層による配線により前記第１の方向に延在配置され、前記第２の選択信号線は、前記第２の方向に延在配置された第２メタル配線層の配線であり、前記第２メタル配線層の配線は、コンタクトを介して前記下部拡散層を覆うシリサイド層に接続され、前記第１の方向に延在配置される前記第１〜第ｎの配線層の配線より上部に配置されることを特徴とする請求項１３または請求項１４に記載の半導体装置。
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